JP2002141420A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Shigenobu Maeda
茂伸 前田
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Abstract

(57)【要約】 （修正有） 【課題】 高電圧用，低電圧用の絶縁ゲート型トランジ
スタ等の双方の動作特性を最適化した半導体装置及びそ
の製造方法を得る。 【解決手段】 第１のトランジスタＱ１のサイドウオー
ル１７が、第２のトランジスタＱ２のサイドウオール２
７に比べ、幅が狭く高さが低く形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は絶縁ゲート型のト
ランジスタを含む半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】従来、ＭＯＳトランジスタ等、絶縁ゲー
ト型のトランジスタを含む半導体装置を製造する際、１
つのチップ（ウェハ）上に高電圧用のトランジスタと低
電圧用（高速用）のトランジスタとを同時に作り込む方
法が行われてきた。すなわち、可能な限り工程数を抑え
るべく、少ない工程数で高電圧部及び低電圧部の絶縁ゲ
ート型トランジスタを製造していた。
【０００３】しかしながら、少ない工程を維持させなが
ら、高電圧部の高耐圧性と両者の高速性等の特性を、高
電圧部及び低電圧部同時に満足するレベルで実現するの
は非常に困難であった。
【０００４】例えば、製造工程を別工程にすることによ
り、ゲート絶縁膜を高電圧用と低電圧部用とで分けて形
成したり、ＬＤＤ注入（ＬＤＤ領域の元になる領域を形
成するための１回目の不純物注入）工程を高電圧部及び
低電圧部とで分けて行ったりする製造方法が一般的であ
った。
【０００５】図２４〜図２８は高電圧用及び低電圧用ト
ランジスタを含む、従来の半導体装置の製造方法を示す
断面図である。以下、これらの図を参照して、従来の半
導体装置の製造方法を説明する。
【０００６】まず、図２４に示すように、シリコン基板
等の半導体基板１上に比較的膜厚が厚い絶縁膜２を形成
する。
【０００７】そして、図２５に示すように、高電圧動作
領域Ａ１上を覆うようにパターニングされたレジスト３
を形成し、レジスト３をマスクとして絶縁膜２に対する
エッチング処理を行い低電圧動作領域Ａ２上に形成され
た絶縁膜２を除去する。
【０００８】その後、図２６に示すように、レジスト３
を除去して全面に比較的膜厚が薄い絶縁膜を形成するこ
とにより、低電圧動作領域Ａ２に絶縁膜４を形成すると
ともに、高電圧動作領域Ａ１の絶縁膜２の膜厚が若干増
加させる。その後、全面に導電層５を堆積する。
【０００９】そして、図２７に示すように、導電層５を
選択的にエッチングし、高電圧動作領域Ａ１にゲート絶
縁膜６１，ゲート電極６２を形成するとともに、低電圧
動作領域Ａ２にゲート絶縁膜７１，ゲート電極７２を同
時に形成する。この際、ゲート絶縁膜６１はゲート絶縁
膜７１より膜厚が厚く形成され、ゲート電極６２はゲー
ト電極７２よりゲート長が長く形成される。
【００１０】さらに、低電圧動作領域Ａ２を第１のレジ
スト（図２７では図示せず）で覆いながら、高電圧動作
領域Ａ１のみに不純物イオン６４を注入して、ＬＤＤ領
域の元になる不純物拡散領域６３を形成する第１のＬＤ
Ｄ注入処理を行い、高電圧動作領域Ａ１を第２のレジス
ト（図２７では図示せず）で覆いながら、低電圧動作領
域Ａ２のみに不純物イオン７４を注入して、ＬＤＤ領域
の元になる不純物拡散領域７３を形成する第２のＬＤＤ
注入処理を行う。
【００１１】このように、第１及び第２のＬＤＤ注入は
別工程で行われ、通常、不純物拡散領域６３は不純物拡
散領域７３よりも深く形成される。
【００１２】そして、図２８に示すように、下層，上層
のサイドウォールとなる絶縁層（サイドウォール膜）を
順次形成してエッチバックを行うことにより、高電圧動
作領域Ａ１において、上層サイドウォール６５，下層サ
イドウォール６６からなるサイドウォールをゲート電極
６２の側面に形成するとともに、低電圧動作領域Ａ２に
おいて、上層サイドウォール７５，下層サイドウォール
７６からなるサイドウォールをゲート電極７２の側面に
形成する。
【００１３】さらに、高電圧動作領域Ａ１ではゲート電
極６２，上層サイドウォール６５及び下層サイドウォー
ル６６をマスクとし、低電圧動作領域Ａ２ではゲート電
極７２，上層サイドウォール７５及び下層サイドウォー
ル７６をマスクとして、上方からの不純物イオン５５の
注入を行ってソース・ドレイン領域形成処理を実行し、
高電圧動作領域Ａ１にはソース・ドレイン領域６７とＬ
ＤＤ領域６８（サイドウォール６５，６６下の不純物拡
散領域６３）とを形成し、低電圧動作領域Ａ２にはソー
ス・ドレイン領域７７とＬＤＤ領域７８（サイドウォー
ル７５，７６下の不純物拡散領域７３）とを形成する。
なお、ＬＤＤ領域はエクステンション領域とも呼ばれ
る。
【００１４】その結果、高電圧動作領域Ａ１には、ゲー
ト絶縁膜６１、ゲート電極６２、上層サイドウォール６
５、下層サイドウォール６６、ソース・ドレイン領域６
７、ＬＤＤ領域６８からなる高電圧用ＭＯＳトランジス
タＱ１１が形成され、低電圧動作領域Ａ２には、ゲート
絶縁膜７１、ゲート電極７２、上層サイドウォール７
５、下層サイドウォール７６、ソース・ドレイン領域７
７、ＬＤＤ領域７８からなる低電圧用ＭＯＳトランジス
タＱ１２が形成される。なお、ここでいう高電圧用ＭＯ
Ｓトランジスタとは３．３Ｖ程度で動作する主として入
出力用のＭＯＳトランジスタを意味し、低電圧用ＭＯＳ
トランジスタとは１．８Ｖ程度で動作する主として論理
動作用のＭＯＳトランジスタを意味する。
【００１５】図２９は上述した従来の製造方法を利用し
てＣＭＯＳ構造の半導体装置を得る場合の製造手順を示
すフローチャートである。なお、図２９で示すフローチ
ャートは高電圧動作領域Ａ１，低電圧動作領域Ａ２双方
にゲート絶縁膜及びゲート電極が既に形成された後の処
理手順を示している。
【００１６】まず、ステップＳ１で低電圧用ＮＭＯＳト
ランジスタに対するＬＤＤ注入処理を実行し、ステップ
Ｓ２で低電圧用ＰＭＯＳトランジスタに対するＬＤＤ注
入処理を実行し、ステップＳ３で高電圧用ＮＭＯＳトラ
ンジスタに対するＬＤＤ注入処理を実行し、ステップＳ
４で高電圧用ＰＭＯＳトランジスタに対するＬＤＤ注入
処理を実行する。
【００１７】ステップＳ１〜Ｓ４の処理は順不同であ
り、ステップＳ１，Ｓ２それぞれにおいてポケット領域
形成のためのポケット注入処理を併せて実行してもよ
い。
【００１８】次に、ステップＳ５でウェット処理（ウエ
ットエッチング，液体を用いた洗浄等を含む）を用いた
前処理を実行する。ウェット処理を用いた前処理とし
て、例えば、ＲＣＡ洗浄等がある。ＲＣＡ洗浄とは、Ｎ
Ｈ4ＯＨ／Ｈ2Ｏ2による処理（パーティクル除去を行う
処理）とＨＣｌ／Ｈ2Ｏ2による処理（金属汚染除去を行
う処理）とを併せた処理を意味する。
【００１９】そして、ステップＳ６で下層サイドウォー
ル膜を形成した後、ステップＳ７で上層サイドウォール
膜を形成した後エッチバック，ＨＦ（フッ酸）処理等の
後処理を行い、全ＭＯＳトランジスタのゲート電極の側
面にサイドウォールを形成する。
【００２０】その後、ステップＳ８で、全（高電圧用及
び低電圧用）ＮＭＯＳトランジスタに対するソース・ド
レイン領域形成処理を実行し、ステップＳ９で全ＰＭＯ
Ｓトランジスタに対するソース・ドレイン領域形成処理
を実行する。なお、ステップＳ８，Ｓ９の処理は順不同
である。
【００２１】その後、ＣｏＳｉ2，ＴｉＳｉ2等のシリサ
イド（サリサイド）をソース・ドレイン領域の表面及び
ゲート電極の表面に形成して、全ＭＯＳトランジスタを
完成する。
【００２２】
【発明が解決しようとする課題】上述した従来の製造方
法を実行することにより、高電圧用ＭＯＳトランジスタ
と低電圧用ＭＯＳトランジスタとを比較的少ない製造工
程数で１チップ上に製造することができる。
【００２３】図２８の高電圧用ＭＯＳトランジスタＱ１
１，低電圧用ＭＯＳトランジスタＱ１２間の相違点は、
ゲート絶縁膜６１はゲート絶縁膜７１より膜厚が厚く、
ゲート電極６２はゲート電極７２よりゲート長が長く、
ＬＤＤ領域６８はＬＤＤ領域７８より深く形成されてい
る３点にある。
【００２４】すなわち、高電圧用ＭＯＳトランジスタと
低電圧用ＭＯＳトランジスタとの相違点は、高電圧用の
ゲート絶縁膜は低電圧用のゲート絶縁膜より膜厚が厚
く、高電圧用のゲート電極は低電圧用のゲート電極より
ゲート長が長く、高電圧用のＬＤＤ領域は低電圧用のＬ
ＤＤ領域より深く形成されている３点にある。
【００２５】しかしながら、上記３点の相違では設計自
由度が少なく、高電圧用，低電圧用ＭＯＳトランジスタ
の双方の動作特性を最適化するのは困難であるという問
題点があった。
【００２６】この発明は上記問題点を解決するためにな
されたもので、高電圧用，低電圧用の絶縁ゲート型トラ
ンジスタ等の双方の動作特性を最適化した半導体装置及
びその製造方法を得ることを目的とする。
【００２７】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体装置は、半導体基板に作り込まれる絶縁ゲ
ート型の第１及び第２のトランジスタを含む半導体装置
であって、前記第１及び第２のトランジスタは、それぞ
れ前記半導体基板上に選択的に形成されたゲート絶縁膜
を備え、前記ゲート絶縁膜下の前記半導体基板の表面が
チャネル領域として規定され、前記ゲート絶縁膜上に形
成されたゲート電極と、前記ゲート電極の側面に隣接し
て形成されたサイドウォールと、前記半導体基板の表面
内に前記チャネル領域を挟んで形成されたソース・ドレ
イン領域とをさらに備え、前記第１のトランジスタの前
記サイドウォールは、前記第２のトランジスタの前記サ
イドウォールに比べ、形成幅が狭く形成高さが低い。
【００２８】また、請求項２の発明は、請求項１記載の
半導体装置であって、前記第１及び第２のトランジスタ
の前記サイドウォールはそれぞれ、前記ゲート電極の側
面上及び前記半導体基板の表面上に形成される下層サイ
ドウォールと前記下層サイドウォール上に形成される上
層サイドウォールとを有し、前記第１のトランジスタの
前記サイドウォールの前記下層サイドウォールの膜厚
は、前記第２のトランジスタの前記下層サイドウォール
の膜厚より薄い。
【００２９】また、請求項３の発明は、請求項２記載の
半導体装置であって、前記第１のトランジスタにおける
前記下層サイドウォール端部の前記上層サイドウォール
端部からの前記ゲート電極方向への喰い込み量は、前記
第２のトランジスタにおける前記下層サイドウォール端
部の前記上層サイドウォール端部からの前記ゲート電極
方向への喰い込み量より大きく、前記第１のトランジス
タにおける前記ソース・ドレイン領域の前記サイドウォ
ール端部から前記ゲート電極方向への形成長さは、前記
第２のトランジスタにおける前記ソース・ドレイン領域
の前記サイドウォール端部から前記ゲート電極方向への
形成長さより長い。
【００３０】また、請求項４の発明は、請求項２記載の
半導体装置であって、前記第１のトランジスタの前記下
層サイドウォールの膜厚は、前記ゲート電極の側面に隣
接する部分における第１の膜厚と前記半導体基板の表面
上に形成される部分における第２の膜厚とを含み、前記
第１の膜厚は前記第２の膜厚より薄くゼロを含んでい
る。
【００３１】また、請求項５の発明は、請求項１記載の
半導体装置であって、前記第２のトランジスタにおける
前記サイドウォールは前記ゲート電極の側面上及び前記
半導体基板の表面上に形成される下層サイドウォールと
前記下層サイドウォール上に形成される上層サイドウォ
ールとを有し、前記第１のトランジスタにおける前記サ
イドウォールは前記第２のトランジスタの前記上層サイ
ドウォールと形状が略同一のサイドウォールを含む。
【００３２】また、請求項６の発明は、請求項５記載の
半導体装置であって、前記第１のトランジスタの前記サ
イドウォールは最下層に熱酸化膜を有する。
【００３３】また、請求項７の発明は、請求項１ないし
請求項６のうち、いずれか１項に記載の半導体装置であ
って、前記半導体基板は、少なくとも表面が絶縁性の基
板と、前記基板の表面上に配設された半導体層とからな
るＳＯＩ基板を含む。
【００３４】また、請求項８の発明は、請求項１ないし
請求項７のうち、いずれか１項に記載の半導体装置であ
って、前記第１及び第２のトランジスタの導電型はＮ型
を含む。
【００３５】また、請求項９の発明は、請求項１ないし
請求項７のうち、いずれか１項に記載の半導体装置であ
って、前記第１及び第２のトランジスタの導電型はＰ型
を含む。
【００３６】この発明に係る請求項１０記載の半導体装
置の製造方法は、半導体基板に作り込まれる絶縁ゲート
型の第１及び第２のトランジスタを含む半導体装置を製
造する方法であって、(a)前記半導体基板上の第１及び
第２の領域に第１及び第２のゲート絶縁膜をそれぞれ形
成するステップを備え、前記第１及び第２のゲート絶縁
膜下の前記半導体基板の表面が第１及び第２のチャネル
領域として規定され、(b)前記第１及び第２のゲート絶
縁膜上に第１及び第２のゲート電極をそれぞれ形成する
ステップと、(c)前記第２の領域のみ前記第２のゲート
電極をマスクとして不純物を導入し第２の不純物拡散領
域を形成するステップと、(d)全面に下層サイドウォー
ル膜を形成するステップと、(e)前記第１の領域のみ前
記第１のゲート電極をマスクとして、前記下層サイドウ
ォール膜越しに不純物を導入して第１の不純物拡散領域
を形成するステップと、(f)全面に上層サイドウォール
膜を形成するステップと、(g)前記上層サイドウォール
膜に対してエッチバック処理を施し、前記第１及び第２
のゲート電極の側面に前記下層サイドウォール膜を挟ん
で第１及び第２の上層サイドウォールを形成するステッ
プと、(h)前記下層サイドウォール膜を選択的に除去し
て、前記第１及び第２のゲート電極の側面上及び前記第
１及び第２の上層サイドウォール下における前記半導体
基板の表面上に第１及び第２の下層サイドウォールを形
成するステップとを備え、(i)前記第１の上層及び下層
サイドウォール並びに前記第１のゲート電極をマスクと
して不純物導入して第１のソース・ドレイン領域を形成
するとともに、前記第２の上層及び下層サイドウォール
並びに前記第２のゲート電極をマスクとして不純物導入
して第２のソース・ドレイン領域を形成するステップを
備え、前記第１のソース・ドレイン領域に前記第１のゲ
ート電極方向に隣接する前記第１の不純物拡散領域が第
１のＬＤＤ領域に、前記第２のソース・ドレイン領域に
前記第２のゲート電極方向に隣接する前記第２の不純物
拡散領域が第２のＬＤＤ領域に規定され、前記第１のト
ランジスタは、前記第１のゲート絶縁膜、前記第１のゲ
ート電極、前記第１の上層サイドウォール、前記第１の
下層サイドウォール、前記第１のソース・ドレイン領
域、前記第１のＬＤＤ領域から構成され、前記第２のト
ランジスタは、前記第２のゲート絶縁膜、前記第２のゲ
ート電極、前記第２の上層サイドウォール、前記第２の
下層サイドウォール、前記第２のソース・ドレイン領
域、前記第２のＬＤＤ領域から構成される。
【００３７】また、請求項１１の発明は、請求項１０記
載の半導体装置の製造方法であって、前記第１のトラン
ジスタは高電圧用ＮＭＯＳトランジスタを含み、前記第
２のトランジスタは低電圧用ＮＭＯＳトランジスタ、低
電圧用ＰＭＯＳトランジスタ及び高電圧用ＰＭＯＳトラ
ンジスタを含む。
【００３８】また、請求項１２の発明は、請求項１０記
載の半導体装置の製造方法であって、前記第１のトラン
ジスタは高電圧用ＮＭＯＳトランジスタ及び高電圧用Ｐ
ＭＯＳトランジスタを含み、前記第２のトランジスタは
低電圧用ＮＭＯＳトランジスタ及び低電圧用ＰＭＯＳト
ランジスタを含む。
【００３９】また、請求項１３の発明は、請求項１０記
載の半導体装置の製造方法であって、前記第１のトラン
ジスタは高電圧用ＮＭＯＳトランジスタ及び低電圧用Ｐ
ＭＯＳトランジスタを含み、前記第２のトランジスタは
低電圧用ＮＭＯＳトランジスタ及び高電圧用ＰＭＯＳト
ランジスタを含む。
【００４０】また、請求項１４の発明は、請求項１０記
載の半導体装置の製造方法であって、前記第１のトラン
ジスタは高電圧用ＮＭＯＳトランジスタ、高電圧用ＰＭ
ＯＳトランジスタ及び低電圧用ＰＭＯＳトランジスタを
含み、前記第２のトランジスタは低電圧用ＮＭＯＳトラ
ンジスタを含む。
【００４１】また、請求項１５の発明は、請求項１０な
いし請求項１４のうち、いずれか１項に記載の半導体装
置の製造方法であって、(j)前記ステップ(d)前に、ＲＴ
Ａ（Rapid Thermal Annealing）処理を実行するステッ
プをさらに備える。
【００４２】また、請求項１６の発明は、請求項１０な
いし請求項１５のうち、いずれか１項に記載の半導体装
置の製造方法であって、前記ステップ(d)は、ＴＥＯＳ
を構成材料として前記下層サイドウォール膜を形成する
ステップを含む。
【００４３】また、請求項１７の発明は、請求項１０な
いし請求項１５のうち、いずれか１項に記載の半導体装
置の製造方法であって、前記ステップ(d)は、高温熱Ｃ
ＶＤ酸化膜を構成材料として前記下層サイドウォール膜
を形成するステップを含む。
【００４４】また、請求項１８の発明は、請求項１０な
いし請求項１７のうち、いずれか１項に記載の半導体装
置の製造方法であって、(k)前記ステップ(e)と(f)の間
に、ウェット処理を用いた前処理を実行するステップを
さらに備える。
【００４５】また、請求項１９の発明は、請求項１８記
載の半導体装置の製造方法であって、前記ステップ(h)
は、ウェットエッチングにより前記下層サイドウォール
膜を除去するステップを含む。
【００４６】さらに、請求項２０の発明は、請求項１０
ないし請求項１９のうち、いずれか１項に記載の半導体
装置の製造方法であって、前記ステップ(e)は、前記第
１の不純物拡散領域に窒素を導入するステップをさらに
含む。
【００４７】
【発明の実施の形態】＜実施の形態１＞図１〜図１０は
この発明の実施の形態１である、高電圧用及び低電圧用
ＭＯＳトランジスタを含む半導体装置の製造方法を示す
断面図である。以下、これらの図を参照して、実施の形
態１の半導体装置の製造方法を説明する。
【００４８】まず、図１に示すように、シリコン基板等
の半導体基板１上に比較的膜厚が厚い絶縁膜２を形成す
る。
【００４９】そして、図２に示すように、高電圧動作領
域Ａ１上を覆うようにパターニングされたレジスト３を
形成し、レジスト３をマスクとして絶縁膜２に対するエ
ッチング処理を行い低電圧動作領域Ａ２上に形成された
絶縁膜２を除去する。
【００５０】その後、図３に示すように、レジスト３を
除去して全面に比較的膜厚が薄い絶縁膜を形成すること
により、低電圧動作領域Ａ２に絶縁膜４が形成するとと
もに、高電圧動作領域Ａ１の絶縁膜２の膜厚が若干増加
させる。その後、全面に導電層５を堆積する。
【００５１】そして、図４に示すように、導電層５を選
択的にエッチングし、高電圧動作領域Ａ１にゲート絶縁
膜１１，ゲート電極１２を形成するとともに、低電圧動
作領域Ａ２にゲート絶縁膜２１，ゲート電極２２を同時
に形成する。この際、ゲート絶縁膜１１はゲート絶縁膜
２１より膜厚が厚く形成され、ゲート電極１２のゲート
長Ｌ１はゲート電極２２よりゲート長Ｌ２より長く形成
される。ゲート長Ｌ１，Ｌ２として例えば０．４μｍ，
０．１８μｍが考えられる。また、ゲート絶縁膜１１及
びゲート絶縁膜２１下の半導体基板１の表面が高電圧用
及び低電圧用ＭＯＳトランジスタのチャネル領域とな
る。
【００５２】さらに、図４に示すように、高電圧動作領
域Ａ１を覆うようにパターニングされたレジスト１５を
形成し、レジスト１５をマスクとして不純物イオン２４
を注入する第１のＬＤＤ注入処理を行い、低電圧動作領
域Ａ２における半導体基板１の表面内にＬＤＤ領域の元
になる不純物拡散領域２３を比較的浅く形成する。な
お、図４では図示しないが、ゲート絶縁膜１１，２１用
に半導体基板１の全面に形成された絶縁膜２，４が、ゲ
ート電極１２，２２のエッチング後にも薄く残存するこ
とにより熱酸化膜が薄く存在している。
【００５３】ここで、不純物イオン２４の注入の具体例
として、ＮＭＯＳトランジスタの場合、ヒソイオンを用
いて、３〜２０ｋｅＶの注入エネルギー、ドーズ量１×
１０ 14〜１×１０15／ｃｍ2、注入角度０゜でイオン注
入を行うことが考えられる。
【００５４】また、ＮＭＯＳトランジスタのポケット領
域（図４では図示せず）形成に、ボロンイオンを用い
て、１０〜２０ｋｅＶの注入エネルギー、ドーズ量１×
１０13〜３×１０13／ｃｍ2、注入角度０〜４５゜でイ
オン注入を行うことが考えられる。
【００５５】また、不純物イオン２４の注入の具体例と
して、ＰＭＯＳトランジスタの場合、ＢＦ2イオンを用
いて、３〜１０ｋｅＶの注入エネルギー、ドーズ量１×
１０1 4〜１×１０15／ｃｍ2、注入角度０゜でイオン注
入を行うことが考えられる。
【００５６】また、ＰＭＯＳトランジスタのポケット領
域（図４では図示せず）形成に、ヒソイオンを用いて、
５０〜１５０ｋｅＶの注入エネルギー、ドーズ量１×１
０13〜３×１０13／ｃｍ2、注入角度０〜４５゜でイオ
ン注入を行うことが考えられる。
【００５７】そして、レジスト１５を除去した後、図５
に示すように、下層サイドウォール膜であるシリコン酸
化膜６を全面に堆積する。シリコン酸化膜６としてはＴ
ＥＯＳ（Tetra Ethoxy Silane:Ｓｉ(ＯＣ2Ｈ5）4），Ｈ
ＴＯ（High Temperature Oxide;高温熱ＣＶＤ酸化膜）
等が考えられ、その膜厚としては１０ｎｍ程度が考えら
れる。
【００５８】次に、図６に示すように、低電圧動作領域
Ａ２を覆うようにパターニングされたレジスト２５を形
成し、レジスト２５をマスクとして不純物イオン１４を
注入する第２のＬＤＤ注入処理を行い、高電圧動作領域
Ａ１における半導体基板１の表面内にＬＤＤ流域の元に
なる不純物拡散領域１３を比較的深く形成する。したが
って、不純物拡散領域１３の形成深さは不純物拡散領域
２３より深くなる。
【００５９】ここで、不純物イオン１４の注入の具体例
として、ＮＭＯＳトランジスタの場合、ヒソイオンを用
いて、１００〜２００ｋｅＶの注入エネルギー、ドーズ
量１×１０13〜４×１０13／ｃｍ2、注入角度０〜６０
゜でイオン注入を行うことが考えられる。
【００６０】さらに、ドレイン領域での電界緩和を目的
として、リンイオンを用いて、３０〜１００ｋｅＶの注
入エネルギー、ドーズ量５×１０12〜２×１０13／ｃｍ
2、注入角度０〜６０゜でイオン注入を行うことが考え
られる。
【００６１】また、窒素をさらに追加して注入しても良
い。窒素を注入することにより、半導体基板１と下層サ
イドウォール膜との界面のトラップ準位の低減化を図る
ことができる。具体的には、窒素イオンを５〜２０ｋｅ
Ｖの注入エネルギー、ドーズ量１×１０15〜１×１０16
／ｃｍ2、注入角度０〜３０゜で注入を行うことが考え
られる。
【００６２】また、不純物イオン１４の注入の具体例と
して、ＰＭＯＳトランジスタの場合、ＢＦ2イオンを用
いて、１０〜５０ｋｅＶの注入エネルギー、ドーズ量１
×１０14〜１×１０15／ｃｍ2、注入角度０〜４５゜で
イオン注入を行うことが考えられる。
【００６３】このように、高電圧動作領域Ａ１における
第２のＬＤＤ注入処理は、シリコン酸化膜６越しに行う
ため、ゲート絶縁膜１１の形成時に半導体基板１の表面
に残存した熱酸化膜自体が第２のＬＤＤ注入処理におけ
るの不純物イオン１４に直接さらされることがないた
め、半導体基板１の表面におけるトラップ準位の形成が
抑制され、ホットキャリア耐性が向上する。
【００６４】また、図６で示す工程を経た結果、高電圧
動作領域Ａ１のシリコン酸化膜６は第２のＬＤＤ注入処
理時に不純物が含有されているが、低電圧動作領域Ａ２
のシリコン酸化膜６は不純物が含有されていない構成と
なる。
【００６５】そして、レジスト２５を除去し、ウェット
処理による前処理を行う。このウェット処理による前処
理によって、不純物を含有する高電圧動作領域Ａ１のシ
リコン酸化膜６が膜減りし、不純物を含有しない低電圧
動作領域Ａ２のシリコン酸化膜６が膜減りしない。なぜ
ならば、一般的にウエット処理による前処理では、不純
物が注入された膜の方が高いエッチングレートでエッチ
ングされるからである。
【００６６】このため、高電圧動作領域Ａ１のシリコン
酸化膜６ａの膜厚Ｄ１が低電圧動作領域Ａ２のシリコン
酸化膜６ｂの膜厚Ｄ２より上記膜減り分薄くなる（図７
の領域Ｅ１参照）。
【００６７】そして、図７に示すように、サイドウォー
ル本体を構成する上層サイドウォール膜であるシリコン
窒化膜７を全面に堆積する。この際、シリコン窒化膜７
の膜厚は５０ｎｍ程度が考えられる。
【００６８】その後、図８に示すように、半導体基板１
の全面でエッチバック処理を行うことにより、高電圧動
作領域Ａ１に上層サイドウォール１６を、低電圧動作領
域Ａ２に上層サイドウォール２６をそれぞれ形成する。
【００６９】続いて、図９に示すように、ウェットエッ
チングを行い、シリコン酸化膜６ａ，６ｂの不要部分を
除去することにより、高電圧動作領域Ａ１に下層サイド
ウォール１７、低電圧動作領域Ａ２に下層サイドウォー
ル２７をそれぞれ形成する。その結果、上層サイドウォ
ール１６及び下層サイドウォール１７からなる高電圧用
ＭＯＳトランジスタ用のサイドウォールと、上層サイド
ウォール２６及び下層サイドウォール２７からなる低電
圧用ＭＯＳトランジスタ用サイドウォールとが完成す
る。
【００７０】ここで、下層サイドウォール１７は不純物
拡散領域１３の一部上及びゲート電極１２の側面上に形
成され、上層サイドウォール１６は下層サイドウォール
２７上に形成され、下層サイドウォール２７は不純物拡
散領域２３の一部上及びゲート電極２２の側面上に形成
され、上層サイドウォール２６は下層サイドウォール２
７上に形成される。
【００７１】なお、ウェットエッチングとしては、ＴＥ
ＯＳ酸化膜やＨＴＯ膜等を含むシリコン酸化膜６に対し
てはＨＦ液を用いる。
【００７２】シリコン酸化膜６（６ａ，６ｂ）に対する
ウェットエッチングを実行すると、シリコン酸化膜６は
上層サイドウォール１６及び２６の側面端部からゲート
電極１２及び２２方向にかけてもエッチング除去され
る。
【００７３】このとき、シリコン酸化膜６ａはシリコン
酸化膜６ｂより膜厚が薄いため、上層サイドウォール１
６の側面端部からゲート電極１２方向へのシリコン酸化
膜６ａの喰い込み量Ｃ１が、上層サイドウォール２６の
側面端部からゲート電極２２方向へのシリコン酸化膜６
ｂの喰い込み量Ｃ２より大きくなるとともに、上層サイ
ドウォール１６の最上部から下方へのシリコン酸化膜６
ａの喰い込み量Ｃ５が、上層サイドウォール２６の最上
部から下方へのシリコン酸化膜６ｂの喰い込み量Ｃ６よ
り大きくなる。
【００７４】そして、図１０に示すように、同一導電型
の全てのＭＯＳトランジスタにおいて共通に不純物イオ
ン８の注入するソース・ドレイン領域形成処理を実行す
ることにより、高電圧動作領域Ａ１にソース・ドレイン
領域１８、ＬＤＤ領域１９（不純物イオン８が注入され
ていない不純物拡散領域１３）が形成され、低電圧動作
領域Ａ２にソース・ドレイン領域２８、ＬＤＤ領域２９
（不純物イオン８が注入されていない不純物拡散領域２
３）が形成される。すなわち、高電圧用及び低電圧用Ｍ
ＯＳトランジスタのチャネル領域をそれぞれ挟んでソー
ス・ドレイン領域１８及びソース・ドレイン領域２８が
形成される。
【００７５】なお、不純物イオン８の注入は、図１０に
示すように、斜め注入で行うことにより、喰い込み量Ｃ
１が喰い込み量Ｃ２より大きいことを利用して、高電圧
動作領域Ａ１におけるソース・ドレイン領域１８のゲー
ト電極１２方向への喰い込み量Ｃ３を、低電圧動作領域
Ａ２におけるソース・ドレイン領域２８のゲート電極２
２方向への喰い込み量Ｃ４より大きくすることができ
る。
【００７６】図１１は不純物イオン８の注入を０度で行
う場合の説明図である。図１１に示すように、不純物イ
オン８の注入を斜め注入で行わず０度で行う場合でも、
上層サイドウォール１６下の空隙９には不純物イオン８
を抑止する能力はない。したがって、空隙９が低電圧動
作領域Ａ２より高電圧動作領域Ａ１の方が大きい（Ｃ１
＞Ｃ２）分、ソース・ドレイン領域１８の喰い込み量Ｃ
３の方がソース・ドレイン領域２８の喰い込み量Ｃ４よ
り大きくなる。
【００７７】ここで、不純物イオン８の注入の具体例と
して、ＮＭＯＳトランジスタの場合、ヒソイオンを用い
て、２０〜７０ｋｅＶの注入エネルギー、ドーズ量１×
１０ 15〜１×１０16／ｃｍ2、注入角度０〜３０゜でイ
オン注入を行うことが考えられる。
【００７８】加えて、シリサイド領域形成が原因となっ
てソース・ドレイン領域１８（２８）と半導体基板１と
の接合部から生じるリークを減らすため、リンイオンを
用いて、１０〜５０ｋｅＶの注入エネルギー、ドーズ量
５×１０12〜４×１０13／ｃｍ2、注入角度０〜３０゜
でイオン注入を行うことが考えられる。
【００７９】また、不純物イオン８の注入の具体例とし
て、ＰＭＯＳトランジスタの場合、ＢＦ2を用いて、１
０〜３０ｋｅＶの注入エネルギー、ドーズ量１×１０15
〜１×１０16／ｃｍ2、注入角度０〜３０゜でイオン注
入を行うことが考えられる。
【００８０】加えて、シリサイド領域形成が原因となっ
てソース・ドレイン領域１８（２８）と半導体基板１と
の接合部から生じるリークを減らすため、ボロンイオン
を用いて、１０〜５０ｋｅＶの注入エネルギー、ドーズ
量５×１０12〜４×１０13／ｃｍ2、注入角度０〜３０
゜でイオン注入を行うことが考えられる。
【００８１】そして、図１２に示すように、シリサイド
処理を実行して、ソース・ドレイン領域１８，２８の表
面にシリサイド領域３１，３２を形成するとともに、ゲ
ート電極１２，２２の表面にシリサイド層３２，４２を
形成する。
【００８２】図１２では低電圧部にも高電圧部にもシリ
サイドを形成した例を示したが、高電圧部の特にＩ／Ｏ
部では、ＥＳＤ(Electro Static Discharge)耐性を向上
させるためシリサイドを設けない構造もある。この構造
を得るには、例えば、酸化膜等により所望の高電圧部の
み覆った後、シリサイド処理を行う等の方法がある。な
お、シリサイドとしては、例えば、ＣｏＳｉ2、ＴｉＳ
ｉ2、ＮｉＳｉ2等が用いられる。
【００８３】以上の工程を経て、高電圧動作領域Ａ１に
は高電圧用ＭＯＳトランジスタＱ１が低電圧動作領域Ａ
２には低電圧用ＭＯＳトランジスタＱ２が完成する。す
なわち、不純物イオン８，１４，２４がＮ型の場合、高
電圧用及び低電圧用のＮＭＯＳトランジスタが高電圧用
ＭＯＳトランジスタＱ１及び低電圧用ＭＯＳトランジス
タＱ２として完成し、不純物イオン８，１４，２４がＰ
型の場合、高電圧用及び低電圧用のＭＯＳトランジスタ
が高電圧用ＭＯＳトランジスタＱ１及び低電圧用ＭＯＳ
トランジスタＱ２として完成する。
【００８４】図１３は実施の形態１の製造方法で製造さ
れた半導体装置の構造を示す断面図である。以下、高電
圧用ＭＯＳトランジスタＱ１と低電圧用ＭＯＳトランジ
スタＱ２との構成要素のサイズ比較は図１３を参照して
行う。
【００８５】ゲート絶縁膜１１の膜厚Ｉ１とゲート絶縁
膜２１の膜厚Ｉ２とはＩ１＞Ｉ２となり、上層サイドウ
ォール１６の幅Ｗ１と上層サイドウォール２６の幅Ｗ２
とはＷ１＝Ｗ２となり、下層サイドウォール１７の膜厚
Ｄ１と下層サイドウォール２７の膜厚Ｄ２とはＤ１＜Ｄ
２となり、ゲート電極１２のゲート長Ｌ１とゲート電極
２２のゲート長Ｌ２とはＬ１＞Ｌ２となり、下層サイド
ウォール１７の喰い込み量Ｃ１と下層サイドウォール２
７の喰い込み量Ｃ２とはＣ１＞Ｃ２となり、ソース・ド
レイン領域１８の喰い込み量Ｃ３とソース・ドレイン領
域２８の喰い込み量Ｃ４とはＣ３＞Ｃ４となる。
【００８６】このように、喰い込み量Ｃ１＞喰い込み量
Ｃ２（Ｃ３＞Ｃ４）の構造を実現することにより、高電
圧動作領域Ａ１のソース・ドレイン領域１８，１８間の
直列抵抗を低電圧動作領域Ａ２のソース・ドレイン領域
２８，２８間の直列抵抗より下げることができる分、駆
動能力の向上を図ることができる。
【００８７】一方、低電圧動作領域Ａ２では喰い込み量
Ｃ２を小さく抑えることにより、ソース・ドレイン領域
２８，２８間の距離をほぼ（Ｌ２＋２・Ｗ２）に設定す
ることができるため、ショートチャネル効果が生じにく
いという、良好なショートチャネル特性を得ることがで
きる。
【００８８】図１４は実施の形態１の半導体装置におけ
るＭＯＳトランジスタのゲート電極とソース・ドレイン
領域間の寄生容量成分説明用の説明図である。
【００８９】同図に示すように、高電圧用ＭＯＳトラン
ジスタＱ１の寄生キャパシタＣ１１〜Ｃ１３と低電圧用
ＭＯＳトランジスタＱ２の寄生キャパシタＣ２１〜Ｃ２
３とを比較した場合、膜厚Ｄ１＜膜厚Ｄ２であるため、
容量の大きさを比較すれば、Ｃ１１＞Ｃ２１，Ｃ１３＞
Ｃ２３が成立する。また、幅Ｗ１＝幅Ｗ２であるため、
Ｃ１２＝Ｃ２２となる。
【００９０】したがって、低電圧用ＭＯＳトランジスタ
Ｑ２の方が高電圧用ＭＯＳトランジスタＱ１よりも寄生
容量を小さく抑えることができる。高電圧用及び低電圧
用のＭＯＳトランジスタを設け、複数種の電圧に対応す
る半導体装置（ＬＳＩ）では、通常、低電圧用ＭＯＳト
ランジスタＱ２は内部の高速ロジック部を担うため、寄
生容量を減らして高速化するのに適している。
【００９１】一方、高速ロジック部では薄いゲート絶縁
膜を用いるため、プリント基板等のボード上で使われる
高電圧とのインタフェース用やフラッシュメモリ用の制
御回路などの高電圧を必要とする回路が実現できない。
【００９２】こうした高電圧を必要とする、例えば、高
電圧Ｉ／Ｏ回路では、外部の大容量を駆動する必要があ
り、トランジスタ自体の駆動能力を優先して向上させる
必要があり、ホットキャリア耐性が所定の基準を満足す
るように設計すれば寄生容量の増加はさほど大きな問題
ではない。
【００９３】以下、図１３を参照して、実施の形態１の
半導体装置の効果について説明する。
【００９４】(1)同一導電型のＭＯＳトランジスタを形
成する場合、高電圧動作領域Ａ１，低電圧動作領域Ａ２
間において、ＬＤＤ注入は別工程で行い、エッチバック
によるサイドウォールの形成は同時に行い、ソース・ド
レイン領域形成処理を同時に行っているため、従来から
工程数をほとんど増加させることなく実現できる。
【００９５】(2)高電圧動作領域Ａ１のＬＤＤ注入処理
を下層サイドウォール形成用のシリコン酸化膜６形成後
に行う、すなわちシリコン酸化膜６越しにイオン注入を
行うことにより、半導体基板１の表面にトラップ準位が
ほとんど形成されないため、高電圧用ＭＯＳトランジス
タＱ１のホットキャリア耐性が大幅に向上する。
【００９６】(3)上記(2)で述べたようにシリコン酸化膜
６越しに不純物イオン注入を行うと、不純物注入にロス
が生じて高電圧用ＭＯＳトランジスタＱ１の駆動能力を
低下させてしまう懸念が残るが、上層サイドウォール膜
であるシリコン窒化膜７の堆積前にウェット処理による
前処理を行うことにより、高電圧動作領域Ａ１のシリコ
ン酸化膜６ａのみ薄膜化できるたため、上記懸念はほぼ
解消できる。
【００９７】(4)上記(3)に対して、低電圧動作領域Ａ２
側は直接（実際にはゲート絶縁膜２１形成時に残存した
熱酸化膜を介して）不純物イオンが注入されるため、注
入エネルギーを低くしても問題なく注入できる。したが
って、不純物拡散領域２３（ＬＤＤ領域２９）を半導体
基板１の表面から比較的浅い領域に形成できるため、シ
ョートチャネル特性（パンチスルー耐性）を悪化させな
い。
【００９８】(5)下層サイドウォール用のシリコン酸化
膜６ａの除去時に高電圧動作領域Ａ１では下層サイドウ
ォール１７の喰い込み量Ｃ１を低電圧動作領域Ａ２の下
層サイドウォール２７の喰い込み量Ｃ２より大きくする
ことにより、ソース・ドレイン領域１８をよりゲート電
極１２に近づけて形成することができるため、高電圧用
ＭＯＳトランジスタＱ１の駆動能力を向上させることが
できる。同様に、シリサイド領域３１をゲート電極１２
のエッジ近傍に形成することによって高電圧用ＭＯＳト
ランジスタＱ１の駆動能力が向上させることができる。
【００９９】(6)上記(5)に対して、低電圧動作領域Ａ２
の喰い込み量Ｃ２は比較的小さく十分距離をおいてソー
ス・ドレイン領域２８，２８を形成することができるた
め、ショートチャネル特性が悪化しない。
【０１００】(7)高電圧用ＭＯＳトランジスタＱ１の下
層サイドウォール１７の膜厚Ｄ１を比較的薄く形成する
ことにより、ゲート電極１２により形成される電界の影
響を強くサイドウォール１６，１７下のＬＤＤ領域１９
に与えることができるため、高電圧用ＭＯＳトランジス
タＱ１の駆動能力が向上する。
【０１０１】(8)上記(7)に対して、低電圧用ＭＯＳトラ
ンジスタＱ２の下層サイドウォール１７の膜厚Ｄ２を比
較的厚く形成することにより、ゲート電極，ソース・ド
レイン領域間の寄生容量を減少させることができるた
め、動作の高速化が低消費電力で実現する。
【０１０２】(9)低電圧動作領域Ａ２はシリコン酸化膜
６形成前にＬＤＤ注入処理を実行することにより、低い
注入エネルギーで不純物イオン注入を行い鋭いプロファ
イル（濃度変化が急）を得ることができる。この鋭いプ
ロファイルを活かして不純物拡散領域２３を形成するこ
とができるため、ショートチャネル効果に強く、駆動能
力の高い低電圧用ＭＯＳトランジスタＱ２を得ることが
できる。
【０１０３】(10)上記(9)に対して、高電圧動作領域Ａ
１ではシリコン酸化膜６越しに不純物イオン注入を行う
ことを利用して、高い注入エネルギーによるイオン注入
処理とシリコン酸化膜６越しのイオン注入処理とを適切
に組み合わせることにより、不純物プロファイルはブロ
ードになり、ドレイン領域端部で発生する電界集中を緩
和し、ホットキャリア耐性を高めることができる。
【０１０４】（他の態様）図９で示す工程において、シ
リコン酸化膜６ａとシリコン酸化膜６ｂとの膜厚差を利
用して、シリコン酸化膜６ａのみ完全に除去されるよう
にウェットエッチングを行うことにより、図１５に示す
ように、高電圧動作領域Ａ１は上層サイドウォール１６
のみが側面に形成されるようにしてもよい。
【０１０５】また、図１６に示すように、上層サイドウ
ォール１６下にシリコン酸化膜６ａの一部が熱酸化膜１
７ａとして残存する構造でも良い。
【０１０６】さらには、図１７に示すように、下層サイ
ドウォール１７の膜厚は、ゲート電極１２に隣接する部
分における膜厚Ｄ１１は、半導体基板１の表面（不純物
拡散領域１３）上における膜厚Ｄ１２より薄い構造でも
良い。そして、Ｄ１１＝０のときが図１６の構造とな
る。
【０１０７】図１５〜図１７で示した構造は、いずれも
図９で示した構造より、高電圧動作領域Ａ１のサイドウ
ォールの形成幅が狭くなる。すなわち、図１５の構成で
は下層サイドウォール１７が存在しない分、高電圧用Ｍ
ＯＳトランジスタＱ１のサイドウォールのサイズが小さ
くなり、図１６の構成では形成幅方向に下層サイドウォ
ール１７が存在しない分、高電圧用ＭＯＳトランジスタ
Ｑ１のサイドウォールの形成幅が狭くなり、図１７の構
造では膜厚Ｄ１１が膜厚Ｄ１２より薄くなる分、高電圧
用ＭＯＳトランジスタＱ１のサイドウォールの形成幅が
狭くなる。
【０１０８】したがって、図１５〜図１７で示した構造
は、図９で示した構造より、高電圧動作領域Ａ１のサイ
ドウォールの形成幅が狭くなる分、最終的に製造される
高電圧用ＭＯＳトランジスタＱ１の駆動能力を高めるこ
とができる。
【０１０９】＜実施の形態２＞実施の形態１の製造方法
では同一導電型の高電圧用及び低電圧用ＭＯＳトランジ
スタを製造する方法を中心に述べたが、実施の形態２で
はＣＭＯＳ構造の半導体装置の製造方法について述べ
る。
【０１１０】ＣＭＯＳ構造において、特に高電圧用ＮＭ
ＯＳトランジスタのホットキャリア耐性の向上を重視し
たのが実施の形態２の製造方法である。
【０１１１】図１８は実施の形態２の半導体装置の製造
方法を示すフローチャートである。以下、同図を参照し
て実施の形態２の製造方法の処理手順を説明する。な
お、図１８で示すフローチャートは、実施の形態１の図
１〜図３で示す工程を経て、高電圧動作領域Ａ１，低電
圧動作領域Ａ２双方にゲート絶縁膜及びゲート電極が既
に形成された後の処理手順を示している。
【０１１２】まず、ステップＳ１１で、低電圧用ＮＭＯ
Ｓトランジスタの第１のＬＤＤ注入処理を行い、ステッ
プＳ１２で、低電圧用ＰＭＯＳトランジスタの第１のＬ
ＤＤ注入処理を行い、ステップＳ１３で、高電圧用ＰＭ
ＯＳトランジスタの第１のＬＤＤ注入処理を行う。
【０１１３】ステップＳ１１〜Ｓ１３はそれぞれ実施の
形態１の図４で示す低電圧動作領域Ａ２における第１の
ＬＤＤ注入処理に相当する（高電圧用ＰＭＯＳトランジ
スタは敢えて低電圧用ＭＯＳトランジスタＱ２と等価な
構成で製造する）。ＮＭＯＳトランジスタの場合は不純
物イオン２４としＮ型の不純物イオンが注入され、ＰＭ
ＯＳトランジスタ野場合は不純物イオン２４としてＰ型
の不純物が注入される。なお、ステップＳ１１〜Ｓ１３
は順不同である。ステップＳ１１，Ｓ１２それぞれにお
いてポケット領域形成のためのポケット注入処理を併せ
て実行してもよい。
【０１１４】次に、ステップＳ１４で、ウェット処理を
用いた前処理実行後、ステップＳ１５で、下層サイドウ
ォール膜を形成する。なお、ステップＳ１５は実施の形
態１の図５で示すシリコン酸化膜６の形成処理に相当す
る。
【０１１５】そして、ステップＳ１６で、高電圧用ＮＭ
ＯＳトランジスタの第２のＬＤＤ注入処理を下層サイド
ウォール膜越しに行う。なお、ステップＳ１６は実施の
形態１の図６で示す高電圧動作領域Ａ１における第２の
ＬＤＤ注入処理に相当する。
【０１１６】その後、ステップＳ１７で、ウェット処理
を用いた前処理実行後、ステップＳ１８で、上層サイド
ウォール膜を形成した後、エッチバック，ＨＦ（フッ
酸）処理（ウェット処理）等の後処理を行い、全ＭＯＳ
トランジスタのゲート電極の側面にサイドウォールを形
成する。なお、ステップＳ１７及びＳ１８の処理は実施
の形態１の図７で示すウェット処理による前処理及びシ
リコン窒化膜７の形成処理に相当し、ステップＳ１８の
処理は実施の形態１の図８及び図９で示す上層サイドウ
ォール１６及び下層サイドウォール１７それぞれの形成
処理に相当する。
【０１１７】そして、ステップＳ１９で、全（高電圧用
及び低電圧用）ＮＭＯＳトランジスタに対するソース・
ドレイン領域形成処理を実行し、ステップＳ２０で全Ｐ
ＭＯＳトランジスタに対するソース・ドレイン領域形成
処理を実行する。
【０１１８】なお、ステップＳ１９，Ｓ２０は実施の形
態１の図１０で示すソース・ドレイン領域形成処理に相
当し、ＮＭＯＳトランジスタの場合は不純物イオン８は
Ｎ型の不純物イオンで、ＰＭＯＳトランジスタの場合は
不純物イオン８はＰ型の不純物イオンとなる。また、ス
テップＳ１９，Ｓ２０の処理は順不同である。
【０１１９】その後、ステップＳ２１で、シリサイド
（サリサイド）をソース・ドレイン領域の表面及びゲー
ト電極の表面等に形成して、ＣＭＯＳ構造を完成する。
なお、ステップＳ２１は実施の形態１の図１２で示すシ
リサイド処理に相当する。
【０１２０】このように、実施の形態２の製造方法を実
行することにより、ＮＭＯＳトランジスタにおいてのみ
実施の形態１で述べた効果が得られるＣＭＯＳ構造の半
導体装置を得ることができる。
【０１２１】＜実施の形態３＞実施の形態３では実施の
形態２と同様ＣＭＯＳ構造の半導体装置の製造方法を述
べる。
【０１２２】ＣＭＯＳ構造において、高電圧用ＮＭＯＳ
トランジスタに加え高電圧用ＰＭＯＳトランジスタのホ
ットキャリア耐性の向上を重視したのが実施の形態３の
製造方法である。
【０１２３】図１９は実施の形態３の半導体装置の製造
方法を示すフローチャートである。以下、同図を参照し
て実施の形態３の製造方法の処理手順を説明する。な
お、図１９で示すフローチャートは、実施の形態１の図
１〜図３で示す工程を経て、高電圧動作領域Ａ１，低電
圧動作領域Ａ２双方にゲート絶縁膜及びゲート電極が既
に形成された後の処理手順を示している。
【０１２４】まず、ステップＳ３１で、低電圧用ＮＭＯ
Ｓトランジスタの第１のＬＤＤ注入処理を行い、ステッ
プＳ３２で、低電圧用ＰＭＯＳトランジスタの第１のＬ
ＤＤ注入処理を行う。
【０１２５】ステップＳ３１，Ｓ３２はそれぞれ実施の
形態１の図４で示す低電圧動作領域Ａ２における第１の
ＬＤＤ注入処理に相当する。なお、ステップＳ３１，Ｓ
３２の処理は順不同であり、ステップＳ３１，Ｓ３２そ
れぞれにおいてポケット領域形成のためのポケット注入
処理を併せて実行してもよい。
【０１２６】次に、ステップＳ３３で、ウェット処理を
用いた前処理実行後、ステップＳ３４で、下層サイドウ
ォール膜を形成する。なお、ステップＳ３４は実施の形
態１の図５で示すシリコン酸化膜６の形成処理に相当す
る。
【０１２７】そして、ステップＳ３５で、高電圧用ＮＭ
ＯＳトランジスタの第２のＬＤＤ注入処理を下層サイド
ウォール膜越しに行い、ステップＳ３６で、高電圧用Ｐ
ＭＯＳトランジスタの第２のＬＤＤ注入処理を下層サイ
ドウォール膜越しに行う。
【０１２８】なお、なお、ステップＳ３５及びＳ３６は
実施の形態１の図６で示す高電圧動作領域Ａ１における
第２のＬＤＤ注入処理に相当する。また、ステップＳ３
５，Ｓ３６の処理は順不同である。
【０１２９】その後、ステップＳ３７で、ウェット処理
を用いた前処理実行後、ステップＳ３８で、上層サイド
ウォール膜形成後、エッチバック，ＨＦ（フッ酸）処理
等の後処理を行い、全ＭＯＳトランジスタのゲート電極
の側面にサイドウォールを形成する。
【０１３０】ステップＳ３７及びＳ３８の処理は実施の
形態１の図７で示すウェット処理による前処理及びシリ
コン窒化膜７の形成処理に相当し、さらに、ステップＳ
３８の処理は実施の形態１の図８及び図９で示す上層サ
イドウォール１６及び下層サイドウォール１７それぞれ
の形成処理に相当する。
【０１３１】そして、ステップＳ３９で、全ＮＭＯＳト
ランジスタに対するソース・ドレイン領域形成処理を実
行し、ステップＳ４０で全ＰＭＯＳトランジスタに対す
るソース・ドレイン領域形成処理を実行する。
【０１３２】なお、ステップＳ３９，Ｓ４０は実施の形
態１の図１０で示すソース・ドレイン領域形成処理に相
当し、ステップＳ３９，Ｓ３０の処理は順不同である。
【０１３３】その後、ステップＳ４１で、シリサイド
（サリサイド）をソース・ドレイン領域の表面及びゲー
ト電極の表面等に形成して、ＣＭＯＳ構造を完成する。
なお、ステップＳ４１は実施の形態１の図１２で示すシ
リサイド処理に相当する。
【０１３４】このように、実施の形態３の製造方法を実
行することにより、ＮＭＯＳトランジスタ及びＰＭＯＳ
トランジスタ双方において実施の形態１で述べた効果が
得られるＣＭＯＳ構造の半導体装置を得ることができ
る。
【０１３５】＜実施の形態４＞実施の形態４では実施の
形態２と同様ＣＭＯＳ構造の半導体装置の製造方法を述
べる。
【０１３６】極端にチャネル長が短い、例えば０．１８
μｍ以下のゲート電極を有する低電圧用ＭＯＳトランジ
スタを形成する場合、低電圧用ＰＭＯＳトランジスタで
は下層サイドウォール越しに第２のＬＤＤ注入処理を行
う方が、同一注入エネルギーの場合、第１のＬＤＤ注入
処理よりＬＤＤ領域の浅く形成することできショートチ
ャネル特性の向上を図ることができる。
【０１３７】ＣＭＯＳ構造において、高電圧用ＮＭＯＳ
トランジスタのホットキャリア耐性の向上と低電圧用Ｐ
ＭＯＳトランジスタのショートチャネル特性の向上を重
視したのが実施の形態４の製造方法である。
【０１３８】図２０は実施の形態４の半導体装置の製造
方法を示すフローチャートである。以下、同図を参照し
て実施の形態４の製造方法の処理手順を説明する。な
お、図２０で示すフローチャートは、実施の形態１の図
１〜図３で示す工程を経て、高電圧動作領域Ａ１，低電
圧動作領域Ａ２双方にゲート絶縁膜及びゲート電極が既
に形成された後の処理手順を示している。
【０１３９】まず、ステップＳ５１で、低電圧用ＮＭＯ
Ｓトランジスタの第１のＬＤＤ注入処理を行い、ステッ
プＳ５２で、高電圧用ＰＭＯＳトランジスタの第１のＬ
ＤＤ注入処理を行う。
【０１４０】ステップＳ５１，Ｓ５２はそれぞれ実施の
形態１の図４で示す低電圧動作領域Ａ２における第１の
ＬＤＤ注入処理に相当する（高電圧用ＰＭＯＳトランジ
スタは敢えて低電圧用ＭＯＳトランジスタＱ２と等価な
構成で製造する）。なお、ステップＳ５１，Ｓ５２の処
理は順不同であり、ステップＳ５１においてポケット領
域形成のためのポケット注入処理を併せて実行してもよ
い。
【０１４１】次に、ステップＳ５３で、ウェット処理を
用いた前処理実行後、ステップＳ５４で、下層サイドウ
ォール膜を形成する。なお、ステップＳ５４は実施の形
態１の図５で示すシリコン酸化膜６の形成処理に相当す
る。
【０１４２】そして、ステップＳ５５で、低電圧用ＰＭ
ＯＳトランジスタの第２のＬＤＤ注入処理を下層サイド
ウォール膜越しに行い、ステップＳ５６で、高電圧用Ｎ
ＭＯＳトランジスタの第２のＬＤＤ注入処理を下層サイ
ドウォール膜越しに行う。
【０１４３】なお、ステップＳ５５及びＳ５６は実施の
形態１の図６で示す高電圧動作領域Ａ１における第２の
ＬＤＤ注入処理に相当する（低電圧用ＰＭＯＳトランジ
スタは敢えて実施の形態１の高電圧用ＭＯＳトランジス
タＱ１と等価な構成で製造する）。なお、ステップＳ５
５，Ｓ５６の処理は順不同であり、ステップＳ５５にお
いてポケット領域形成のためのポケット注入処理を併せ
て実行してもよい。
【０１４４】その後、ステップＳ５７で、ウェット処理
を用いた前処理実行後、ステップＳ５８で、上層サイド
ウォール膜形成後、エッチバック，ＨＦ（フッ酸）処理
等の後処理を行い、全ＭＯＳトランジスタのゲート電極
の側面にサイドウォールを形成する。
【０１４５】ステップＳ５７及びＳ５８の処理は実施の
形態１の図７で示すウェット処理による前処理及びシリ
コン窒化膜７の形成処理に相当し、さらに、ステップＳ
５８の処理は実施の形態１の図８及び図９で示す上層サ
イドウォール１６及び下層サイドウォール１７それぞれ
の形成処理に相当する。
【０１４６】そして、ステップＳ５９で、全ＮＭＯＳト
ランジスタに対するソース・ドレイン領域形成処理を実
行し、ステップＳ６０で全ＰＭＯＳトランジスタに対す
るソース・ドレイン領域形成処理を実行する。
【０１４７】なお、ステップＳ５９，Ｓ６０は実施の形
態１の図１０で示すソース・ドレイン領域形成処理に相
当し、ステップＳ５９，Ｓ６０の処理は順不同である。
【０１４８】その後、ステップＳ６１で、シリサイド
（サリサイド）をソース・ドレイン領域の表面及びゲー
ト電極の表面等に形成して、ＣＭＯＳ構造を完成する。
なお、ステップＳ６１は実施の形態１の図１２で示すシ
リサイド処理に相当する。
【０１４９】このように、実施の形態４の製造方法を実
行することにより、ＮＭＯＳトランジスタにおいて実施
の形態１で述べた効果が得られ、低電圧用ＰＭＯＳトラ
ンジスタにおいてショートチャネル特性の向上を図った
ＣＭＯＳ構造の半導体装置を得ることができる。
【０１５０】＜実施の形態５＞実施の形態５では実施の
形態２と同様ＣＭＯＳ構造の半導体装置の製造方法を述
べる。
【０１５１】ＣＭＯＳ構造において、高電圧用ＮＭＯＳ
トランジスタ及び高電圧用ＰＭＯＳトランジスタのホッ
トキャリア耐性の向上と低電圧用ＰＭＯＳトランジスタ
のショートチャネル特性の向上を重視したのが実施の形
態５の製造方法である。
【０１５２】図２１は実施の形態５の半導体装置の製造
方法を示すフローチャートである。以下、同図を参照し
て実施の形態５の製造方法の処理手順を説明する。な
お、図２１で示すフローチャートは、実施の形態１の図
１〜図３で示す工程を経て、高電圧動作領域Ａ１，低電
圧動作領域Ａ２双方にゲート絶縁膜及びゲート電極が既
に形成された後の処理手順を示している。
【０１５３】まず、ステップＳ７１で、低電圧用ＮＭＯ
Ｓトランジスタの第１のＬＤＤ注入処理を行う。なお、
ステップＳ７１は実施の形態１の図４で示す低電圧動作
領域Ａ２における第１のＬＤＤ注入処理に相当する。ま
た、ステップＳ７１においてポケット領域形成のための
ポケット注入処理を併せて実行してもよい。
【０１５４】次に、ステップＳ７２で、ウェット処理を
用いた前処理実行後、ステップＳ７３で、下層サイドウ
ォール膜を形成する。なお、ステップＳ７３は実施の形
態１の図５で示すシリコン酸化膜６の形成処理に相当す
る。
【０１５５】そして、ステップＳ７４で、低電圧用ＰＭ
ＯＳトランジスタの第２のＬＤＤ注入処理を下層サイド
ウォール膜越しに行い、ステップＳ７５で、高電圧用Ｎ
ＭＯＳトランジスタの第２のＬＤＤ注入処理を下層サイ
ドウォール膜越しに行い、ステップＳ７６で、高電圧用
ＰＭＯＳトランジスタの第２のＬＤＤ注入処理を下層サ
イドウォール膜越しに行う。
【０１５６】ステップＳ７４〜Ｓ７６は実施の形態１の
図６で示す高電圧動作領域Ａ１における第２のＬＤＤ注
入処理に相当する（低電圧用ＰＭＯＳトランジスタは敢
えて実施の形態１の高電圧用ＭＯＳトランジスタＱ１と
等価な構成で製造する）。なお、ステップＳ７４〜Ｓ７
６の処理は順不同であり、ステップＳ７４においてポケ
ット領域形成のためのポケット注入処理を併せて実行し
てもよい。
【０１５７】その後、ステップＳ７７で、ウェット処理
を用いた前処理実行後、ステップＳ７８で、上層サイド
ウォール膜を形成した後、エッチバック，ＨＦ（フッ
酸）処理等の後処理を行い、全ＭＯＳトランジスタのゲ
ート電極の側面にサイドウォールを形成する。
【０１５８】ステップＳ７７及びＳ７８の処理は実施の
形態１の図７で示すウェット処理による前処理及びシリ
コン窒化膜７の形成処理に相当し、さらに、ステップＳ
７８の処理は実施の形態１の図８及び図９で示す上層サ
イドウォール１６及び下層サイドウォール１７それぞれ
の形成処理に相当する。
【０１５９】そして、ステップＳ７９で、全ＮＭＯＳト
ランジスタに対するソース・ドレイン領域形成処理を実
行し、ステップＳ８０で全ＰＭＯＳトランジスタに対す
るソース・ドレイン領域形成処理を実行する。なお、ス
テップＳ７９，Ｓ８０の処理は順不同である。なお、ス
テップＳ７９，Ｓ８０は実施の形態１の図１０で示すソ
ース・ドレイン領域形成処理に相当する。
【０１６０】その後、ステップＳ８１で、シリサイド
（サリサイド）をソース・ドレイン領域の表面及びゲー
ト電極の表面等に形成して、ＣＭＯＳ構造を完成する。
なお、ステップＳ８１は実施の形態１の図１２で示すシ
リサイド処理に相当する。
【０１６１】このように、実施の形態５の製造方法を実
行することにより、ＮＭＯＳトランジスタ及び高電圧用
ＰＭＯＳトランジスタにおいて実施の形態１で述べた効
果が得られ、低電圧用ＰＭＯＳトランジスタにおいてシ
ョートチャネル特性の向上を図ったＣＭＯＳ構造の半導
体装置を得ることができる。
【０１６２】＜実施の形態６＞図２２はこの発明の実施
の形態６である半導体装置の構造を示す断面図である。
同図に示すように、図１３で示した実施の形態１の半導
体装置に比べて、半導体基板１がＳＯＩ基板（シリコン
基板５１、埋め込み酸化膜５２及びＳＯＩ層５３）に置
き換わっている点、高電圧用ＭＯＳトランジスタＱ３の
ソース・ドレイン領域１８及び低電圧用ＭＯＳトランジ
スタＱ４のソース・ドレイン領域２８がＳＯＩ層５３の
表面から裏面にかけて形成されている点が異なる。他の
構成は図１３で示した実施の形態１と同様であるため、
説明は省略する。
【０１６３】図２２で示すＳＯＩ構造では、寄生バイポ
ーラトランジスタ効果によってホットキャリア耐性を高
めるのが非常に難しく、特に高電圧動作領域Ａ１に形成
される高電圧用ＭＯＳトランジスタＱ３において顕著で
あった。
【０１６４】しかしながら、実施の形態１の半導体装置
の製造方法をＳＯＩ基板上で実行することにより、実施
の形態１と同様な効果を得ることができる。
【０１６５】さらに、高電圧用ＭＯＳトランジスタＱ３
の特性をより高めるため、ＳＯＩ層５３において、ＭＯ
Ｓトランジスタのボディ領域の電位を固定するボディー
固定構造を適用すると効果的である。
【０１６６】図２３は部分トレンチ分離によるＳＯＩ構
造を示す断面図である。同図に示すように、ＳＯＩ層５
３の各トランジスタ形成領域は下層部にウェル領域が形
成される部分酸化膜１３１によって分離される。そし
て、ＮＭＯＳトランジスタ間を分離する部分酸化膜１３
１の下層にｐ型のウェル領域１１１が形成され、ＰＭＯ
Ｓトランジスタ間を分離する部分酸化膜１３１の下層に
ｎ型のウェル領域１１２が形成され、ＮＭＯＳトランジ
スタ，ＰＭＯＳトランジスタ間を分離する部分酸化膜１
３１の下層にｐ型のウェル領域１１１（ＮＭＯＳトラン
ジスタ側）及びｎ型のウェル領域１１２（ＰＭＯＳトラ
ンジスタ側）が形成される。なお、ウェル領域１１１は
ＮＭＯＳトランジスタ群のドレイン領域１０５及びソー
ス領域１０６を囲うように形成され、ウェル領域１１２
はＰＭＯＳトランジスタ群のドレイン領域１０５及びソ
ース領域１０６を囲うように形成される。そして、ＳＯ
Ｉ層５３上を層間絶縁膜１０４で覆っている。
【０１６７】このような構造において、部分酸化膜１３
１よって他のトランジスタから分離される１単位のＭＯ
Ｓトランジスタは、ＳＯＩ層５３中に形成されるドレイ
ン領域１０５、ソース領域１０６及びチャネル形成領域
１０７、チャネル形成領域１０７上に形成されるゲート
酸化膜１０８、ゲート酸化膜１０８上に形成されるゲー
ト電極１０９から構成される。また、層間絶縁膜１０４
上に形成された配線層１２２は、層間絶縁膜１０４中に
設けられたコンタクト１２１を介してドレイン領域１０
５あるいはソース領域１０６と電気的に接続される。
【０１６８】また、ＳＯＩ層５３中のウェル領域１１１
の間にボディー領域（図２３では図示せず）が形成さ
れ、ボディー領域は隣接するウェル領域１１１に接して
いる。そして、層間絶縁膜１０４上に形成されたボディ
ー領域用配線層（図２３では図示せず）は、層間絶縁膜
１０４中に設けられたボディーコンタクト（図２３では
図示せず）を介してボディー領域と電気的に接続され
る。
【０１６９】このように、部分トレンチ分離構造の半導
体装置では、図２３に示すように、素子分離領域の部分
酸化膜１３１がＳＯＩ層５３の下部にまで到達せず、分
離対象となるトランジスタのチャネル形成領域と同一の
導電型の不純物が導入されたウェル領域１１１，１１２
が部分酸化膜１３１の下層に設けられている。
【０１７０】したがって、各トランジスタの基板電位の
固定を、ボディ領域用配線層、ボディーコンタクト、高
濃度のボディー領域及びウェル領域１１１を介して行う
ことができる。なお、ＰＭＯＳトランジスタ側も同様
に、ボディー領域を介して各トランジスタの基板電位を
固定することができる。
【０１７１】なお、上述した、部分トレンチ分離構造に
ついては、例えば、特願平１１−１７７０９１号、特願
２０００−３９４８４号、Y.Hirano et al."Bulk-Layou
t-Compatible 0.18um SOI-CMOS Technology Using Body
-Fixed Partial Trench Isolation (PTI)" 1999 IEEE I
nternational SOI Conference,Oct.1999等に開示されて
いる。
【０１７２】＜実施の形態７＞下層サイドウォール膜を
ＴＥＯＳ酸化膜で形成する場合、例えば、比較的低温な
７００℃で堆積すると、それ以前のＬＤＤ注入処理で形
成した不純物拡散領域、チャネル、あるいはポケット領
域に注入された不純物がＴＥＤ（Transient Enhanced D
iffusion）現象により異常に拡散してしまう不具合が生
じる。
【０１７３】この不具合を解消するために、例えば、Ｔ
ＥＯＳ酸化膜形成前に、比較的高温な９００℃の窒素雰
囲気下で３０分程度のＲＴＡ（Rapid Thermal Annealin
g）（第１のＲＴＡ）を行うことが望ましい。
【０１７４】上層サイドウォール膜をシリコン窒化膜で
形成する場合に７２０℃程度で堆積すると上記したのと
同様な理由でＴＥＤ現象が生じてしまう不具合があり、
この不具合を解消するためにＲＴＡ（第２のＲＴＡ）を
行うことが望ましい。
【０１７５】上記ＲＴＡ処理を製造工程中に含ませるの
が実施の形態７の半導体装置の製造方法である。但し、
第２のＲＴＡ処理は必ずしも必要なく、重要なのは第１
のＲＴＡ処理である。
【０１７６】第１のＲＴＡ処理のタイミングは、図１８
で示した実施の形態２の製造方法で行う場合、ステップ
Ｓ１５の直前が理想であるが、ＲＴＡ処理により拡散度
合いが増してしまいショートチャネル特性の低下が懸念
される場合は、ステップＳ１２，あるいはＳ１３の直前
に行っても良い。また、第２のＲＴＡ処理のタイミング
はステップＳ１８の直前が望ましい。
【０１７７】第１のＲＴＡ処理のタイミングは、図１９
で示した実施の形態３の製造方法で行う場合、ステップ
Ｓ３４の直前が理想であるが、上述したようにショート
チャネル特性の低下が懸念される場合は、ステップＳ３
２の直前に行っても良い。また、第２のＲＴＡ処理のタ
イミングはステップＳ３８の直前が望ましい。
【０１７８】第１のＲＴＡ処理のタイミングは、図２０
で示した実施の形態４の製造方法で行う場合、ステップ
Ｓ５４の直前が理想であるが、上述したようにショート
チャネル特性の低下が懸念される場合は、ステップＳ５
２の直前に行っても良い。また、第２のＲＴＡ処理のタ
イミングはステップＳ５８の直前が望ましい。
【０１７９】第１のＲＴＡ処理のタイミングは、図２１
で示した実施の形態５の製造方法で行う場合、ステップ
Ｓ５３の直前が理想であり、第２のＲＴＡ処理のタイミ
ングはステップＳ７８の直前が望ましい。
【０１８０】＜実施の形態８＞下層サイドウォール膜を
ＨＴＯ膜で形成する場合、比較的高温な７５０〜８５０
℃で堆積されるため、半導体基板１と下層サイドウォー
ル膜との界面でのトラップ準位をより減らすことがで
き、高電圧用ＭＯＳトランジスタＱ１のホットキャリア
耐性をさらに向上させることができる。
【０１８１】なお、下層サイドウォール膜をＴＥＯＳ酸
化膜で形成してもＨＴＯ膜よりは劣るものホットキャリ
ア耐性を向上させることができる。
【０１８２】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体装置において、第１のトランジス
タのサイドウォールが、第２のトランジスタのサイドウ
ォールに比べ形成幅が狭く形成高さが低く形成されてい
るため、第１のトランジスタは第２のトランジスタに比
べ駆動能力が高いものが得られ、第２のトランジスタは
第１のトランジスタに比べ寄生容量が高いものが得られ
る。
【０１８３】したがって、第１のトランジスタを高電圧
動作用に、第２のトランジスタを低電圧動作用に用いる
ことにより、高電圧用，低電圧用絶縁ゲート型トランジ
スタ双方の動作特性を最適化した半導体装置を得ること
ができる。
【０１８４】請求項２記載の半導体装置において、第１
のトランジスタのサイドウォールの下層サイドウォール
の膜厚を、第２のトランジスタの下層サイドウォールの
膜厚より薄く形成することにより、第１及び第２のトラ
ンジスタのサイドウォール間で形成幅及び形成高さを比
較的容易に変更することができる。
【０１８５】請求項３記載の半導体装置の構造によっ
て、第１のトランジスタはチャネル領域の実効チャネル
長を短くすることにより、より一層の駆動能力の向上が
図れる。
【０１８６】請求項４記載の半導体装置は、第１の膜厚
を第２の膜厚より薄くして第１のトランジスタのサイド
ウォールの形成幅をより狭くすることにより、第１のト
ランジスタのゲート電極により形成される電界の影響を
強くサイドウォール下のソース・ドレイン領域に与える
ことができるため、第１のトランジスタの駆動能力を高
めることができる。
【０１８７】請求項５記載の半導体装置において、第１
のトランジスタのサイドウォールは、第２のサイドウォ
ールに比べ下層サイドウォール分、形成幅を狭くするこ
とにより、第１のトランジスタのゲート電極により形成
される電界の影響を強くサイドウォール下のソース・ド
レイン領域に与えることができるため、第１のトランジ
スタの駆動能力を高めることができる。
【０１８８】請求項６記載の半導体装置において、第１
のトランジスタのサイドウォールは形成幅方向に下層サ
イドウォールを有さない分、形成幅を第２のサイドウォ
ールの形成幅より狭くすることにより、第１のトランジ
スタのゲート電極により形成される電界の影響を強くサ
イドウォール下のソース・ドレイン領域に与えることが
できるため、第１のトランジスタの駆動能力を高めるこ
とができる。
【０１８９】請求項７記載の半導体装置は、ＳＯＩ基板
上においても、高電圧用，低電圧用絶縁ゲート型トラン
ジスタ双方の動作特性を最適化した半導体装置を得るこ
とができる。
【０１９０】請求項８記載の半導体装置は、導電型式が
Ｎ型の絶縁ゲート型トランジスタにおいて、第１のトラ
ンジスタと第２のトランジスタとの使い分けができる。
【０１９１】請求項９記載の半導体装置は、導電型式が
Ｐ型の絶縁ゲート型トランジスタにおいて、第１のトラ
ンジスタと第２のトランジスタとの使い分けができる。
【０１９２】この発明における請求項１０記載の半導体
装置の製造方法は、ステップ(e)で、第１の領域のみ第
１のゲート電極をマスクとして、下層サイドウォール膜
越しに不純物を導入して第１の不純物拡散領域を形成す
るため、半導体基板表面でのトラップ準位の形成が抑制
される分、第１のトランジスタのホットキャリア耐性を
向上させることができる。
【０１９３】また、下層サイドウォール膜越しに不純物
を導入するため、直接不純物導入する場合に比べ、同一
の注入エネルギーの条件下では、ＬＤＤ領域となる第１
の不純物拡散領域を比較的浅く形成でき、ショートチャ
ネル効果を生じにくくするという良好なショートチャネ
ル特性を得ることもできる。
【０１９４】また、請求項１０記載の半導体装置の製造
方法は、第１及び第２の不純物拡散領域を形成するステ
ップ(e)及び(c)以外は第１及び第２のトランジスタ間で
共通で実効可能なステップからなるため、工程数を必要
最小限に抑えることができる。
【０１９５】請求項１１記載の半導体装置の製造方法よ
って、ホットキャリア耐性の向上を図った高電圧用ＮＭ
ＯＳトランジスタを得ることができる。
【０１９６】請求項１２記載の半導体装置の製造方法よ
って、ホットキャリア耐性の向上を図った、高電圧用Ｎ
ＭＯＳトランジスタ及び高電圧用ＰＭＯＳトランジスタ
を得ることができる。
【０１９７】請求項１３記載の半導体装置の製造方法よ
って、ホットキャリア耐性の向上を図った高電圧用ＮＭ
ＯＳトランジスタと、ショートチャネル特性の向上を図
った低電圧用ＰＭＯＳトランジスタを得ることができ
る。
【０１９８】請求項１４記載の半導体装置の製造方法よ
って、ホットキャリア耐性の向上を図った、高電圧用Ｎ
ＭＯＳトランジスタ及び高電圧用ＰＭＯＳトランジスタ
と、ショートチャネル特性の向上を図った低電圧用ＰＭ
ＯＳトランジスタを得ることができる。
【０１９９】請求項１５記載の半導体装置の製造方法
は、下層サイドウォール膜を形成するステップ(d)前
に、ステップ(j)のＲＴＡ処理を実効することにより、
ステップ(d)時に生じるＴＥＤ（Transient Enhanced Di
ffusion）現象を効果的に抑制することができる。
【０２００】請求項１６記載の半導体装置の製造方法
は、ステップ(d)で、ＴＥＯＳを構成材料として下層サ
イドウォール膜を形成することにより、下層サイドウォ
ール膜と半導体基板との界面のトラップ準位をより減少
させることができる。
【０２０１】請求項１７記載の半導体装置の製造方法
は、ステップ(d)で、高温熱ＣＶＤ酸化膜を構成材料と
して下層サイドウォール膜を形成することにより、下層
サイドウォール膜と半導体基板との界面のトラップ準位
をより減少させることができる。
【０２０２】請求項１８記載の半導体装置の製造方法
は、ステップ(k)でウェット処理を用いた前処理を実行
することにより、ステップ(e)で不純物が注入された下
層サイドウォール膜の第１の領域で膜減りが生じるた
め、下層サイドウォール膜における第１の領域の膜厚が
第２の領域の膜厚より薄くなる。
【０２０３】その結果、第１のトランジスタのサイドウ
ォール（第１の下層及び上層サイドウォール）が、第２
のトランジスタのサイドウォール（第２の下層及び上層
サイドウォール）に比べ形成幅が狭く形成高さが低く形
成されるため、第１のトランジスタは第２のトランジス
タに比べ駆動能力が高いものが得られ、第２のトランジ
スタは第１のトランジスタに比べ寄生容量が高いものが
得られる。
【０２０４】請求項１９記載の半導体装置の製造方法
は、ステップ(h)において、ウェットエッチングにより
下層サイドウォール膜を除去するため、下層サイドウォ
ール膜を第１及び第２の上層サイドウォールの端部から
第１及び第２のゲート電極方向にかけてそれぞれエッチ
ングすることができる。
【０２０５】したがって、下層サイドウォール膜におけ
る第１の領域の膜厚が第２の領域の膜厚より薄いことを
利用して、第１の下層サイドウォール端部の第１の上層
サイドウォール端部からの第１のゲート電極方向への喰
い込み量を、第２の下層サイドウォール端部の第２の上
層サイドウォール端部からの第２のゲート電極方向への
喰い込み量より大きくできる。
【０２０６】その結果、ステップ(i)で形成される第１
及び第２のソース・ドレイン領域は、第１のソース・ド
レイン領域の第１のサイドウォール端部から第１のゲー
ト電極方向への形成長さが、第２のソース・ドレイン領
域の第２のサイドウォール端部から第２のゲート電極方
向への形成長さより長くなるため、チャネル領域の実効
チャネル長をより短くすることにより、より一層の駆動
能力の向上を図った第１のトランジスタを得ることがで
きる。
【０２０７】請求項２０記載の半導体装置の製造方法
は、ステップ(e)で、第１の不純物拡散領域に窒素を導
入することにより、下層サイドウォール下の半導体基板
との界面のトラップ準位をより減少させることができ
る。
【図面の簡単な説明】
【図１】 この発明の実施の形態１である半導体装置の
製造方法を示す断面図である。
【図２】 この発明の実施の形態１である半導体装置の
製造方法を示す断面図である。
【図３】 この発明の実施の形態１である半導体装置の
製造方法を示す断面図である。
【図４】 この発明の実施の形態１である半導体装置の
製造方法を示す断面図である。
【図５】 この発明の実施の形態１である半導体装置の
製造方法を示す断面図である。
【図６】 この発明の実施の形態１である半導体装置の
製造方法を示す断面図である。
【図７】 この発明の実施の形態１である半導体装置の
製造方法を示す断面図である。
【図８】 この発明の実施の形態１である半導体装置の
製造方法を示す断面図である。
【図９】 この発明の実施の形態１である半導体装置の
製造方法を示す断面図である。
【図１０】 この発明の実施の形態１である半導体装置
の製造方法を示す断面図である。
【図１１】 この発明の実施の形態１である半導体装置
の製造方法を示す断面図である。
【図１２】 この発明の実施の形態１である半導体装置
の製造方法を示す断面図である。
【図１３】 実施の形態１の製造方法で製造された半導
体装置の構造を示す断面図である。
【図１４】 実施の形態１のＭＯＳトランジスタのゲー
ト電極とソース・ドレイン領域間の寄生容量成分説明用
の説明図である。
【図１５】 図９で示す工程における下層サイドウォー
ル形成例（その１）を示す断面図である。
【図１６】 図９で示す工程における下層サイドウォー
ル形成例（その２）を示す断面図である。
【図１７】 図９で示す工程における下層サイドウォー
ル形成例（その３）を示す断面図である。
【図１８】 実施の形態２の半導体装置の製造方法を示
すフローチャートである。
【図１９】 実施の形態３の半導体装置の製造方法を示
すフローチャートである。
【図２０】 実施の形態４の半導体装置の製造方法を示
すフローチャートである。
【図２１】 実施の形態５の半導体装置の製造方法を示
すフローチャートである。
【図２２】 この発明の実施の形態６である半導体装置
の構造を示す断面図である。
【図２３】 実施の形態６の部分トレンチ分離構造を示
す断面図である。
【図２４】 従来の半導体装置の製造方法を示す断面図
である。
【図２５】 従来の半導体装置の製造方法を示す断面図
である。
【図２６】 従来の半導体装置の製造方法を示す断面図
である。
【図２７】 従来の半導体装置の製造方法を示す断面図
である。
【図２８】 従来の半導体装置の製造方法を示す断面図
である。
【図２９】 従来の製造方法を利用してＣＭＯＳ構造の
半導体装置を得る場合の製造手順を示すフローチャート
である。
【符号の説明】
１ 半導体基板、６，６ａ，６ｂ シリコン酸化膜、７
シリコン窒化膜、８，１４，１５ 不純物イオン、１
３,２３ 不純物拡散領域、１５，２５ レジスト、１
６，２６ 上層サイドウォール、１７，２７ 下層サイ
ドウォール、１８，２８ ソース・ドレイン領域、１
９，２９ ＬＤＤ領域、３１，４１ シリサイド領域、
３２，４２ シリサイド層、５１ シリコン基板、５２
埋め込み酸化膜、５３ ＳＯＩ層、Ａ１ 高電圧動作
領域、Ａ２ 低電圧動作領域、Ｑ１，Ｑ３ 高電圧用Ｍ
ＯＳトランジスタ、Ｑ２，Ｑ４ 低電圧用ＭＯＳトラン
ジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１７Ｊ 21/336 Ｆターム(参考） 5F048 AA05 AA07 AA08 AB03 AB06 AB07 AC01 AC03 BA01 BA09 BB03 BB08 BB16 BC05 BC06 BC19 BC20 BD04 BG07 DA18 DA25 DA27 DA30 5F110 AA01 AA02 BB04 CC02 DD05 DD13 EE05 EE09 EE14 EE32 FF40 GG02 GG28 GG60 HJ01 HJ02 HJ04 HJ13 HK05 HK40 HM15 NN02 NN62 NN65 NN78

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に作り込まれる絶縁ゲート型
    の第１及び第２のトランジスタを含む半導体装置であっ
    て、 前記第１及び第２のトランジスタは、それぞれ前記半導
    体基板上に選択的に形成されたゲート絶縁膜を備え、前
    記ゲート絶縁膜下の前記半導体基板の表面がチャネル領
    域として規定され、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ゲート電極の側面に隣接して形成されたサイドウォ
    ールと、 前記半導体基板の表面内に前記チャネル領域を挟んで形
    成されたソース・ドレイン領域とをさらに備え、 前記第１のトランジスタの前記サイドウォールは、前記
    第２のトランジスタの前記サイドウォールに比べ、形成
    幅が狭く形成高さが低いことを特徴とする、半導体装
    置。
  2. 【請求項２】 請求項１記載の半導体装置であって、 前記第１及び第２のトランジスタの前記サイドウォール
    はそれぞれ、前記ゲート電極の側面上及び前記半導体基
    板の表面上に形成される下層サイドウォールと前記下層
    サイドウォール上に形成される上層サイドウォールとを
    有し、 前記第１のトランジスタの前記サイドウォールの前記下
    層サイドウォールの膜厚は、前記第２のトランジスタの
    前記下層サイドウォールの膜厚より薄いことを特徴とす
    る、半導体装置。
  3. 【請求項３】 請求項２記載の半導体装置であって、 前記第１のトランジスタにおける前記下層サイドウォー
    ル端部の前記上層サイドウォール端部からの前記ゲート
    電極方向への喰い込み量は、前記第２のトランジスタに
    おける前記下層サイドウォール端部の前記上層サイドウ
    ォール端部からの前記ゲート電極方向への喰い込み量よ
    り大きく、 前記第１のトランジスタにおける前記ソース・ドレイン
    領域の前記サイドウォール端部から前記ゲート電極方向
    への形成長さは、前記第２のトランジスタにおける前記
    ソース・ドレイン領域の前記サイドウォール端部から前
    記ゲート電極方向への形成長さより長い、半導体装置。
  4. 【請求項４】 請求項２記載の半導体装置であって、 前記第１のトランジスタの前記下層サイドウォールの膜
    厚は、前記ゲート電極の側面に隣接する部分における第
    １の膜厚と前記半導体基板の表面上に形成される部分に
    おける第２の膜厚とを含み、 前記第１の膜厚は前記第２の膜厚より薄くゼロを含むこ
    とを特徴とする、半導体装置。
  5. 【請求項５】 請求項１記載の半導体装置であって、 前記第２のトランジスタにおける前記サイドウォールは
    前記ゲート電極の側面上及び前記半導体基板の表面上に
    形成される下層サイドウォールと前記下層サイドウォー
    ル上に形成される上層サイドウォールとを有し、 前記第１のトランジスタにおける前記サイドウォールは
    前記第２のトランジスタの前記上層サイドウォールと形
    状が略同一のサイドウォールを含む、半導体装置。
  6. 【請求項６】 請求項５記載の半導体装置であって、 前記第１のトランジスタの前記サイドウォールは最下層
    に熱酸化膜を有する、半導体装置。
  7. 【請求項７】 請求項１ないし請求項６のうち、いずれ
    か１項に記載の半導体装置であって、 前記半導体基板は、少なくとも表面が絶縁性の基板と、
    前記基板の表面上に配設された半導体層とからなるＳＯ
    Ｉ基板を含む、半導体装置。
  8. 【請求項８】 請求項１ないし請求項７のうち、いずれ
    か１項に記載の半導体装置であって、 前記第１及び第２のトランジスタの導電型はＮ型を含
    む、半導体装置。
  9. 【請求項９】 請求項１ないし請求項７のうち、いずれ
    か１項に記載の半導体装置であって、 前記第１及び第２のトランジスタの導電型はＰ型を含
    む、半導体装置。
  10. 【請求項１０】 半導体基板に作り込まれる絶縁ゲート
    型の第１及び第２のトランジスタを含む半導体装置の製
    造方法であって、 (a)前記半導体基板上の第１及び第２の領域に第１及び
    第２のゲート絶縁膜をそれぞれ形成するステップを備
    え、前記第１及び第２のゲート絶縁膜下の前記半導体基
    板の表面が第１及び第２のチャネル領域として規定さ
    れ、 (b)前記第１及び第２のゲート絶縁膜上に第１及び第２
    のゲート電極をそれぞれ形成するステップと、 (c)前記第２の領域のみ前記第２のゲート電極をマスク
    として不純物を導入し第２の不純物拡散領域を形成する
    ステップと、 (d)全面に下層サイドウォール膜を形成するステップ
    と、 (e)前記第１の領域のみ前記第１のゲート電極をマスク
    として、前記下層サイドウォール膜越しに不純物を導入
    して第１の不純物拡散領域を形成するステップと、 (f)全面に上層サイドウォール膜を形成するステップ
    と、 (g)前記上層サイドウォール膜に対してエッチバック処
    理を施し、前記第１及 び第２のゲート電極の側面に前記下層サイドウォール膜
    を挟んで第１及び第２の上層サイドウォールを形成する
    ステップと、 (h)前記下層サイドウォール膜を選択的に除去して、前
    記第１及び第２のゲート電極の側面上及び前記第１及び
    第２の上層サイドウォール下における前記半導体基板の
    表面上に第１及び第２の下層サイドウォールを形成する
    ステップとを備え、 (i)前記第１の上層及び下層サイドウォール並びに前記
    第１のゲート電極をマスクとして不純物導入して第１の
    ソース・ドレイン領域を形成するとともに、前記第２の
    上層及び下層サイドウォール並びに前記第２のゲート電
    極をマスクとして不純物導入して第２のソース・ドレイ
    ン領域を形成するステップを備え、前記第１のソース・
    ドレイン領域に前記第１のゲート電極方向に隣接する前
    記第１の不純物拡散領域が第１のＬＤＤ領域に、前記第
    ２のソース・ドレイン領域に前記第２のゲート電極方向
    に隣接する前記第２の不純物拡散領域が第２のＬＤＤ領
    域に規定され、 前記第１のトランジスタは、前記第１のゲート絶縁膜、
    前記第１のゲート電極、前記第１の上層サイドウォー
    ル、前記第１の下層サイドウォール、前記第１のソース
    ・ドレイン領域、前記第１のＬＤＤ領域から構成され、
    前記第２のトランジスタは、前記第２のゲート絶縁膜、
    前記第２のゲート電極、前記第２の上層サイドウォー
    ル、前記第２の下層サイドウォール、前記第２のソース
    ・ドレイン領域、前記第２のＬＤＤ領域から構成され
    る、半導体装置の製造方法。
  11. 【請求項１１】 請求項１０記載の半導体装置の製造方
    法であって、 前記第１のトランジスタは高電圧用ＮＭＯＳトランジス
    タを含み、 前記第２のトランジスタは低電圧用ＮＭＯＳトランジス
    タ、低電圧用ＰＭＯＳトランジスタ及び高電圧用ＰＭＯ
    Ｓトランジスタを含む、半導体装置の製造方法。
  12. 【請求項１２】 請求項１０記載の半導体装置の製造方
    法であって、 前記第１のトランジスタは高電圧用ＮＭＯＳトランジス
    タ及び高電圧用ＰＭＯＳトランジスタを含み、 前記第２のトランジスタは低電圧用ＮＭＯＳトランジス
    タ及び低電圧用ＰＭＯＳトランジスタを含む、半導体装
    置の製造方法。
  13. 【請求項１３】 請求項１０記載の半導体装置の製造方
    法であって、 前記第１のトランジスタは高電圧用ＮＭＯＳトランジス
    タ及び低電圧用ＰＭＯＳトランジスタを含み、 前記第２のトランジスタは低電圧用ＮＭＯＳトランジス
    タ及び高電圧用ＰＭＯＳトランジスタを含む、半導体装
    置の製造方法。
  14. 【請求項１４】 請求項１０記載の半導体装置の製造方
    法であって、 前記第１のトランジスタは高電圧用ＮＭＯＳトランジス
    タ、高電圧用ＰＭＯＳトランジスタ及び低電圧用ＰＭＯ
    Ｓトランジスタを含み、 前記第２のトランジスタは低電圧用ＮＭＯＳトランジス
    タを含む、半導体装置の製造方法。
  15. 【請求項１５】 請求項１０ないし請求項１４のうち、
    いずれか１項に記載の半導体装置の製造方法であって、 (j)前記ステップ(d)前に、ＲＴＡ（Rapid Thermal Anne
    aling）処理を実行するステップをさらに備える、半導
    体装置の製造方法。
  16. 【請求項１６】 請求項１０ないし請求項１５のうち、
    いずれか１項に記載の半導体装置の製造方法であって、 前記ステップ(d)は、ＴＥＯＳを構成材料として前記下
    層サイドウォール膜を形成するステップを含む、半導体
    装置の製造方法。
  17. 【請求項１７】 請求項１０ないし請求項１５のうち、
    いずれか１項に記載の半導体装置の製造方法であって、 前記ステップ(d)は、高温熱ＣＶＤ酸化膜を構成材料と
    して前記下層サイドウォール膜を形成するステップを含
    む、半導体装置の製造方法。
  18. 【請求項１８】 請求項１０ないし請求項１７のうち、
    いずれか１項に記載の半導体装置の製造方法であって、 (k)前記ステップ(e)と(f)の間に、ウェット処理を用い
    た前処理を実行するステップをさらに備える、半導体装
    置の製造方法。
  19. 【請求項１９】 請求項１８記載の半導体装置の製造方
    法であって、 前記ステップ(h)は、ウェットエッチングにより前記下
    層サイドウォール膜を除去するステップを含む、半導体
    装置の製造方法。
  20. 【請求項２０】 請求項１０ないし請求項１９のうち、
    いずれか１項に記載の半導体装置の製造方法であって、 前記ステップ(e)は、前記第１の不純物拡散領域に窒素
    を導入するステップをさらに含む、半導体装置の製造方
    法。
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