JP2001176984A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 同一半導体基板上にメモリ部とロジック部と
を有する半導体集積回路装置において、ロジック部にポ
ケット領域を形成する際のイオン注入角度を最適化する
ことによって、高速動作を推進する。 【解決手段】 メモリ部のｐ型ウエル３にポケット領域
１０Ａを形成するための斜めイオン注入と、ロジック部
のｐ型ウエル３にポケット領域１０Ｂを形成するための
斜めイオン注入とを別工程で行うことにより、ポケット
領域１０Ａ、１０Ｂを形成する際のイオン注入角度（チ
ルト角度）を最適化し、短チャネル効果の抑制と接合リ
ーク電流や接合容量の抑制とを両立させる。
を有する半導体集積回路装置において、ロジック部にポ
ケット領域を形成する際のイオン注入角度を最適化する
ことによって、高速動作を推進する。 【解決手段】 メモリ部のｐ型ウエル３にポケット領域
１０Ａを形成するための斜めイオン注入と、ロジック部
のｐ型ウエル３にポケット領域１０Ｂを形成するための
斜めイオン注入とを別工程で行うことにより、ポケット
領域１０Ａ、１０Ｂを形成する際のイオン注入角度（チ
ルト角度）を最適化し、短チャネル効果の抑制と接合リ
ーク電流や接合容量の抑制とを両立させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、イオン注入法を用いた拡散
層の形成に適用して有効な技術に関する。
置の製造技術に関し、特に、イオン注入法を用いた拡散
層の形成に適用して有効な技術に関する。
【０００２】
【従来の技術】従来、ＭＩＳＦＥＴ(Metal Insulator S
emiconductor Field Effect Transistor)のチャネルや
ソース、ドレインといった拡散層の形成には、イオン注
入とアニール（熱処理）とを組み合わせた方法が広く用
いられている。
emiconductor Field Effect Transistor)のチャネルや
ソース、ドレインといった拡散層の形成には、イオン注
入とアニール（熱処理）とを組み合わせた方法が広く用
いられている。
【０００３】例えば、短チャネル効果やパンチスルーを
抑制する対策として、ドレインの端部にポケット(pocke
t)領域と呼ばれる拡散層(“Halo Doping Effects in Su
bmicron DI-LDD Device Design”IEDM International E
lectron Device Meetings, pp.230-233(1985))を形成す
る場合には、斜めイオン注入法などを用いてリン（Ｐ）
またはホウ素（Ｂ）などの不純物イオンを基板に注入
し、その後不活性ガス雰囲気中で基板をアニールするこ
とによって、ソース、ドレインを構成する拡散層ととポ
ケット領域とを形成することが行われている。
抑制する対策として、ドレインの端部にポケット(pocke
t)領域と呼ばれる拡散層(“Halo Doping Effects in Su
bmicron DI-LDD Device Design”IEDM International E
lectron Device Meetings, pp.230-233(1985))を形成す
る場合には、斜めイオン注入法などを用いてリン（Ｐ）
またはホウ素（Ｂ）などの不純物イオンを基板に注入
し、その後不活性ガス雰囲気中で基板をアニールするこ
とによって、ソース、ドレインを構成する拡散層ととポ
ケット領域とを形成することが行われている。
【０００４】
【発明が解決しようとする課題】ＭＩＳＦＥＴの微細化
に伴ってゲート長が短くなると、短チャネル効果を有効
に抑制するためには、ポケット領域の不純物濃度を高く
することが要求される。しかし、ポケット領域の不純物
濃度を高くすると、基板（ウエル）と拡散層との間に生
じる接合リーク電流や接合容量が増加し、ＭＩＳＦＥＴ
の高速動作を妨げる要因となる。
に伴ってゲート長が短くなると、短チャネル効果を有効
に抑制するためには、ポケット領域の不純物濃度を高く
することが要求される。しかし、ポケット領域の不純物
濃度を高くすると、基板（ウエル）と拡散層との間に生
じる接合リーク電流や接合容量が増加し、ＭＩＳＦＥＴ
の高速動作を妨げる要因となる。
【０００５】そのため、より少ないドーズ量で短チャネ
ル効果を有効に抑制できる斜めイオン注入法を用いてポ
ケット領域を形成する技術が必須となる。この斜めイオ
ン注入法では、不純物イオンの注入角度（チルト角度）
を大きくした方がより少ないドーズ量で同等の短チャネ
ル特性が得られるため、ＭＩＳＦＥＴのゲート長に合わ
せて最適なチルト角度を選択してポケット領域の不純物
濃度を制御する。なお、チルト角度とは、基板の主面に
対して垂直な方向からのイオン注入角度を０度として定
義される角度である。
ル効果を有効に抑制できる斜めイオン注入法を用いてポ
ケット領域を形成する技術が必須となる。この斜めイオ
ン注入法では、不純物イオンの注入角度（チルト角度）
を大きくした方がより少ないドーズ量で同等の短チャネ
ル特性が得られるため、ＭＩＳＦＥＴのゲート長に合わ
せて最適なチルト角度を選択してポケット領域の不純物
濃度を制御する。なお、チルト角度とは、基板の主面に
対して垂直な方向からのイオン注入角度を０度として定
義される角度である。
【０００６】ところが、ＭＩＳＦＥＴの微細化がさらに
進むと、イオン注入のマスクとして使用されるフォトレ
ジスト膜が斜めイオン注入の障壁となり、チルト角度に
よってはフォトレジスト膜の側壁近傍においてゲート電
極の直下に不純物が打ち込まれなくなるため、ゲート長
に合わせた最適なチルト角度を選択することができなく
なる。
進むと、イオン注入のマスクとして使用されるフォトレ
ジスト膜が斜めイオン注入の障壁となり、チルト角度に
よってはフォトレジスト膜の側壁近傍においてゲート電
極の直下に不純物が打ち込まれなくなるため、ゲート長
に合わせた最適なチルト角度を選択することができなく
なる。
【０００７】例えば、高速動作が要求されるロジック部
と高集積化が要求されるメモリ部とを同一基板上に形成
する場合、メモリ部はロジック部に比べて隣接する素子
との間隔を狭くレイアウトしているため、フォトレジス
ト膜の側壁近傍ではゲート電極の側壁とフォトレジスト
膜の側壁との間隔が狭くなり、チルト角度を大きくする
とゲート電極の直下に不純物が打ち込まれなくなる。す
なわち、チルト角度がメモリ部のレイアウトによって制
約されてしまう。
と高集積化が要求されるメモリ部とを同一基板上に形成
する場合、メモリ部はロジック部に比べて隣接する素子
との間隔を狭くレイアウトしているため、フォトレジス
ト膜の側壁近傍ではゲート電極の側壁とフォトレジスト
膜の側壁との間隔が狭くなり、チルト角度を大きくする
とゲート電極の直下に不純物が打ち込まれなくなる。す
なわち、チルト角度がメモリ部のレイアウトによって制
約されてしまう。
【０００８】そのため、ロジック部ではチルト角度を最
適値よりも小さくしなければならず、所望の短チャネル
特性が得られるポケット領域の不純物濃度が高くなって
しまう結果、接合リーク電流や接合容量が増加し、ＭＩ
ＳＦＥＴの高速動作が妨げられる。
適値よりも小さくしなければならず、所望の短チャネル
特性が得られるポケット領域の不純物濃度が高くなって
しまう結果、接合リーク電流や接合容量が増加し、ＭＩ
ＳＦＥＴの高速動作が妨げられる。
【０００９】本発明の目的は、同一基板上にメモリ部と
ロジック部とを有する半導体集積回路装置において、ロ
ジック部にポケット領域を形成する際のイオン注入角度
（チルト角度）を最適化することによって、ロジック部
の高速動作を推進する技術を提供することにある。
ロジック部とを有する半導体集積回路装置において、ロ
ジック部にポケット領域を形成する際のイオン注入角度
（チルト角度）を最適化することによって、ロジック部
の高速動作を推進する技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】本発明の半導体集積回路装置の製造方法
は、以下の工程を含む。 （ａ）半導体基板の第１領域にロジック回路を構成する
複数の第１ＭＩＳＦＥＴのゲート電極を形成し、前記半
導体基板の第２領域にメモリ回路を構成する複数の第２
ＭＩＳＦＥＴのゲート電極を形成する工程、（ｂ）前記
半導体基板の前記第１領域を第１フォトレジスト膜で覆
い、斜めイオン注入法を用いて前記半導体基板の前記第
２領域に前記第２ＭＩＳＦＥＴのポケット領域を形成す
るための不純物を導入する工程、（ｃ）前記半導体基板
の前記第２領域を第２フォトレジスト膜で覆い、斜めイ
オン注入法を用いて前記半導体基板の前記第１領域に前
記第１ＭＩＳＦＥＴのポケット領域を形成するための不
純物を導入する工程。
は、以下の工程を含む。 （ａ）半導体基板の第１領域にロジック回路を構成する
複数の第１ＭＩＳＦＥＴのゲート電極を形成し、前記半
導体基板の第２領域にメモリ回路を構成する複数の第２
ＭＩＳＦＥＴのゲート電極を形成する工程、（ｂ）前記
半導体基板の前記第１領域を第１フォトレジスト膜で覆
い、斜めイオン注入法を用いて前記半導体基板の前記第
２領域に前記第２ＭＩＳＦＥＴのポケット領域を形成す
るための不純物を導入する工程、（ｃ）前記半導体基板
の前記第２領域を第２フォトレジスト膜で覆い、斜めイ
オン注入法を用いて前記半導体基板の前記第１領域に前
記第１ＭＩＳＦＥＴのポケット領域を形成するための不
純物を導入する工程。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００１４】本実施形態は、ロジック−メモリ混載ＬＳ
Ｉの製造に適用したものであり、その製造方法を工程順
に説明すると、まず図１に示すように、例えばｐ型の単
結晶シリコンからなる半導体基板１のメモリ部およびロ
ジック部にそれぞれ素子分離溝２を形成した後、ｎ型不
純物（例えばリン）のイオン注入によってｎ型ウエル３
を形成する。なお、メモリ部およびロジック部のそれぞ
れにはｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳ
ＦＥＴとからなるＣＭＩＳ回路が形成されるが、以下の
説明ではｎチャネル型ＭＩＳＦＥＴの製造工程のみを示
す。
Ｉの製造に適用したものであり、その製造方法を工程順
に説明すると、まず図１に示すように、例えばｐ型の単
結晶シリコンからなる半導体基板１のメモリ部およびロ
ジック部にそれぞれ素子分離溝２を形成した後、ｎ型不
純物（例えばリン）のイオン注入によってｎ型ウエル３
を形成する。なお、メモリ部およびロジック部のそれぞ
れにはｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳ
ＦＥＴとからなるＣＭＩＳ回路が形成されるが、以下の
説明ではｎチャネル型ＭＩＳＦＥＴの製造工程のみを示
す。
【００１５】次に、図２に示すように、基板１を熱処理
することによってｐ型ウエル３の表面にゲート酸化膜４
を形成した後、メモリ部にゲート電極５Ａを形成し、ロ
ジック部にゲート電極５Ｂを形成する。メモリ部のゲー
ト電極５Ａは、ロジック部のゲート電極５Ｂに比べて隣
接するゲート電極とのスペースを短く形成する。
することによってｐ型ウエル３の表面にゲート酸化膜４
を形成した後、メモリ部にゲート電極５Ａを形成し、ロ
ジック部にゲート電極５Ｂを形成する。メモリ部のゲー
ト電極５Ａは、ロジック部のゲート電極５Ｂに比べて隣
接するゲート電極とのスペースを短く形成する。
【００１６】ゲート電極５Ａ、５Ｂを形成するには、ゲ
ート酸化膜４の上部にゲート電極用の導電膜を形成し、
続いてその上部に例えばＣＶＤ法で窒化シリコン膜６を
堆積した後、フォトレジスト膜をマスクにしたドライエ
ッチングで窒化シリコン膜６とゲート電極用の導電膜と
をパターニングする。ゲート電極用導電膜は、例えばＣ
ＶＤ法で堆積した多結晶シリコン膜とスパッタリング法
で堆積したＷＮ（窒化タングステン）膜およびＷ（タン
グステン）膜との積層膜（ポリメタル膜）などによって
構成する。
ート酸化膜４の上部にゲート電極用の導電膜を形成し、
続いてその上部に例えばＣＶＤ法で窒化シリコン膜６を
堆積した後、フォトレジスト膜をマスクにしたドライエ
ッチングで窒化シリコン膜６とゲート電極用の導電膜と
をパターニングする。ゲート電極用導電膜は、例えばＣ
ＶＤ法で堆積した多結晶シリコン膜とスパッタリング法
で堆積したＷＮ（窒化タングステン）膜およびＷ（タン
グステン）膜との積層膜（ポリメタル膜）などによって
構成する。
【００１７】次に、図３に示すように、図示しないｐチ
ャネル型ＭＩＳＦＥＴ形成領域をフォトレジスト膜７で
覆い、メモリ部およびロジック部のそれぞれのｐ型ウエ
ル３にｎ型不純物（例えばヒ素）をイオン注入すること
によって、低不純物濃度のｎ -型半導体領域８を形成す
る。
ャネル型ＭＩＳＦＥＴ形成領域をフォトレジスト膜７で
覆い、メモリ部およびロジック部のそれぞれのｐ型ウエ
ル３にｎ型不純物（例えばヒ素）をイオン注入すること
によって、低不純物濃度のｎ -型半導体領域８を形成す
る。
【００１８】次に、図４に示すように、メモリ部の図示
しないｐチャネル型ＭＩＳＦＥＴ形成領域とロジック部
とをフォトレジスト膜９で覆い、斜めイオン注入法を用
いてメモリ部のｐ型ウエル３にｐ型不純物（ホウ素）を
導入することによって、ｐ型のポケット領域１０Ａを形
成する。
しないｐチャネル型ＭＩＳＦＥＴ形成領域とロジック部
とをフォトレジスト膜９で覆い、斜めイオン注入法を用
いてメモリ部のｐ型ウエル３にｐ型不純物（ホウ素）を
導入することによって、ｐ型のポケット領域１０Ａを形
成する。
【００１９】上記の斜めイオン注入は、ゲート電極５Ａ
の側壁とフォトレジスト膜９の側壁とのスペース（Ａ）
が狭いため、チルト角度（θA）を比較的小さくして行
う。また、この斜めイオン注入は、例えば図５の矢印で
示すように、ゲート電極５Ａの延在方向に平行な２方向
および直交する２方向の合計４方向から行う。
の側壁とフォトレジスト膜９の側壁とのスペース（Ａ）
が狭いため、チルト角度（θA）を比較的小さくして行
う。また、この斜めイオン注入は、例えば図５の矢印で
示すように、ゲート電極５Ａの延在方向に平行な２方向
および直交する２方向の合計４方向から行う。
【００２０】次に、図６に示すように、ロジック部の図
示しないｐチャネル型ＭＩＳＦＥＴ形成領域とメモリ部
とをフォトレジスト膜９で覆い、斜めイオン注入法を用
いてロジック部のｐ型ウエル３にｐ型不純物（ホウ素）
を導入することによって、ｐ型のポケット領域１０Ｂを
形成する。
示しないｐチャネル型ＭＩＳＦＥＴ形成領域とメモリ部
とをフォトレジスト膜９で覆い、斜めイオン注入法を用
いてロジック部のｐ型ウエル３にｐ型不純物（ホウ素）
を導入することによって、ｐ型のポケット領域１０Ｂを
形成する。
【００２１】上記の斜めイオン注入は、ゲート電極５Ｂ
の側壁とフォトレジスト膜１１の側壁とのスペース
（Ｂ）がメモリ部のそれに比べて広いため、メモリ部の
ｐ型ウエル３にｐ型不純物を導入したときのチルト角度
（θA）よりも大きいチルト角度（θB）で行う。また、
この斜めイオン注入は、メモリ部のｐ型ウエル３にｐ型
不純物を導入したときと同じく、ゲート電極５Ｂの延在
方向に平行な２方向および直交する２方向の合計４方向
から行う。
の側壁とフォトレジスト膜１１の側壁とのスペース
（Ｂ）がメモリ部のそれに比べて広いため、メモリ部の
ｐ型ウエル３にｐ型不純物を導入したときのチルト角度
（θA）よりも大きいチルト角度（θB）で行う。また、
この斜めイオン注入は、メモリ部のｐ型ウエル３にｐ型
不純物を導入したときと同じく、ゲート電極５Ｂの延在
方向に平行な２方向および直交する２方向の合計４方向
から行う。
【００２２】このように、本実施形態では、メモリ部の
ｐ型ウエル３にポケット領域１０Ａを形成するためのイ
オン注入と、ロジック部のｐ型ウエル３にポケット領域
１０Ｂを形成するためのイオン注入とを別工程で行う。
これにより、ロジック部のｐ型ウエル３に斜めイオン注
入法を用いて不純物をイオン注入する際のチルト角度
（θB）がメモリ部のレイアウトによって制約されるこ
とがないので、チルト角度（θB）を大きくすることに
よって、より少ないドーズ量で所望の短チャネル特性を
実現することが可能となる。
ｐ型ウエル３にポケット領域１０Ａを形成するためのイ
オン注入と、ロジック部のｐ型ウエル３にポケット領域
１０Ｂを形成するためのイオン注入とを別工程で行う。
これにより、ロジック部のｐ型ウエル３に斜めイオン注
入法を用いて不純物をイオン注入する際のチルト角度
（θB）がメモリ部のレイアウトによって制約されるこ
とがないので、チルト角度（θB）を大きくすることに
よって、より少ないドーズ量で所望の短チャネル特性を
実現することが可能となる。
【００２３】次に、図７に示すように、ゲート電極５
Ａ、５Ｂの側壁にサイドウォールスペーサ１２を形成し
た後、図示しないｐチャネル型ＭＩＳＦＥＴ形成領域を
フォトレジスト膜１３で覆い、イオン注入法を用いてメ
モリ部およびロジック部のそれぞれのｐ型ウエル３にｎ
型不純物（ヒ素）を導入することによって、高不純物濃
度のｎ+型半導体領域（ソース、ドレイン）１４を形成
する。サイドウォールスペーサ１２は、例えば基板１上
にＣＶＤ法で窒化シリコン膜を堆積した後、この窒化シ
リコン膜を異方性エッチングでパターニングすることに
よって形成する。
Ａ、５Ｂの側壁にサイドウォールスペーサ１２を形成し
た後、図示しないｐチャネル型ＭＩＳＦＥＴ形成領域を
フォトレジスト膜１３で覆い、イオン注入法を用いてメ
モリ部およびロジック部のそれぞれのｐ型ウエル３にｎ
型不純物（ヒ素）を導入することによって、高不純物濃
度のｎ+型半導体領域（ソース、ドレイン）１４を形成
する。サイドウォールスペーサ１２は、例えば基板１上
にＣＶＤ法で窒化シリコン膜を堆積した後、この窒化シ
リコン膜を異方性エッチングでパターニングすることに
よって形成する。
【００２４】ここまで工程でメモリ部にｎチャネル型Ｍ
ＩＳＦＥＴＱMが形成され、ロジック部にｎチャネル型
ＭＩＳＦＥＴＱLが形成される。その後、図８に示すよ
うに、ｎチャネル型ＭＩＳＦＥＴＱL、ＱMの上部にＣＶ
Ｄ法で酸化シリコン膜１５を堆積した後、酸化シリコン
膜１５の上部にスパッタリング法で堆積したメタル膜を
パターニングすることによって、配線１６〜２１を形成
する。
ＩＳＦＥＴＱMが形成され、ロジック部にｎチャネル型
ＭＩＳＦＥＴＱLが形成される。その後、図８に示すよ
うに、ｎチャネル型ＭＩＳＦＥＴＱL、ＱMの上部にＣＶ
Ｄ法で酸化シリコン膜１５を堆積した後、酸化シリコン
膜１５の上部にスパッタリング法で堆積したメタル膜を
パターニングすることによって、配線１６〜２１を形成
する。
【００２５】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００２６】前記実施の形態では、ゲート電極の延在方
向に平行な２方向および直交する２方向の合計４方向か
ら不純物をイオン注入した（図５参照）が、例えば図９
に示すように、ゲート電極の延在方向に対して斜め４５
度方向から不純物をイオン注入することにより、さらに
少ないドーズ量で所望の短チャネル特性を実現すること
が可能となる。
向に平行な２方向および直交する２方向の合計４方向か
ら不純物をイオン注入した（図５参照）が、例えば図９
に示すように、ゲート電極の延在方向に対して斜め４５
度方向から不純物をイオン注入することにより、さらに
少ないドーズ量で所望の短チャネル特性を実現すること
が可能となる。
【００２７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００２８】本発明によれば、ポケット領域を形成する
際のイオン注入角度（チルト角度）を最適化することが
できるので、短チャネル効果の抑制と接合リーク電流や
接合容量の抑制とを両立させることができ、ＭＩＳＦＥ
Ｔの高速動作を実現することができる。
際のイオン注入角度（チルト角度）を最適化することが
できるので、短チャネル効果の抑制と接合リーク電流や
接合容量の抑制とを両立させることができ、ＭＩＳＦＥ
Ｔの高速動作を実現することができる。
【図１】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部平面図である。
造方法を示す半導体基板の要部平面図である。
【図６】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図９】本発明の他の実施の形態であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部平面図である。
製造方法を示す半導体基板の要部平面図である。
１ 半導体基板 ２ 素子分離溝 ３ ｎ型ウエル ４ ゲート酸化膜 ５Ａ、５Ｂ ゲート電極 ６ 窒化シリコン膜 ７ フォトレジスト膜 ８ ｎ-型半導体領域７ ９ フォトレジスト膜 １０Ａ、１０Ｂ ポケット領域 １１ フォトレジスト膜 １２ サイドウォールスペーサ １３ フォトレジスト膜 １４ ｎ+型半導体領域（ソース、ドレイン） １５ 酸化シリコン膜 １６〜２１ 配線 ＱL、ＱM ｎチャネル型ＭＩＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 (72)発明者 宮本 正文 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F040 DA11 DB03 DC01 EC07 EC12 EC13 EF01 EF02 EF18 EK01 FA16 FB02 FC13 5F048 AA07 AB01 AB03 BA01 BB05 BB08 BB09 BC05 BC06 BC20 BE03 DA00 DA19 DA25 5F083 AD10 GA03 GA06 JA32 JA35 JA39 PR09 PR21 PR37 PR44 PR54 ZA06
Claims (1)
- 【請求項１】 以下の工程を含む半導体集積回路装置の
製造方法； （ａ）半導体基板の第１領域にロジック回路を構成する
複数の第１ＭＩＳＦＥＴのゲート電極を形成し、前記半
導体基板の第２領域にメモリ回路を構成する複数の第２
ＭＩＳＦＥＴのゲート電極を形成する工程、（ｂ）前記
半導体基板の前記第１領域を第１フォトレジスト膜で覆
い、斜めイオン注入法を用いて前記半導体基板の前記第
２領域に前記第２ＭＩＳＦＥＴのポケット領域を形成す
るための不純物を導入する工程、（ｃ）前記半導体基板
の前記第２領域を第２フォトレジスト膜で覆い、斜めイ
オン注入法を用いて前記半導体基板の前記第１領域に前
記第１ＭＩＳＦＥＴのポケット領域を形成するための不
純物を導入する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36360099A JP2001176984A (ja) | 1999-12-22 | 1999-12-22 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36360099A JP2001176984A (ja) | 1999-12-22 | 1999-12-22 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001176984A true JP2001176984A (ja) | 2001-06-29 |
Family
ID=18479716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36360099A Pending JP2001176984A (ja) | 1999-12-22 | 1999-12-22 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001176984A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100497036B1 (ko) * | 2001-08-24 | 2005-06-23 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 및 그 제조방법 |
| JP2007258365A (ja) * | 2006-03-22 | 2007-10-04 | Fujitsu Ltd | 半導体装置の製造方法及びレチクルパターン生成方法 |
| JP2009124011A (ja) * | 2007-11-16 | 2009-06-04 | Renesas Technology Corp | 半導体装置 |
| JP2010129980A (ja) * | 2008-12-01 | 2010-06-10 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
-
1999
- 1999-12-22 JP JP36360099A patent/JP2001176984A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100497036B1 (ko) * | 2001-08-24 | 2005-06-23 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 및 그 제조방법 |
| JP2007258365A (ja) * | 2006-03-22 | 2007-10-04 | Fujitsu Ltd | 半導体装置の製造方法及びレチクルパターン生成方法 |
| JP2009124011A (ja) * | 2007-11-16 | 2009-06-04 | Renesas Technology Corp | 半導体装置 |
| JP2010129980A (ja) * | 2008-12-01 | 2010-06-10 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
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