JP2009124011A - 半導体装置 - Google Patents
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Abstract
【解決手段】メモリセル部110を構成するMISFETのゲート長は、ロジック部200を構成するMISFETのゲート長より長く、センスアンプ部120を構成するMISFETのゲート長はメモリセル部110を構成するMISFETのゲート長より長くなるように調整されている。ここで、メモリセル部110を構成するMISFETは、ロジック部200を構成するMISFETのポケット注入領域7aに対して、不純物濃度が薄く、かつ広く分布したポケット注入領域7bを有している。一方、センスアンプ部120を構成するMISFETはポケット注入領域を有していない。
【選択図】図13
Description
本実施の形態における半導体装置は、SRAM(Static Random Access Memory)を備えたLSIである。図1は本実施の形態における半導体装置を示すブロック図、図2は図1で示すメモリマクロ部を示す回路図、図3は図1で示すロジック部を構成する素子の回路図である。
前記実施の形態1のメモリセル部およびセンスアンプ部を構成するMISFETでは、それぞれしきい値電圧調整としてチャネル注入工程によるチャネル注入領域を有する場合について説明した。本実施の形態では、チャネル注入工程を適用せずにメモリセル部およびセンスアンプ部を構成するMISFETについて説明する。なお、その他の構造、製造方法について前記実施の形態1と同様である。
1S 半導体基板
2 素子分離溝
3a、3b、3c チャネル注入領域
4a、4b、4c ゲート絶縁膜
5a、5b、5c ゲート電極
6a、6b、6c エクステンション領域
7a、7b、7c ポケット注入領域
8 サイドウォール
9a、9b、9c ソース・ドレイン領域
10 シリサイド膜
100 メモリマクロ部
110 メモリセル部
120 センスアンプ部
130a、130b イコライズ回路部
140 Y選択スイッチ部
200 ロジック部
300 I/O部
MC メモリセル
PM1、PM2、PM3、PM4 マスク
Claims (7)
- 半導体基板の主面に設けられている第1MISFETおよび第2MISFETを備えた半導体装置であって、
前記第1MISFETは、
前記半導体基板上に第1ゲート絶縁膜を介して設けられている第1ゲート電極と、
前記第1ゲート電極の両側壁側下の前記半導体基板に設けられている第1導電型の一対の第1エクステンション領域と、
前記第1ゲート電極の両側壁側下の前記半導体基板に設けられ、前記第1ゲート電極から前記第1エクステンション領域より離れている前記第1導電型の一対の第1ソース・ドレイン領域と、
前記第1ゲート電極の両側壁側下の前記半導体基板に設けられ、前記第1エクステンション領域を覆うように前記第1ソース・ドレイン領域に接している前記第1導電型とは逆の第2導電型の一対の第1ポケット注入領域とを有し、
前記第2MISFETは、
前記半導体基板上に前記第1ゲート絶縁膜と同じ膜厚の第2ゲート絶縁膜を介して設けられている第2ゲート電極と、
前記第2ゲート電極の両側壁側下の前記半導体基板に設けられている前記第1導電型の一対の第2エクステンション領域と、
前記第2ゲート電極の両側壁側下の前記半導体基板に設けられ、前記第2ゲート電極から前記第2エクステンション領域より離れている前記第1導電型の一対の第2ソース・ドレイン領域と、
前記第2ゲート電極の両側壁側下の前記半導体基板に設けられ、前記第2エクステンション領域を覆うように前記第2ソース・ドレイン領域に接している前記第2導電型の一対の第2ポケット注入領域とを有し、
前記第2ポケット注入領域は、前記第1ポケット注入領域に対して、不純物濃度が薄く、かつ広く分布していることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第2MISFETのゲート長が、前記第1MISFETのゲート長より長いことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1MISFETは、ロジック回路を構成し、
前記第2MISFETは、メモリセルを構成することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記半導体基板上に前記第1ゲート絶縁膜と同じ膜厚の第3ゲート絶縁膜を介して設けられている第3ゲート電極と、
前記第3ゲート電極の両側壁側下の前記半導体基板に設けられている前記第1導電型の一対の第3エクステンション領域と、
前記第3ゲート電極の両側壁側下の前記半導体基板に設けられ、前記第3ゲート電極から前記第3エクステンション領域より離れている前記第1導電型の一対の第3ソース・ドレイン領域とを有する第3MISFETを備え、
前記第3MISFETのゲート長が、前記第2MISFETのゲート長より長いことを特徴とする半導体装置。 - 請求項4記載の半導体装置において、
前記第1MISFETは、ロジック回路を構成し、
前記第2MISFETは、メモリマクロのメモリセルを構成し、
前記第3MISFETは、前記メモリマクロのセンスアンプを構成することを特徴とする半導体装置。 - 請求項4記載の半導体装置において、
前記第3MISFETは、前記第3ゲート電極の両側壁側下の前記半導体基板に設けられ、前記第3エクステンション領域を覆うように前記第3ソース・ドレイン領域に接している前記第2導電型の一対の第3ポケット注入領域を有し、
前記第1MISFETは、前記一対の第1エクステンション領域の間であって前記第1ゲート電極下の前記半導体基板に設けられている前記第2導電型のチャネル注入領域を有し、
前記第3ポケット注入領域の不純物濃度および前記半導体基板の主面からの深さは、それぞれ前記第2ポケット注入領域の不純物濃度および前記半導体基板の主面からの深さと同じであり、
前記第2ゲート電極下の前記半導体基板には前記一対の第2ポケット注入領域の一部が互いに重なって設けられていることを特徴とする半導体装置。 - 請求項6記載の半導体装置において、
前記第1MISFETは、ロジック回路を構成し、
前記第2MISFETは、メモリマクロのメモリセルを構成し、
前記第3MISFETは、前記メモリマクロのセンスアンプを構成することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007297844A JP2009124011A (ja) | 2007-11-16 | 2007-11-16 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007297844A JP2009124011A (ja) | 2007-11-16 | 2007-11-16 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
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JP2009124011A true JP2009124011A (ja) | 2009-06-04 |
Family
ID=40815830
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2007297844A Pending JP2009124011A (ja) | 2007-11-16 | 2007-11-16 | 半導体装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2009124011A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009164377A (ja) * | 2008-01-08 | 2009-07-23 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
JP2018526831A (ja) * | 2015-09-03 | 2018-09-13 | 日本テキサス・インスツルメンツ株式会社 | マルチ閾値PMOSトランジスタのための埋め込みSiGeプロセス |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001176984A (ja) * | 1999-12-22 | 2001-06-29 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
2007
- 2007-11-16 JP JP2007297844A patent/JP2009124011A/ja active Pending
Patent Citations (1)
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JP2018526831A (ja) * | 2015-09-03 | 2018-09-13 | 日本テキサス・インスツルメンツ株式会社 | マルチ閾値PMOSトランジスタのための埋め込みSiGeプロセス |
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