KR20010060718A - 게이트 전극 사이의 상호 확산을 방지하기 위한 ｃｍｏｓ트랜지스터 제조 방법 - Google Patents

게이트 전극 사이의 상호 확산을 방지하기 위한 ｃｍｏｓ트랜지스터 제조 방법 Download PDF

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Abstract

본 발명은 SRAM 소자의 제조 방법에 있어서, PMOS 트랜지스터와 NMOS 트랜지스터의 게이트 전극 사이의 상호 확산을 방지할 수 있는 CMOS 트랜지스터의 제조방법에 관한 것이다.
본 발명의 CMOS 트랜지스터 제조 방법은 NMOS 영역과 PMOS 영역이 한정된 반도체 기판에 게이트 절연막과 불순물이 도핑되지 않은 폴리 실리콘막을 소정 두께로 형성하는 단계와, NMOS 영역의 폴리 실리콘막과 PMOS 영역의 폴리 실리콘막에 고농도 불순물 이온을 선택적으로 주입하여 N 형 폴리 실리콘막과, P 형 폴리 실리콘막을 형성하는 단계와, 상기 N 형 및 P 형 폴리 실리콘막 상에 확산 방지용 폴리 실리콘막, 텅스텐 실리사이드막, 및 난반사 방지막을 차례로 형성하는 단계와, 게이트 전극이 형성될 부분을 제외한 나머지 부분의 난반사 방지막, 및 텅스텐 실리사이드막을 제거하는 선패터닝 단계와, LDD 마스크를 이용하여 남아있는 확산 방지용 폴리 실리콘막, N 형 폴리 실리콘막, 및 P 형 폴리 실리콘막을 제거하여 NMOS 게이트 전극과 PMOS 게이트 전극을 형성하고, 저농도 불순물을 이온 주입하여 저농도 소오스/드레인 영역을 형성하는 LDD 단계와, 상기 NMOS 및 PMOS 게이트 전극 상에 하드 마스크막 및 스페이서를 형성하고 고농도 불순물을 이온 주입하여 고농도 소오스/드레인 영역을 형성하는 단계를 포함한다.

Description

게이트 전극 사이의 상호 확산을 방지하기 위한 ＣＭＯＳ 트랜지스터 제조 방법{METHOD OF FABRICATING CMOS TRANSISTOR FOR PROTECTING INTERDIFFUSION BETWEEN GATE ELECTRODES OF THAT}
본 발명은 SRAM(Static Random Access Memory) 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 게이트 전극 사이의 상호 확산(Interdiffusion)을 방지할 수 있는 CMOS 트랜지스터(Complementary Metal Oxide Semiconductor Transistor)의 제조 방법에 관한 것이다.
반도체의 메모리 소자로는 2 가지의 기본적인 MOS RAM의 구조가 있는데, DRAM(Dynamic RAM)과 SRAM이다. DRAM의 경우는 비트 데이터를 커패시터(Capacitor)에 저장하는데 비해, SRAM은 플립 플롭(Flip Flop)의 구조를 사용한다.
상기의 SRAM 셀은 2 개의 풀-다운(Pull-down) 소자인 구동 트랜지스터(Drive Transistor)와, 2 개의 억세스(Access) 트랜지스터 및 2 개의 풀-업(Pull-up) 소자로 구성된다.
SRAM 셀은 풀-업 소자의 구성에 따라 완전 CMOS 형과, 고부하 저항(High Load Resistor: HLR) 형, 박막 트랜지스터(TFT; Thin Film Transistor) 형의 3 가지 구조로 분류된다. 완전 CMOS 형은 P 채널 벌크 MOSFET(P-channel bulk Metal Oxide Semiconductor Field Effect Transistor)이 풀-업 소자로 사용되고, 고부하 저항형은 높은 저항 값을 갖는 폴리 실리콘 층이 풀-업 소자로 사용되며, 박막 트랜지스터형은 P 채널 폴리 실리콘 박막 트랜지스터가 풀-업 소자로 사용된다.
상기와 같은 완전 CMOS 형 SRAM은 고부하 저항 SRAM과, 박막 트랜지스터SRAM 들과 비교할 때, 저전원에서 보다 낮은 스탠 바이 전류(Stand-by Current), 보다 높은 고속 동작, 보다 높은 동작의 안정도, 및 보다 높은 알파 입자 내구성 등의 여러 이점들을 갖는다. 따라서, 개인용 컴퓨터의 캐쉬(Cache) 메모리, 직접 억세스 저장 장치들의 비휘발성 버퍼(Buffer) 메모리, 로직 LSI(Logic Large Scale Integration), 및 마이크로 프로세서(Microprocessor)의 저장 장치 등의 분야에 널리 사용된다. 그러나, 상기와 같은 완전 CMOS SRAM은 집적도가 높은 고밀도 SRAM을 실현하기 위하여 메모리 셀의 면적이 너무 넓다는 문제점을 갖는다.
여기서, 도 1a 내지 도 1e를 참조하여, 완전 CM0S형 SRAM 소자에 있어서, CMOS 트랜지스터의 제조 방법을 설명한다.
먼저, 도 1a에 도시된 바와 같이, NMOS 영역과 PMOS 영역이 한정된 반도체 기판(10) 상에 소자 간의 분리를 위한 얕은 트렌치 형태의 필드 산화막(11)을 형성한 다음, 반도체 기판(10) 상부에 게이트 절연막(12)과, 불순물이 도핑되지 않은 폴리 실리콘막(13)을 소정 두께로 증착한다.
그리고 나서, 도 1b에 도시된 바와 같이, NMOS 영역의 폴리 실리콘막(13)에 선택적으로 고농도 N 형 불순물을 이온 주입하여, N 형 폴리 실리콘막(13A)을 형성한다. 그리고, PMOS 영역의 폴리 실리콘막(13)에도 선택적으로 고농도 P 형 불순물을 이온 주입하여, P 형 폴리 실리콘막(13B)을 형성한다.
그 후에, 도 1c와 같이, 폴리 실리콘막(13) 상에 텅스텐 실리사이드막(WSix: 14) 및 난반사 방지막(Anti Reflection Coating: ARC: 15)을 형성한다.
그 다음, 도 1d에서와 같이, 난반사 방지막(15), 텅스텐 실리사이드막(14),N 형 및 P 형 폴리 실리콘막(13A, 13B)을 소정 형태로 패터닝하여, NMOS의 게이트 전극 및 PMOS의 게이트 전극을 형성한다.
그 후, 도 1e에 도시된 바와 같이, NMOS 게이트 전극 및 PMOS 게이트 전극 상부에 하드 마스크막(17)을 형성하고, NMOS 영역 및 PMOS 영역에 선택적으로 저농도 불순물(18)을 이온 주입하여, 저농도 소오스/드레인 영역을 형성한다. 그리고,도면에는 도시되지 않았지만 NM0S 게이트 전극과 PMOS 게이트 전극의 측면에 스페이서를 형성하고, 고농도 불순물을 이온 주입하여 고농도 소오스/드레인 영역을 형성한다.
상기와 같은 종래의 CM0S 트랜지스터의 제조 방법을 사용하는 경우에는 다음과 같은 문제점이 있다.
첫 째, N 형의 불순물 및 P 형의 불순물이 각각 주입된 N 형 폴리 실리콘막(13A) 및 P 형 폴리 실리콘막(13B)을 패터닝하여 PMOS 게이트 전극, 및 NMOS 게이트 전극을 형성하는 경우에는 상기 N 형 폴리 실리콘막(13A)과 P 형 폴리실리콘막(13B)을 동시에 식각하게 되는데, 일반적으로 폴리 실리콘막은 불순물의 첨가량 및 첨가되는 불순물의 종류에 따라, 그 식각 속도가 변화된다.
그러므로, 종래와 같이, N 형의 불순물 및 P 형의 불순물이 각각 주입된 N형 폴리 실리콘막(13A) 및 P 형 폴리 실리콘막(13B)을 단일의 식각 가스 또는 용액에 의하여 한 번에 식각하게 되면, N 형 폴리 실리콘막(13A)과 P 형 폴리 실리콘막(13B)의 식각 속도에 차이가 생겨, 식각이 균일하게 이루어지지 않는다.
즉, 도 1d에 도시된 바와 같이, P 형의 폴리 실리콘막(13B)이 N 형의 폴리 실리콘막(13A)에 비하여 식각 속도가 상대적으로 느려서, 폴리 실리콘막의 식각 정지점을 게이트 절연막(12)의 표면이 노출될 때로 정하게 되면, N 형의 폴리 실리콘막(13A)은 원하는 형태로 완전하게 패터닝되는 반면, P 형의 폴리 실리콘막(13B)은 PMOS 영역에 찌꺼기(16)가 잔류하게 된다. 이에 따라, P 형 폴리 실리콘막(13B)이 완전히 패터닝될 때까지 식각 공정을 진행하면, N 형 폴리 실리콘막(13A)의 지나치게 식각되어 손상을 입게 된다.
이는 도 2 및 도 3의 사진으로도 보다 자세히 알 수 있다. 도 2는 NMOS 영역이 과도하게 식각되어 액티브 영역이 손상을 입은 경우를 나타내는 사진이고, 도 3은 PMOS 영역의 P 형 폴리 실리콘막이 완전히 제거되지 않아서, PMOS 영역에 찌꺼기(16)가 남아 있는 경우의 사진을 나타낸 것이다.
이와 같이, PMOS 영역에 P 형 폴리 실리콘막 찌꺼기(16)가 남게 되면, 이 찌꺼기가 브릿지로 작용하게 되어, 소자 특성을 열화시킨다.
둘 째는, 비록 N 형 폴리 실리콘막(13A)과 P 형 폴리 실리콘막(13B)이 완전히 제거되어 NMOS 게이트 전극과 PMOS 게이트 전극이 제대로 형성된다 하더라도 NMOS 게이트 전극과, PMOS 게이트 전극이 접촉된 부분에서 폴리 실리콘막 상부의 텅스텐 실리사이드막(14a)을 통하여 불순물 이온이 확산되어 CMOS 트랜지스터의 문턱 전압을 변화시키는 요인으로 작용한다.
즉, - 0.7 볼트의 문턱 전압을 가지도록 PMOS 트랜지스터를 형성하는 경우에 도, 도 1e에 도시된 바와 같이, N 형 폴리 실리콘막(13Aa)에서 불순물 이온이 텅스텐 실리사이드막(14a)을 따라 인접한 P 형 폴리 실리콘막(13Ba)으로 확산(20)됨으로써 전위가 상승하여 0 볼트에 가까운 문턱 전압이 나타나는 경우가 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, PMOS 트랜지스터와 NMOS 트랜지스터 사이의 상호 확산을 방지하고, 게이트 전극 형성 과정에서 PMOS 영역에 찌꺼기가 남지 않도록 함으로써 전기적 특성을 개선시킬 수 있는 CMOS트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 CMOS 트랜지스터 제조 방법을 나타내기 위한 각 공정별 단면도,
도 2는 종래의 CMOS 트랜지스터 제조 방법에 있어서, NMOS 영역이 과도하게 식각된 경우를 나타내는 사진,
도 3은 종래의 CMOS 트랜지스터의 제조 방법에 있어서, PMOS 영역에 찌꺼기가 남은 경우를 나타내는 사진,
도 4a 내지 도 4f는 본 발명의 실시예에 따른 CMOS 트랜지스터의 제조 방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 명칭)
40: 반도체 기판 41: 필드 산화막
42: 게이트 절연막 43: 도핑되지 않은 폴리 실리콘막
44: 확산 방지용 폴리 실리콘막 45: 텅스텐 실리사이드막
46: 난반사 방지막 47: 저농도 불순물 이온
48: 하드 마스크막
상기한 목적을 달성하기 위하여, 본 발명의 CMOS 트랜지스터 제조 방법은 NMOS 영역과 PMOS 영역이 한정된 반도체 기판에 필드 산화막을 형성한 후에 게이트 절연막과 불순물이 도핑되지 않은 폴리 실리콘막을 소정 두께로 형성하는 단계와, NMOS 영역의 폴리 실리콘막과 PMOS 영역의 폴리 실리콘막에 고농도 불순물 이온을 선택적으로 주입하여 N 형 폴리 실리콘막과, P 형 폴리 실리콘막을 형성하는 단계와, 상기 N 형 및 P 형 폴리 실리콘막 상에 확산 방지용 폴리 실리콘막, 텅스텐 실리사이드막, 및 난반사 방지막을 차례로 형성하는 단계와, 게이트 전극이 형성될 부분을 제외한 부분의 난반사 방지막, 및 텅스텐 실리사이드막을 제거하는 선패터닝 단계와, LDD 마스크를 이용하여 남아있는 확산 방지용 폴리 실리콘막, N 형 폴리 실리콘막, 및 P 형 폴리 실리콘막을 제거하고, 저농도 불순물을 이온 주입하여 저농도 소오스/드레인 영역을 형성하는 LDD 단계와, NMOS 및 PMOS 게이트 전극 상에 하드 마스크막 및 스페이서를 형성하고 고농도 불순물을 이온 주입하여 고농도 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 불순물이 도핑되지 않은 폴리 실리콘막은 500 내지 1,500 Å의 두께로형성하는 것을 특징으로 한다.
상기 확산 방지용 폴리 실리콘막은 N 형 불순물이 도핑된 폴리 실리콘막을 500 내지 1,500 Å의 두께로 형성하는 것을 특징으로 한다.
상기 선패터닝 단계는 확산 방지용 폴리 실리콘막의 일부분 또는 전부를 함께 제거하는 것을 특징으로 한다.
상기 LDD 단계는 NMOS 영역에 남아있는 폴리 실리콘막을 제거하고, 저농도 불순물을 이온 주입하여 저농도 NMOS 소오스/드레인 영역을 형성하는 제 1 LDD 단계와, PMOS 영역에 남아있는 폴리 실리콘막을 제거하고, 저농도 불순물을 이온 주입하여 저농도 PMOS 소오스/드레인 영역을 형성하는 제 2 저농도 LDD 단계를 포함하는 것을 특징으로 한다.
상기 제 1 LDD 단계는 NMOS 영역이 노출된 LDD 마스크를 이용하여 NMOS 영역에 남아있는 확산 방지용 폴리 실리콘막 또는 N 형 폴리 실리콘막을 제거하여 NMOS 게이트 전극을 형성하는 단계와, 상기 LDD 마스크를 통하여 저농도 불순물을 이온 주입하여 저농도 NMOS 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제 2 LDD 단계는 PMOS 영역이 노출된 LDD 마스크를 이용하여 PMOS 영역에 남아있는 확산 방지용 폴리 실리콘막 또는 P 형 폴리 실리콘막을 제거하여 NMOS 게이트 전극을 형성하는 단계와, 상기 LDD 마스크를 통하여 저농도 불순물을 이온주입하여 저농도 PMOS 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
본 발명은 NMOS 게이트 전극과 PMOS 게이트 전극 사이의 상호 확산을 방지하기 위하여 P 형 폴리 실리콘막 및 N 형 폴리 실리콘막 상부에 도핑된 폴리 실리콘막을 형성한다.
또한, 본 발명은 LDD 마스크를 이용하여 PMOS 게이트 전극과 NMOS 게이트 전극을 따로 패터닝 함으로써 PMOS 게이트 전극에 찌꺼기가 남는 것을 방지한다.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 CMOS 트랜지스터의 제조 방법을 설명하기 위한 각 공정별 단면도를 도시한 것이다.
먼저, 도 4a를 참조하면, 본 발명의 CMOS 트랜지스터 제조 방법은 NMOS 영역과 PMOS 영역이 한정된 반도체 기판(40)에 소자 간의 분리를 위한 필드 산화막(41)을 형성하고, 상기 반도체 기판(40) 상에 게이트 절연막(42)과 불순물이 도핑되지않은 폴리 실리콘막(43)을 차례로 형성한다. 상기 도 4a에서는 얕은 트렌치(Shallow Trench Isolation: STI) 형태의 필드 산화막(41)이 형성된 경우를 도시하였다. 이 때, 불순물이 도핑되지 않은 폴리 실리콘막(43)은 500 내지 1,500Å의 두께로 형성한다.
그런 다음, 도 4b에 도시된 바와 같이, NMOS 영역의 폴리 실리콘막(43)에 선택적으로 고농도 N 형 불순물을 이온 주입하여, N 형 폴리 실리콘막(43A)을 형성하고, PMOS 영역의 폴리 실리콘막(43)에도 선택적으로 고농도 P 형 불순물을 이온 주입하여, P 형 폴리 실리콘막(43B)을 차례로 형성한다.
그 후에, 도 4c에 도시된 바와 같이, 폴리 실리콘막(43) 상에 확산 방지용 폴리 실리콘막(44), 텅스텐 실리사이드막(45) 및 난반사 방지막(46)을 차례로 형성한다. 상기 확산 방지용 폴리 실리콘막(44)은 NMOS 게이트 전극과 PMOS 게이트 전극 사이의 불순물 확산을 방지하기 위한 것으로, 불순물이 도핑된 N 형 폴리 실리콘막을 사용하여 500 내지 1,500 Å의 두께로 형성한다.
그 다음, 도 4d에 도시된 바와 같이, 난반사 방지막(46), 텅스텐 실리사이드막(45)을 일정 부분 식각하여 소정 형태로 패터닝한다. 이 때, 상기 식각 과정에서 확산 방지용 폴리 실리콘막(45)은 일정 부분 제거될 수도 있는데, 남게 되는 부분은 하부의 N 형 폴리 실리콘막(43A) 및 P 형 폴리 실리콘막(43B)을 제거할 때 함께 제거된다.
그리고 나서, 도 4e에 도시된 바와 같이, 남아있는 확산 방지용 폴리 실리콘막(45), N 형 폴리 실리콘막(43A), 및 P 형 폴리 실리콘막(43B)을 패터닝하여, NMOS의 게이트 전극 및 PMOS의 게이트 전극을 형성한다. 여기에서, LDD 마스크를 사용하여 NMOS 게이트 전극과 PMOS 게이트 전극을 각각 따로 형성함으로써, PM0S 영역에 찌꺼기가 남는 것을 방지한다. 또한, NMOS 게이트 전극과 PMOS 게이트 전극을 형성하는 과정에서 저농도의 소오스/드레인 영역을 형성하는 공정을 함께 진행한다.
즉, NMOS 영역이 노출되도록 LDD 마스크를 형성하고, 남아있는 확산 방지용 폴리 실리콘막(44a) 및 N 형 폴리 실리콘막(43A)을 제거한다. 그런 다음, LDD 마스크를 제거하지 않고, 저농도 불순물(47)을 이온 주입하여 소오스/드레인 영역을 연속적으로 형성한다. PMOS 영역도 이와 마찬가지로, PMOS 영역이 노출되도록 LDD 마스크를 형성하고, PMOS 영역에 남아있는 확산 방지용 폴리 실리콘막(44a)과, P 형 폴리 실리콘막(43B)을 제거한 후에, LDD 마스크를 이용하여 저농도 불순물(47)을 이온 주입하여 저농도 소오스/드레인 영역을 연속적으로 형성한다. 상기의 과정에서 텅스텐 실리사이드막(45a) 상에 남아있는 난반사 방지막(46a)에 의하여 NMOS 게이트 전극이나 PMOS 게이트 전극이 식각되지 않는다.
이와 같이, PMOS 게이트 전극과 NMOS 게이트 전극을 각각 따로 패터닝 함으로써, N 형 폴리 실리콘막에 비하여 상대적으로 식각 속도가 느린 P 형 폴리 실리콘막이 PMOS 영역에 일부 남게되는 현상을 방지할 수 있다.
이어서, 도 4f에 도시된 바와 같이, NMOS 게이트 전극과 PMOS 게이트 전극 상에 하드 마스크막(48) 및 스페이서(도시되지 않음)를 형성하고, 고농도 불순물을 이온 주입하여 고농도 소오스/드레인 영역을 형성한다.
상기에서는 완전 CMOS 형 SRAM 소자의 제조 공정을 예로 들어 설명하였지만, 본 발명은 그 이외의 모든 반도체 제조 공정에 적용될 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명의 CM0S 트랜지스터 제조 방법에 따르면, NMOS 게이트 전극과 PMOS 게이트 전극 사이의 불순물 확산을 방지함으로써 CMOS 트랜지스터의 문턱 전압을 안정적으로 유지하고, 전기적 특성을 향상시킬 수 있다.
또한, LDD 마스크를 이용하여 PMOS 게이트 전극과 NMOS 게이트 전극을 따로 패터닝하여, 게이트 전극 형성 과정에서 PMOS 영역에 찌꺼기가 남지 않도록 함으로써 소자 특성을 열화를 방지하고, 게이트 전극의 패턴 정밀도를 향상시킬 수 있다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (8)

  1. NMOS 영역과 PMOS 영역이 한정된 반도체 기판에 필드 산화막을 형성한 후에 게이트 절연막과 불순물이 도핑되지 않은 폴리 실리콘막을 소정 두께로 형성하는 단계;
    NMOS 영역의 폴리 실리콘막과 PMOS 영역의 폴리 실리콘막에 고농도 불순물 이온을 선택적으로 주입하여 N 형 폴리 실리콘막과, P 형 폴리 실리콘막을 형성하는 단계;
    상기 N 형 및 P 형 폴리 실리콘막 상에 확산 방지용 폴리 실리콘막, 텅스텐 실리사이드막, 및 난반사 방지막을 차례로 형성하는 단계;
    게이트 전극이 형성될 부분을 제외한 나머지 부분의 난반사 방지막, 및 텅스텐 실리사이드막을 제거하는 선패터닝 단계;
    LDD 마스크를 이용하여 남아있는 확산 방지용 폴리 실리콘막, N 형 폴리 실리콘막, 및 P 형 폴리 실리콘막을 제거하여 NMOS 게이트 전극과 PMOS 게이트 전극을 형성하고, 저농도 불순물을 이온 주입하여 저농도 소오스/드레인 영역을 형성하는 LDD 단계; 및
    상기 NMOS 및 PMOS 게이트 전극 상에 하드 마스크막 및 스페이서를 형성하고 고농도 불순물을 이온 주입하여 고농도 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서, 상기 불순물이 도핑되지 않은 폴리 실리콘막은
    500 내지 1,500 Å의 두께로 형성하는 것을 특징으로 하는 CM0S 트랜지스터의 제조 방법.
  3. 제 1 항에 있어서, 상기 확산 방지용 폴리 실리콘막은
    N 형 불순물이 도핑된 폴리 실리콘막인 것을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
  4. 제 3 항에 있어서, 상기 확산 방지용 폴리 실리콘막은
    500 내지 1,500 Å의 두께로 형성하는 것을 특징으로 하는 CM0S 트랜지스터의 제조 방법.
  5. 제 1 항에 있어서, 상기 선패터닝 단계는
    확산 방지용 폴리 실리콘막의 일부분 또는 전부를 함께 제거하는 것을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
  6. 제 1 항에 있어서, 상기 저농도 소오스/드레인 영역을 형성하는 단계는
    NMOS 게이트 전극을 형성한 후에, 저농도 NMOS 소오스/드레인 영역을 형성하는 제 1 LDD 단계와,
    PMOS 게이트 전극을 형성한 후에, 저농도 PMOS 소오스/드레인 영역을 형성하는 제 2 LDD 단계를 포함하는 것을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
  7. 제 6 항에 있어서, 상기 제 1 LDD 단계는
    NMOS 영역이 노출된 LDD 마스크를 이용하여 NMOS 영역에 남아있는 확산 방지용 폴리 실리콘막 또는 N 형 폴리 실리콘막을 제거하여 NMOS 게이트 전극을 형성하는 단계와,
    상기 LDD 마스크를 통하여 저농도 불순물을 이온 주입하여 저농도 NMOS 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
  8. 제 6 항에 있어서, 상기 제 2 LDD 단계는
    PMOS 영역이 노출된 LDD 마스크를 이용하여 PMOS 영역에 남아있는 확산 방지용 폴리 실리콘막 또는 P 형 폴리 실리콘막을 제거하여 NMOS 게이트 전극을 형성하는 단계와,
    상기 LDD 마스크를 통하여 저농도 불순물을 이온 주입하여 저농도 PMOS 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
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* Cited by examiner, † Cited by third party
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RU2758413C1 (ru) * 2021-02-08 2021-10-28 Российская Федерация, от имени которой выступает Государственная корпорация по атомной энергии "Росатом" Способ изготовления транзистора с зависимым контактом к подложке

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