KR100321158B1 - 게이트 전극 사이의 불순물 확산을 감소시키기 위한ｓｒａｍ 소자의 제조 방법 - Google Patents

게이트 전극 사이의 불순물 확산을 감소시키기 위한ｓｒａｍ 소자의 제조 방법 Download PDF

Info

Publication number
KR100321158B1
KR100321158B1 KR1019990062605A KR19990062605A KR100321158B1 KR 100321158 B1 KR100321158 B1 KR 100321158B1 KR 1019990062605 A KR1019990062605 A KR 1019990062605A KR 19990062605 A KR19990062605 A KR 19990062605A KR 100321158 B1 KR100321158 B1 KR 100321158B1
Authority
KR
South Korea
Prior art keywords
gate electrode
polysilicon film
pmos
nmos
film
Prior art date
Application number
KR1019990062605A
Other languages
English (en)
Other versions
KR20010058350A (ko
Inventor
장현수
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990062605A priority Critical patent/KR100321158B1/ko
Publication of KR20010058350A publication Critical patent/KR20010058350A/ko
Application granted granted Critical
Publication of KR100321158B1 publication Critical patent/KR100321158B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 SRAM 소자의 제조 방법에 있어서, PMOS 트랜지스터와 NMOS 트랜지스터의 게이트 전극 사이에 불순물이 확산되는 것을 방지하기 위한 CMOS형 SRAM 소자의 제조 방법에 관한 것이다.
본 발명의 SRAM 소자의 제조 방법은 NMOS 영역과 PMOS 영역이 한정된 반도체 기판 상에 게이트 절연막과, 불순물이 도핑되지 않은 폴리 실리콘막을 형성하는 단계와, NMOS 영역의 폴리 실리콘막과 PMOS 영역의 폴리 실리콘막에 각각 선택적으로 고농도 N 형 불순물 및 P 형 불순물을 이온 주입하여, N 형 폴리 실리콘막과, P 형 폴리 실리콘막을 형성하는 단계와, 상기 N 형 폴리 실리콘막과, P 형 폴리 실리콘막을 소정 형태로 패터닝하여 NMOS 게이트 전극과 PMOS 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 덮이도록 반도체 기판에 층간 절연막 및 평탄화막을 증착하고, 리소그라피 공정을 통하여 NMOS 게이트 전극과, PMOS 게이트 전극의 경계 부분이 노출되도록 콘택홀을 형성하는 단계와, 상기 콘택홀 내부의 NMOS 게이트 전극과 PMOS 게이트 전극에 각각 고농도 불순물 이온을 주입하여 저항성 접합층을 형성하는 단계와, 상기 콘택홀에 매립되도록 금속 플러그를 형성하는 단계를 포함한다.

Description

게이트 전극 사이의 불순물 확산을 감소시키기 위한 ＳＲＡＭ 소자의 제조 방법{METHOD OF FABRICATING SRAM DEVICE FOR DIMINISHING IMPURITY INTERDIFFUSION BETWEEN GATE ELECTRODES OF THAT}
본 발명은 SRAM(Static Random Access Memory) 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 게이트 전극 사이의 불순물 확산을 감소시킬 수 있는 CMOS(Complementary Metal Oxide Semiconductor)형 SRAM 소자의 제조 방법에 관한 것이다.
반도체의 메모리 소자로는 2 가지의 기본적인 MOS RAM의 구조가 있는데, DRAM(Dynamic RAM)과 SRAM이다. DRAM의 경우는 비트 데이터를 커패시터(Capacitor)에 저장하는데 비해, SRAM은 플립 플롭(Flip Flop)의 구조를 사용한다.
상기의 SRAM 셀은 2 개의 풀-다운(Pull-down) 소자인 구동 트랜지스터(Drive Transistor)와, 2 개의 억세스(Access) 트랜지스터 및 2 개의 풀-업(Pull-up) 소자로 구성되는데, 풀-업 소자의 구성에 따라 완전 CMOS 형과, 고부하 저항(High Load Resistor: HLR) 형, 박막 트랜지스터(TFT; Thin Film Transistor) 형의 3 가지 구조로 분류된다. 완전 CMOS 형은 P 채널 벌크 MOSFET(P-channel bulk Metal Oxide Semiconductor Field Effect Transistor)이 풀-업 소자로 사용되고, 고부하 저항형은 높은 저항 값을 갖는 폴리 실리콘 층이 풀-업 소자로 사용되며, 박막 트랜지스터형은 P 채널 폴리 실리콘 박막 트랜지스터가 풀-업 소자로 사용된다.
상기와 같은 완전 CMOS 형 SRAM은 고부하 저항 SRAM과, 박막 트랜지스터 SRAM 들과 비교할 때, 저전원에서 보다 낮은 스탠 바이 전류(Stand-by Current),보다 높은 고속 동작, 보다 높은 동작의 안정도, 및 보다 높은 알파 입자 내구성 등의 여러 이점들을 갖는다. 따라서, 개인용 컴퓨터의 캐쉬(Cache) 메모리, 직접 억세스 저장 장치들의 비휘발성 버퍼(Buffer) 메모리, 로직 LSI(Logic Large Scale Integration), 및 마이크로 프로세서(Microprocessor)의 저장 장치 등의 분야에 널리 사용된다. 그러나, 상기와 같은 완전 CMOS SRAM은 집적도가 높은 고밀도 SRAM을 실현하기 위하여 메모리 셀의 면적이 너무 넓다는 문제점을 갖는다.
여기에서, 도 1a 내지 도 1d를 참조하여, 종래의 완전 CMOS형 SRAM 소자의 제조 방법을 설명한다.
먼저, 도 1a에 도시된 바와 같이, NMOS 영역과 PMOS 영역이 한정된 반도체 기판(10) 상에 게이트 절연막(11)과, 불순물이 도핑되지 않은 폴리 실리콘막(12)을 소정 두께로 증착한다.
그리고 나서, 도 1b에 도시된 바와 같이, NMOS 영역의 폴리 실리콘막(12)에 선택적으로 고농도 N 형 불순물을 이온 주입하여, N 형 폴리 실리콘막(12A)을 형성한다. 그리고, PMOS 영역의 폴리 실리콘막(12)에도 선택적으로 고농도 P 형 불순물을 이온 주입하여, P 형 폴리 실리콘막(12B)을 형성한다.
그 후에, 도 1c와 같이, 폴리 실리콘막(12) 상에 텅스텐 실리사이드막(WSix: 13) 및 난반사 방지막(Anti Reflection Coating: ARC: 14)을 형성한다. 이 때, 상기 폴리 실리콘막(12) 상에 텅스텐 실리사이드막(13) 대신에 티타늄막(Ti)을 형성하고, 열처리 공정을 통하여 폴리 실리콘막(12)과 접촉되는 부분을 티타늄 실리사이드로 상변화시키는 티타늄 샐리사이드(Salicide: Self Aligned Silicide) 구조를형성하는 경우도 있다.
그 다음, 도 1d에서와 같이, 난반사 방지막(14), 텅스텐 실리사이드막(13), N 형 및 P 형 폴리 실리콘막(12A, 12B)을 소정 형태로 패터닝하여, NMOS의 게이트 전극 및 PMOS의 게이트 전극을 형성한다.
그 후에, 층간 절연막 및 평탄화막 등을 차례로 증착하고, 금속 등의 도전막을 이용한 배선 공정을 진행한다.
상기와 같은 방법은, N 형 폴리 실리콘막과, P 형 폴리 실리콘막을 직접 접촉시키는 경우에 대하여, PN 접합에 의한 전압 강하를 방지하기에는 유효하지만, 상기와 같은 방법으로 SRAM 소자를 제조하는 경우에는 NMOS 게이트 전극과, PMOS 게이트 전극이 접촉된 부분에서 폴리 실리콘막 상부의 텅스텐 실리사이드막(13a)을 통하여 불순물 이온이 확산되어 CMOS 트랜지스터의 문턱 전압을 변화시키는 요인으로 작용한다.
즉, - 0.7 볼트의 문턱 전압을 가지도록 PMOS 트랜지스터를 형성하는 경우에도, 도 1d에 도시된 바와 같이, N 형 폴리 실리콘막(12Aa)에서 불순물 이온이 텅스텐 실리사이드막(13a)을 따라 인접한 P 형 폴리 실리콘막(12Ba)으로 확산(15)됨으로써 전위가 상승하여 0 볼트에 가까운 문턱 전압이 나타나는 경우가 발생한다.
도 3에는 상기와 같이, 불순물 확산에 의하여 폴리 실리콘막(12)의 농도가 변화되고 그에 따라, N 형 폴리 실리콘막(12Aa)와, P 형 폴리 실리콘막(12Ba)의 경계로부터 PMOS 트랜지스터의 문턱 전압(Threshold Voltage)이 변화되는정도(ΔVtp)를 나타낸 그래프이다.
상기 도 3을 참조하면, 텅스텐 실리사이드막(13a)을 1,100 Å의 두께로 형성한 후에 열처리 공정을 진행하는 경우(31)와, 텅스텐 실리사이드막(13a)을 1,100 Å의 두께로 형성한 후에 열처리 공정을 진행하지 않는 경우(32)와, 텅스텐 실리사이드막(13a)을 500 Å의 두께로 형성한 후에 열처리 공정을 진행하는 경우(33)를 나타내었는데, N 형 폴리 실리콘막(12Aa)과 P 형 폴리 실리콘막(12Ba)의 경계로부터 멀어질수록 PMOS 트랜지스터의 문턱 전압의 변화분(ΔVtp)이 급격이 감소하는 것을 볼 수 있다. 상기와 같은 결과는 상기에서 예시한 경우(31, 32, 33) 뿐만 아니라, 그 이외의 다른 경우에 대해서도 나타나게 된다.
완전 CMOS형 SRAM 제조 방법은 상기에서 설명한 방법 이외에도, N 형 폴리 실리콘막과 P 형 폴리 실리콘막이 접촉되지 않도록 게이트 전극을 형성하고, 상기 N 형 폴리 실리콘막과, P 형 폴리 실리콘막을 이어주기 위하여 층간 절연막 상에 금속 라인을 형성하는 방법이 있으나, 이 방법은 NMOS 트랜지스터와 PMOS 트랜지스터 사이의 간격으로 인하여, 전체 SRAM 소자의 크기가 증가하고, 집적도가 저하되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, N 형 폴리 실리콘막과 P 형 폴리 실리콘막을 이용하여 게이트 전극을 형성하고, N 형 폴리 실리콘막과 P 형 폴리 실리콘막을 금속 플러그를 이용하여 연결함으로써, NMOS 게이트 전극과 PMOS 게이트 전극 사이의 불순물 확산을 감소시킬 수 있는 SRAM 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 SRAM 소자의 제조 방법을 설명하기 위한 각 공정별 단면도,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 SRAM 소자의 제조 방법을 설명하기 위한 각 공정별 단면도,
도 3은 종래의 SRAM 소자 제조 방법에 있어서, 불순물 이온의 확산에 의하여 NMOS 게이트 전극과 PMOS 게이트 전극의 경계면에서부터 거리에 따른 PMOS 트랜지스터의 문턱 전압 변화분을 나타내는 그래프.
(도면의 주요 부분에 대한 부호의 명칭)
20: 반도체 기판 21: 게이트 절연막
22: 도핑되지 않은 폴리 실리콘막 22A: N 형 폴리 실리콘막
22B: P 형 폴리 실리콘막 22Aa: NMOS 게이트 전극
22Ba: PMOS 게이트 전극 23: 층간 절연막
24: 평탄화막 25A, 25B: 고농도 불순물 이온
26: 금속 플러그
상기한 목적을 달성하기 위하여, 본 발명의 SRAM 소자 제조 방법은 NMOS 영역과 PMOS 영역이 한정된 반도체 기판 상에 게이트 절연막과, 불순물이 도핑되지 않은 폴리 실리콘막을 형성하는 단계와, NMOS 영역의 폴리 실리콘막과 PMOS 영역의 폴리 실리콘막에 각각 선택적으로 고농도 N 형 불순물 및 P 형 불순물을 이온 주입하여, N 형 폴리 실리콘막과, P 형 폴리 실리콘막을 형성하는 단계와, 상기 N 형 폴리 실리콘막과, P 형 폴리 실리콘막을 소정 형태로 패터닝하여 NMOS 게이트 전극과 PMOS 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 덮이도록 반도체 기판에 층간 절연막 및 평탄화막을 증착하고, 리소그라피 공정을 통하여 NMOS 게이트 전극과, PMOS 게이트 전극의 경계 부분이 노출되도록 콘택홀을 형성하는 단계와, 콘택홀 내부의 NMOS 게이트 전극과 PMOS 게이트 전극에 각각 고농도 불순물 이온을 주입하여 저항성 접합층(Ohmic Contact)을 형성하는 단계와, 상기 콘택홀에 매립되도록 금속 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 저항성 접합층은 고농도 N+ 불순물 이온을 대각선 방향으로 NMOS 게이트 전극에 주입하고, 고농도 P+ 불순물 이온을 대각선 방향으로 PMOS 게이트 전극에 주입함으로써 형성하는 것을 특징으로 한다.
상기 고농도 N+ 불순물 이온 또는 P+ 불순물 이온은 1 회 또는 2 회 이상 주입하는 것을 특징으로 한다.
상기 금속 플러그는 텅스텐(W) 또는 알루미늄(Al)을 사용하는 것을 특징으로 한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
본 발명은 폴리 실리콘막을 사용하여 PMOS 게이트 전극 및 NMOS 게이트 전극을 형성하고, 콘택홀 내의 금속 플러그를 이용하여 상기 NMOS 게이트 전극과 PMOS 게이트 전극을 연결함으로써, 불순물 이온의 확산을 방지한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 SRAM 소자의 제조 방법을 설명하기 위한 각 공정별 단면도를 도시한 것이다.
본 발명의 SRAM 소자의 제조 방법을 살펴보면, 먼저 도 2a에 도시된 바와 같이, NMOS 영역과 PMOS 영역이 한정된 반도체 기판(20) 상에 게이트 절연막(21)과 불순물이 도핑되지 않은 폴리 실리콘막(22)을 차례로 형성한다.
그 후에, 도 2b에 도시된 바와 같이, NMOS 영역의 폴리 실리콘막(22)에 선택적으로 고농도 N 형 불순물을 이온 주입하여, N 형 폴리 실리콘막(22A)을 형성하고, PMOS 영역의 폴리 실리콘막(22)에도 선택적으로 고농도 P 형 불순물을 이온 주입하여, P 형 폴리 실리콘막(22B)을 차례로 형성한다.
그런 다음, 도 2c에 도시된 바와 같이, 리소그라피(Lithography) 공정을 통하여 N 형 폴리 실리콘막(22A) 및 P 형 폴리 실리콘막(22B)을 소정 형태로 패터닝하여 NMOS 게이트 전극(22Aa)과, PMOS 게이트 전극(22Ba)을 형성한다. 이렇게 함으로써, 텅스텐 실리사이드막을 포함하지 않고, 폴리 실리콘막 만을 이용하여 게이트 전극(22Aa, 22Ba)을 형성한다.
이어서, 도 2d에 도시된 바와 같이, 상기 NMOS 게이트 전극(22Aa)과 PMOS 게이트 전극(22Ba)이 덮이도록 층간 절연막(23)과 평탄화막(24)을 차례로 형성한다. 이 때, 상기 층간 절연막(23)은 일반적으로 산화막(InterPoly Oxide: IPO)을 사용하고, 평탄화막(24)은 평탄화 특성이 우수한 BPSG(Boro Phospho Silicate Glass) 막을 사용한다. 그리고, NMOS 게이트 전극(22Aa)과 PMOS 게이트 전극(22Ba)이 접촉되는 경계 부분이 노출되도록 평탄화막(24)과 층간 절연막(23)을 소정 부분 식각하여 콘택홀을 형성한다.
상기 콘택홀을 통하여 콘택홀 내의 NMOS 게이트 전극(22Aa)과 PMOS 게이트 전극(22Ba)에 각각 고농도 불순물(25A, 25B)을 이온 주입하여 금속 플러그와 게이트 전극을 이루는 폴리 실리콘막 사이에 저항성 접합을 형성한다.
즉, 도 2d와 같이, 콘택홀 내부의 NMOS 게이트 전극(22Aa)에 N+ 고농도 불순물 이온(25A)을 경사지게 주입하고, PMOS 게이트 전극(22Ba)에는 P+ 고농도 불순물 이온(25B)을 경사지게 주입함으로써, 보다 용이하게 저항성 접합층을 형성할 수 있다. 따라서, NMOS 게이트 전극(22Aa)과 PMOS 게이트 전극(22Ba) 경계면의 접합에서 오정렬을 방지할 수 있다.
상기 N+ 고농도 불순물 이온(25A) 및 P+ 고농도 불순물 이온(25B)은 1 회씩 주입할 수도 있고, 2 회 이상 주입할 수도 있다.
그리고 나서, 도 2e에 도시된 바와 같이, 콘택홀이 매립되도록 텅스텐 또는 알루미늄 금속막을 증착하고 에치백(Etchback)시켜서, 금속 플러그(26)를 형성한다. 이렇게, 금속 플러그(26)를 통하여, NMOS 게이트 전극(22Aa)과 PMOS 게이트 전극(22Ba)을 연결함으로써, 상기 NMOS 게이트 전극(22Aa)과 PMOS 게이트 전극(22Ba)을 전기적으로 접촉시키고, 텅스텐 실리사이드막에 의한 불순물 이온의 확산을 방지할 수 있다.
상기에서는 SRAM 소자의 경우를 예로 들어 설명하였으나, 그 밖의 이중 게이트 구조를 갖는 모든 메모리 소자의 경우에 본 발명을 적용할 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명의 SRAM 소자의 제조 방법에 따르면, NMOS 게이트 전극과 PMOS 게이트 전극 사이의 불순물 확산을 감소시킴으로써, PMOS 트랜지스터와 NMOS 트랜지스터의 문턱 전압이 변화되는 것을 방지하고, 보다 용이하게 문턱 전압을 조절할 수 있다.
또한, NMOS 및 PMOS 게이트 전극 상에 텅스텐 실리사이드막을 형성하는 단계를 생략함으로써, 열처리 공정에 따른 열적 부담(Thermal Budget)을 감소시켜서 SRAM 소자의 전기적 특성을 향상시킬 수 있다.
또한, 콘택홀 내부의 NMOS 게이트 전극과 PMOS 게이트 전극에 고농도 불순물 이온을 주입하여 저항성 접합층을 형성함으로써, NMOS 게이트 전극과 PMOS 게이트 전극의 경계면의 접합 정렬도를 향상시킬 수 있다.
또한, NMOS 게이트 전극과 PMOS 게이트 전극의 레이 아웃(Lay out) 마진을 확보함으로써, 제조 수율을 증대시키고, 소자의 집적도를 향상시킬 수 있는 장점이 있다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (4)

  1. NMOS 영역과 PMOS 영역이 한정된 반도체 기판 상에 게이트 절연막과, 불순물이 도핑되지 않은 폴리 실리콘막을 형성하는 단계;
    NMOS 영역의 폴리 실리콘막과 PMOS 영역의 폴리 실리콘막에 각각 선택적으로 고농도 N 형 불순물 및 P 형 불순물을 이온 주입하여, N 형 폴리 실리콘막과, P 형 폴리 실리콘막을 형성하는 단계;
    상기 N 형 폴리 실리콘막과, P 형 폴리 실리콘막을 소정 형태로 패터닝하여 NMOS 게이트 전극과 PMOS 게이트 전극을 형성하는 단계;
    상기 게이트 전극이 덮이도록 반도체 기판에 층간 절연막 및 평탄화막을 증착하고, 리소그라피 공정을 통하여 NMOS 게이트 전극과, PMOS 게이트 전극의 경계 부분이 노출되도록 콘택홀을 형성하는 단계;
    상기 콘택홀 내부의 NMOS 게이트 전극과 PMOS 게이트 전극에 각각 고농도 불순물 이온을 주입하여 저항성 접합층을 형성하는 단계; 및
    상기 콘택홀에 매립되도록 금속 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 SRAM 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 저항성 접합층은
    고농도 N+ 불순물 이온을 대각선 방향으로 NMOS 게이트 전극에 주입하고,
    고농도 P+ 불순물 이온을 대각선 방향으로 PMOS 게이트 전극에 주입함으로써형성하는 것을 특징으로 하는 SRAM 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 고농도 N+ 불순물 이온 또는 P+ 불순물 이온은
    1 회 또는 2 회 이상 주입하는 것을 특징으로 하는 SRAM 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 금속 플러그는
    텅스텐 또는 알루미늄을 사용하는 것을 특징으로 하는 SRAM 소자의 제조 방법.
KR1019990062605A 1999-12-27 1999-12-27 게이트 전극 사이의 불순물 확산을 감소시키기 위한ｓｒａｍ 소자의 제조 방법 KR100321158B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990062605A KR100321158B1 (ko) 1999-12-27 1999-12-27 게이트 전극 사이의 불순물 확산을 감소시키기 위한ｓｒａｍ 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990062605A KR100321158B1 (ko) 1999-12-27 1999-12-27 게이트 전극 사이의 불순물 확산을 감소시키기 위한ｓｒａｍ 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20010058350A KR20010058350A (ko) 2001-07-05
KR100321158B1 true KR100321158B1 (ko) 2002-03-18

Family

ID=19630124

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990062605A KR100321158B1 (ko) 1999-12-27 1999-12-27 게이트 전극 사이의 불순물 확산을 감소시키기 위한ｓｒａｍ 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR100321158B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5355010A (en) * 1991-06-21 1994-10-11 Matsushita Electric Industrial Co., Ltd. Semiconductor device with a dual type polycide layer comprising a uniformly p-type doped silicide
EP0741405A2 (en) * 1995-05-05 1996-11-06 Texas Instruments Incorporated Method of fabricating doped polysilicon gate electrodes
US5633523A (en) * 1994-04-28 1997-05-27 Ricoh Company, Ltd. Complementary mis semiconductor device of dual gate structure having a silicide layer including a thinned portion
US5837601A (en) * 1996-01-25 1998-11-17 Sony Corporation CMOS semiconductor device having dual-gate electrode construction and method of production of the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5355010A (en) * 1991-06-21 1994-10-11 Matsushita Electric Industrial Co., Ltd. Semiconductor device with a dual type polycide layer comprising a uniformly p-type doped silicide
US5633523A (en) * 1994-04-28 1997-05-27 Ricoh Company, Ltd. Complementary mis semiconductor device of dual gate structure having a silicide layer including a thinned portion
EP0741405A2 (en) * 1995-05-05 1996-11-06 Texas Instruments Incorporated Method of fabricating doped polysilicon gate electrodes
US5837601A (en) * 1996-01-25 1998-11-17 Sony Corporation CMOS semiconductor device having dual-gate electrode construction and method of production of the same

Also Published As

Publication number Publication date
KR20010058350A (ko) 2001-07-05

Similar Documents

Publication Publication Date Title
US5757050A (en) Field effect transistor having contact layer of transistor gate electrode material
US5547893A (en) method for fabricating an embedded vertical bipolar transistor and a memory cell
US6765272B2 (en) Semiconductor device
US5939760A (en) SRAM cell employing substantially vertically elongated pull-up resistors and methods of making, and resistor constructions and methods of making
US6838737B2 (en) Semiconductor device for applying well bias and method of fabricating the same
US6399987B2 (en) MOS transistor having self-aligned well bias area
US7410843B2 (en) Methods for fabricating reduced floating body effect static random access memory cells
US7057302B2 (en) Static random access memory
US5777920A (en) Semiconductor memory device and method of manufacturing the same
US7045864B2 (en) Semiconductor integrated circuit device
US5497022A (en) Semiconductor device and a method of manufacturing thereof
KR100344489B1 (ko) 반도체집적회로장치의제조방법
KR100321158B1 (ko) 게이트 전극 사이의 불순물 확산을 감소시키기 위한ｓｒａｍ 소자의 제조 방법
US5536951A (en) Semiconductor device having thin film transistor with diffusion preventing layer
US20070181958A1 (en) Semiconductor device and method of forming the same
US20030008465A1 (en) Method of fabricating a LDD with different resistance value
KR100325464B1 (ko) 자기 정렬된 금속 플러그를 이용한 ｃｍｏｓ 메모리소자의 제조 방법
KR100384782B1 (ko) 에스램의 제조방법
KR20010058207A (ko) 듀얼 게이트 전극 사이의 불순물 확산을 방지하기 위한ｓｒａｍ 소자의 제조 방법
KR20050024099A (ko) 에스램 소자의 제조방법 및 그에 의해 제조된 에스램 소자
KR100486205B1 (ko) 반도체기억소자및그제조방법
KR100265337B1 (ko) 하이 로드 레지스터형 에스램셀 제조 방법
KR100200701B1 (ko) 박막 트랜지스터 및 그 제조방법
KR100237750B1 (ko) 에스램 셀 제조 방법
KR0151010B1 (ko) 스태틱 랜덤 억세스 메모리 소자 및 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091222

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee