KR20010058207A - 듀얼 게이트 전극 사이의 불순물 확산을 방지하기 위한ｓｒａｍ 소자의 제조 방법 - Google Patents

듀얼 게이트 전극 사이의 불순물 확산을 방지하기 위한ｓｒａｍ 소자의 제조 방법 Download PDF

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Abstract

본 발명은 SRAM 소자의 제조 방법에 있어서, 인접한 듀얼 게이트 전극 사이에 불순물이 확산되는 것을 방지하는 완전 CMOS 형 SRAM 소자의 제조 방법에 관한 것이다.
본 발명의 SRAM 소자 제조 방법은 NMOS 영역과 PMOS 영역이 한정된 반도체 기판 상에 게이트 절연막과, 불순물이 도핑되지 않은 폴리 실리콘막을 형성하는 단계와, NMOS 영역의 폴리 실리콘막과 PMOS 영역의 폴리 실리콘막에 각각 선택적으로 고농도 N 형 불순물 및 P 형 불순물을 이온 주입하여, N 형 폴리 실리콘막과, P 형 폴리 실리콘막을 형성하는 단계와, 상기 N 형 폴리 실리콘막과, P 형 폴리 실리콘막을 소정 형태로 패터닝하여 NMOS 게이트 전극과 PMOS 게이트 전극의 단일 게이트 전극 또는 듀얼 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 덮이도록 반도체 기판에 층간 절연막을 증착하고 열처리 공정을 통하여 이를 평탄화시키는 단계와, 리소그라피 공정을 통하여 NMOS 게이트 전극과, PMOS 게이트 전극이 노출되도록 소정 형태의 콘택홀을 형성하고, 상기 콘택홀에 매립되도록 금속 플러그를 형성하는 단계를 포함한다.

Description

듀얼 게이트 전극 사이의 불순물 확산을 방지하기 위한 ＳＲＡＭ 소자의 제조 방법{METHOD OF FABRICATING SRAM DEVICE FOR PROTECTING IMPURITY INTERDIFFUSION BETWEEN DUAL GATE ELECTRODES OF THAT}
본 발명은 SRAM(Static Random Access Memory) 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 인접한 듀얼 게이트(Dual gate) 전극을 금속 플러그로 연결함으로써, 상부의 텅스텐 실리사이드막을 통하여 불순물이 확산되는 것을 방지할 수 있는 SRAM 소자의 제조 방법에 관한 것이다.
반도체의 메모리 소자로는 2 가지의 기본적인 MOS(Metal Oxide Semiconductor) RAM의 구조가 있는데, DRAM(Dynamic RAM)과 SRAM이다. DRAM의 경우는 비트 데이터를 커패시터(Capacitor)에 저장하는데 비해, SRAM은 플립 플롭(Flip Flop)의 구조를 사용한다.
상기의 SRAM 셀은 2 개의 풀-다운(Pull-down) 소자인 구동 트랜지스터(Drive Transistor)와, 2 개의 억세스(Access) 트랜지스터 및 2 개의 풀-업(Pull-up) 소자로 구성된다.
도 1은 일반적인 SRAM 셀의 회로도를 도시한 것이다. 도 1을 참조하면, SRAM(10)은 드레인(Drain)이 서로 연결된 제 1 PMOS 트랜지스터(P-channel MOSTransistor: P1) 및 제 1 NMOS 트랜지스터(N-channel MOS Transistor: N1)로 구성된 제 1 CMOS 트랜지스터(14)와, 드레인이 서로 연결된 제 2 PMOS 트랜지스터(P2) 및 제 2 NMOS 트랜지스터(N2)로 구성된 제 2 CMOS 트랜지스터(15)로 이루어져서, 제 1 CMOS 트랜지스터(14)의 출력 노드(n1)는 제 2 CMOS 트랜지스터(15)의 제 2 PMOS 트랜지스터(P2) 및 제 2 NMOS 트랜지스터(N2)의 게이트(Gate)로 연결되고, 제 2 CMOS 트랜지스터(15)의 출력 노드(n4)는 제 1 CMOS 트랜지스터(14)의 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)의 게이트에 연결된다.
또한, 상기 제 1 CMOS 트랜지스터(14)의 출력 노드(n1)와 비트 라인(Bit Line: 11)을 연결하는 제 1 억세스 트랜지스터(Access Transistor: N3)와, 제 2 CMOS 트랜지스터(15)의 출력 노드(n4)와 비트 바 라인(Bit Bar Line: 12)을 연결하는 제 2 억세스 트랜지스터(N4)로 이루어져 있다.
상기에서 풀-업 소자인 제 1 PMOS 트랜지스터(P1) 및 제 2 PMOS 트랜지스터(P2)의 소오스(Source)는 전원 전압(Vcc)에 연결되고, 풀-다운 소자인 제 1 NMOS 트랜지스터(N1) 및 제 2 NMOS 트랜지스터(N2)의 소오스는 접지 전원에 연결되어 있다.
상기와 같은 구조의 SRAM 셀은 워드 라인(Word Line: 13)에 하이 상태의 신호가 인가될 때, 제 1 억세스 트랜지스터(N3) 및 제 2 억세스 트랜지스터(N4)가 턴-온 되어, 비트 라인(11)은 제 1 인버터(14)의 드레인 노드(n1) 및 제 2 CMOS 트랜지스터(15)의 게이트 노드(n3)로 연결되고, 비트 바 라인(12)은 제 1 CMOS 트랜지스터(14)의 게이트 노드(n2) 및 제 2 CMOS 트랜지스터(15)의 드레인 노드(n4)로연결된다.
상기에서 SRAM 셀은 풀-업 소자의 구성에 따라 완전 CMOS 형과, 고부하 저항(High Load Resistor: HLR) 형, 박막 트랜지스터(TFT; Thin Film Transistor) 형의 3 가지 구조로 분류된다. 완전 CMOS 형은 P 채널 벌크 MOSFET(P-channel bulk Metal Oxide Semiconductor Field Effect Transistor)이 풀-업 소자로 사용되고, 고부하 저항형은 높은 저항 값을 갖는 폴리 실리콘 층이 풀-업 소자로 사용되며, 박막 트랜지스터형은 P 채널 폴리 실리콘 박막 트랜지스터가 풀-업 소자로 사용된다.
상기와 같은 완전 CMOS 형 SRAM은 고부하 저항 SRAM과, 박막 트랜지스터 SRAM 들과 비교할 때, 저전원에서 보다 낮은 스탠 바이 전류(Stand-by Current), 보다 높은 고속 동작, 보다 높은 동작의 안정도, 및 보다 높은 알파 입자 내구성 등의 여러 이점들을 갖는다. 따라서, 개인용 컴퓨터의 캐쉬(Cache) 메모리, 직접 억세스 저장 장치들의 비휘발성 버퍼(Buffer) 메모리, 로직 LSI(Logic Large Scale Integration), 및 마이크로 프로세서(Microprocessor)의 저장 장치 등의 분야에 널리 사용된다. 그러나, 상기와 같은 완전 CMOS 형 SRAM은 집적도가 높은 고밀도 SRAM을 실현하기 위하여 메모리 셀의 면적이 너무 넓다는 문제점을 갖는다.
그리고, 상기와 같은 완전 CMOS 형 SRAM은 인접한 PMOS 트랜지스터와 NMOS 트랜지스터 사이에서 PN 다이오드 접합이 형성되는데, P에서 N 방향은 순방향이기 때문에 전류가 용이하게 흐르지만, N에서 P 방향은 역방향이기 때문에 큰 저항에 의하여 전류의 흐름이 방해를 받게 된다. 상기와 같은 문제점을 해결하기 위하여,종래에는 인접한 PMOS 트랜지스터와 NMOS 트랜지스터의 듀얼 게이트 전극 상부에 텅스텐 실리사이드막을 형성하여, P에서 N 방향 및, N에서 P방향의 양방향에서 전류의 흐름을 용이하게 하는 방법을 사용하고 있다.
여기에서, 도 2a 내지 도 2d를 참조하여, 듀얼 게이트 전극 상부에 텅스텐 실리사이드막을 사용하는 종래의 완전 CMOS형 SRAM 소자의 제조 방법을 설명한다.
먼저, 도 2a에 도시된 바와 같이, NMOS 영역과 PMOS 영역이 한정된 반도체 기판(20) 상에 게이트 절연막(21)과, 불순물이 도핑되지 않은 폴리 실리콘막(22)을 소정 두께로 증착한다.
그리고 나서, 도 2b에 도시된 바와 같이, NMOS 영역의 폴리 실리콘막(22)에 선택적으로 고농도 N 형 불순물을 이온 주입하여, N 형 폴리 실리콘막(22A)을 형성한다. 그리고, PMOS 영역의 폴리 실리콘막(22)에도 선택적으로 고농도 P 형 불순물을 이온 주입하여, P 형 폴리 실리콘막(22B)을 형성한다.
그 후에, 도 2c와 같이, 폴리 실리콘막(22) 상에 텅스텐 실리사이드막(WSix: 23)을 형성한다. 이 때, 상기 폴리 실리콘막(22) 상에 텅스텐 실리사이드막(23) 대신에 티타늄막(Ti)을 형성하고, 열처리 공정을 통하여 폴리 실리콘막(22)과 접촉되는 부분을 티타늄 실리사이드로 상변화시키는 티타늄 샐리사이드(Salicide: Self Aligned Silicide) 구조를 형성하는 경우도 있다.
그 다음, 도 2d에서와 같이, 텅스텐 실리사이드막(23), N 형 및 P 형 폴리 실리콘막(22A, 22B)을 소정 형태로 패터닝하여, NMOS의 게이트 전극 및 PMOS의 게이트 전극을 형성한다.
그 후에, 도면에 도시하지는 않았지만, 층간 절연막을 증착하고, 소정 부분과 접촉되도록 금속 플러그를 형성하여 금속 배선 공정을 진행한다.
상기와 같은 방법은, NMOS 게이트 전극과 PMOS 게이트 전극을 직접 접촉시키는 경우에 있어서, PN 접합에 의한 전류의 흐름을 효과적으로 발생시키는데는 유리하지만, NMOS 게이트 전극과 PMOS 게이트 전극이 접촉된 부분에서 폴리 실리콘막 상부의 텅스텐 실리사이드막(23a)을 통하여 불순물 이온이 확산(24)되어 CMOS 트랜지스터의 문턱 전압을 변화시키는 요인으로 작용한다.
그 이유는 N+, 또는 P+ 불순물 이온들은 실리콘에서 보다 텅스텐 실리사이드막에서 104배 정도 더 많이 확산을 일으키기 때문이다.
따라서, - 0.7 볼트의 문턱 전압을 가지도록 PMOS 트랜지스터를 형성하는 경우에도, N 형 폴리 실리콘막(22Aa)에서 불순물 이온이 텅스텐 실리사이드막(23a)을 따라 인접한 P 형 폴리 실리콘막(22Ba)으로 확산(24)됨으로써 전위가 상승하여 0 볼트에 가까운 문턱 전압이 나타나는 경우가 발생한다.
도 3과 도 4에는 상기와 같이, 불순물 이온의 확산에 의하여 N 형 폴리 실리콘막(22Aa)과, P 형 폴리 실리콘막(22Ba)의 경계로부터 NMOS 트랜지스터와 PMOS 트랜지스터의 문턱 전압(Threshold Voltage)이 변화되는 정도(ΔVtn, ΔVtp)를 각각 나타낸 그래프이다.
도 3을 참조하면, 텅스텐 실리사이드막(23a)을 1,100 Å의 두께로 형성한 후에 열처리 공정을 진행하는 경우(31)와, 텅스텐 실리사이드막(23a)을 1,100 Å의 두께로 형성한 후에 열처리 공정을 진행하지 않는 경우(32)와, 텅스텐 실리사이드막(23a)을 500 Å의 두께로 형성한 후에 열처리 공정을 진행하는 경우(33)를 나타내었는데, N 형 폴리 실리콘막(22Aa)과 P 형 폴리 실리콘막(22Ba)의 경계로부터 멀어질수록 NMOS 트랜지스터의 문턱 전압의 변화분(ΔVtn)이 변화하는 것을 볼 수 있다.
NMOS 트랜지스터에 비하여 PMOS 트랜지스터의 경우는 문턱 전압(Vtp)이 더욱 크게 변화하는데, 도 4를 참조하면, 텅스텐 실리사이드막(23a)을 1,100 Å의 두께로 형성한 후에 열처리 공정을 진행하는 경우(41)와, 텅스텐 실리사이드막(23a)을 1,100 Å의 두께로 형성한 후에 열처리 공정을 진행하지 않는 경우(42)와, 텅스텐 실리사이드막(23a)을 500 Å의 두께로 형성한 후에 열처리 공정을 진행하는 경우(43)의 각각에 있어서, N 형 폴리 실리콘막(22Aa)과 P 형 폴리 실리콘막(22Ba)의 경계로부터 멀어질수록 NMOS 트랜지스터의 문턱 전압의 변화분(ΔVtn)이 급격이 감소하는 것을 볼 수 있다.
즉, 텅스텐 실리사이드막이 불순물 이온의 확산 매체로 작용하며, 후속 열처리 공정에 의하여 불순물 이온의 확산 정도가 더욱 심화된다는 것을 알 수 있다.
상기와 같은 결과는 상기에서 예시한 경우(31, 32, 33 및 41, 42, 43) 뿐만 아니라, 그 이외에 텅스텐 실리사이드막을 다른 두께로 형성하는 경우에 대해서도 나타나게 된다.
상기와 같은 이유로 인하여, 현재의 SRAM 소자는 셀 영역에서는 단일 게이트전극을 사용하고, 주변 영역에서는 듀얼 게이트 전극을 사용하고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, NMOS 게이트 전극과 PMOS 게이트 전극이 인접한 듀얼 게이트 전극을 형성하고, 상기 듀얼 게이트 전극을 금속 플러그를 이용하여 연결함으로써, NMOS 게이트 전극과 PMOS 게이트 전극 사이의 불순물 확산을 감소시킬 수 있는 SRAM 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 SRAM 셀의 회로도,
도 2a 내지 도 2d는 종래의 SRAM 소자의 제조 방법을 설명하기 위한 각 공정별 단면도,
도 3은 종래의 SRAM 소자 제조 방법에 있어서, 불순물 이온의 확산에 의하여 NMOS 게이트 전극과 PMOS 게이트 전극의 경계면에서부터 거리에 따른 NMOS 트랜지스터의 문턱 전압 변화분을 나타내는 그래프,
도 4는 종래의 SRAM 소자 제조 방법에 있어서, 불순물 이온의 확산에 의하여 NMOS 게이트 전극과 PMOS 게이트 전극의 경계면에서부터 거리에 따른 PMOS 트랜지스터의 문턱 전압 변화분을 나타내는 그래프,
도 5a 내지 도 5e는 본 발명의 실시예에 따른 SRAM 소자의 제조 방법을 설명하기 위한 각 공정별 단면도,
도 6은 본 발명의 다른 실시예에 따른 SRAM 소자의 제조 방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 명칭)
60: 반도체 기판 61: 게이트 절연막
62: 도핑되지 않은 폴리 실리콘막 62A: N 형 폴리 실리콘막
62B: P 형 폴리 실리콘막 63: 층간 절연막
64: 금속 플러그
상기한 목적을 달성하기 위하여, 본 발명의 SRAM 소자 제조 방법은 NMOS 영역과 PMOS 영역이 한정된 반도체 기판 상에 게이트 절연막과, 불순물이 도핑되지 않은 폴리 실리콘막을 형성하는 단계와, NMOS 영역의 폴리 실리콘막과 PMOS 영역의 폴리 실리콘막에 각각 선택적으로 고농도 N 형 불순물 및 P 형 불순물을 이온 주입하여, N 형 폴리 실리콘막과, P 형 폴리 실리콘막을 형성하는 단계와, 상기 N 형 폴리 실리콘막과, P 형 폴리 실리콘막을 소정 형태로 패터닝하여 NMOS 게이트 전극과 PMOS 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 덮이도록 반도체 기판에 층간 절연막을 증착하고 열처리 공정을 통하여 이를 평탄화시키는 단계와, 리소그라피 공정을 통하여 NMOS 게이트 전극과, PMOS 게이트 전극의 경계 부분이 노출되도록 콘택홀을 형성하고, 상기 콘택홀에 매립되도록 금속 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 N 형 폴리 실리콘막과 P 형 폴리 실리콘막은 서로 인접한 부분에 불순물 이온을 주입하지 않음으로써 전기적으로 서로 분리시키는 것을 특징으로 한다.
상기 NMOS 게이트 전극과 PMOS 게이트 전극을 형성하는 단계는 인접한 부분을 패터닝 함으로써 서로 분리되도록 형성하는 것을 특징으로 한다.
상기 금속 플러그는 텅스텐(W) 또는 알루미늄(Al)을 사용하는 것을 특징으로 한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
본 발명은 폴리 실리콘막을 사용하여 PMOS 게이트 전극 및 NMOS 게이트 전극을 형성하고, 금속 플러그를 이용하여 상기 NMOS 게이트 전극과 PMOS 게이트 전극을 연결함으로써, 텅스텐 실리사이드막에 의한 불순물 이온의 확산을 방지한다.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 SRAM 소자의 제조 방법을 설명하기 위한 각 공정별 단면도를 도시한 것이다.
본 발명의 SRAM 소자의 제조 방법을 살펴보면, 먼저 도 5a에 도시된 바와 같이, NMOS 영역과 PMOS 영역이 한정된 반도체 기판(50) 상에 게이트 절연막(51)과 불순물이 도핑되지 않은 폴리 실리콘막(52)을 차례로 증착한다.
그 후에, 도 5b에 도시된 바와 같이, NMOS 영역의 폴리 실리콘막(52)에 선택적으로 고농도 N 형 불순물을 이온 주입하여, N 형 폴리 실리콘막(52A)을 형성하고, 다음으로 PMOS 영역의 폴리 실리콘막(52)에도 선택적으로 고농도 P 형 불순물을 이온 주입하여, P 형 폴리 실리콘막(52B)을 차례로 형성한다.
그런 다음, 도 5c에 도시된 바와 같이, 리소그라피(Lithography) 공정을 통하여 N 형 폴리 실리콘막(52A) 및 P 형 폴리 실리콘막(52B)을 소정 형태로 패터닝하여 NMOS 게이트 전극(52Aa)과, PMOS 게이트 전극(52Ba)을 형성한다. 이렇게 함으로써, 텅스텐 실리사이드막을 포함하지 않고, 폴리 실리콘막만을 이용하여 게이트 전극(52Aa, 52Ba)을 형성한다.
그리고 나서, 도 5d에 도시된 바와 같이, 상기 NMOS 게이트 전극(52Aa)과 PMOS 게이트 전극(52Ba)이 덮이도록 층간 절연막(53)을 형성하고, 고온의 열처리 공정을 진행하여 평탄화시킨다. 이 때, 상기 층간 절연막(53)은 일반적으로 평탄화 특성이 우수한 BPSG(Boro Phospho Silicate Glass) 막을 사용한다. 그리고, NMOS 게이트 전극(52Aa)과 PMOS 게이트 전극(52Ba)이 접촉되는 경계 부분이 노출되도록 층간 절연막(53)을 소정 부분 식각하여 콘택홀을 형성한다.
그리고 나서, 도 5e에 도시된 바와 같이, 콘택홀이 매립되도록 텅스텐 또는 알루미늄 금속막을 증착하고 에치백(Etchback)시켜서, 금속 플러그(54)를 형성한다. 이렇게, 금속 플러그(24)를 통하여, 듀얼 게이트를 구성하는 NMOS 게이트 전극(52Aa)과 PMOS 게이트 전극(52Ba)을 연결함으로써, 전기적으로 접촉시키고, 텅스텐 실리사이드막에 의한 불순물 이온의 확산을 방지할 수 있다.
상기에서는 NMOS 게이트 전극(52Aa)과 PMOS 게이트 전극(52Ba)을 금속 플러그(54)를 통하여 연결함으로써, 불순물 이온의 확산을 방지하는 경우를 설명하였지만, 상기 NMOS 게이트 전극(52Aa)과 PMOS 게이트 전극(52Ba)을 완전히 분리시키고, 금속 플러그를 통하여 연결함으로써 불순물 이온의 확산을 방지할 수도 있다.
도 6에는 본 발명의 또 다른 실시예에 따른, SRAM 소자의 제조 방법을 나타내는 단면도를 도시하였다. 도 6을 참조하면, NMOS 게이트 전극(62Aa)과, PMOS 게이트 전극(62Ba)이 금속 플러그(70)로 인하여 완전히 분리된 것을 볼 수 있다.
즉, N 형 폴리 실리콘막과 P 형 폴리 실리콘막이 서로 접촉되도록 형성한 후에, NMOS 게이트 전극(62Aa)과 PMOS 게이트 전극(62Ba)을 패터닝하는 과정에서 인접한 영역을 소정 부분 식각하여 제거하고, 층간 절연막을 형성한다. 그런 다음, 층간 절연막(63)의 소정 부분 및 NMOS 게이트 전극(62Aa)과 PMOS 게이트 전극(62Ba)의 분리 영역에 개재된 절연막을 함께 제거하고, 금속 플러그(64)를 형성함으로써 NMOS 게이트 전극(62Aa)과 PMOS 게이트 전극(62Ba)을 연결시킨다.
상기 도 6과 같이, 금속 플러그(64)를 사용하여 NMOS 게이트 전극(62Aa)과 PMOS 게이트 전극(62Ba)을 완전히 분리하는 경우에는 실리콘에 의한 불순물 확산까지도 방지할 수 있다.
상기에서는 SRAM 소자의 경우를 예로 들어 설명하였으나, 그 밖의 듀얼 게이트 구조를 갖는 모든 메모리 소자의 경우에 본 발명을 적용할 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명의 SRAM 소자의 제조 방법에 따르면, 인접한 NMOS 게이트 전극과 PMOS 게이트 전극 사이의 불순물 확산을 감소시킴으로써, PMOS 트랜지스터와 NMOS 트랜지스터의 문턱 전압이 변화되는 것을 방지하고, 보다 용이하게 문턱 전압을 조절할 수 있다.
또한, NMOS 및 PMOS 게이트 전극 상에 텅스텐 실리사이드막을 형성하는 단계를 생략함으로써, 열처리 공정에 따른 열적 부담(Thermal Budget)을 감소시켜서 SRAM 소자의 전기적 특성을 향상시킬 수 있다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (5)

  1. NMOS 영역과 PMOS 영역이 한정된 반도체 기판 상에 게이트 절연막과, 불순물이 도핑되지 않은 폴리 실리콘막을 형성하는 단계;
    NMOS 영역의 폴리 실리콘막과 PMOS 영역의 폴리 실리콘막에 각각 선택적으로 고농도 N 형 불순물 및 P 형 불순물을 이온 주입하여, N 형 폴리 실리콘막과, P 형 폴리 실리콘막을 형성하는 단계;
    상기 N 형 폴리 실리콘막과, P 형 폴리 실리콘막을 소정 형태로 패터닝하여 NMOS 게이트 전극과 PMOS 게이트 전극의 단일 게이트 전극 또는 듀얼 게이트 전극을 형성하는 단계;
    상기 게이트 전극이 덮이도록 반도체 기판에 층간 절연막을 증착하고 열처리 공정을 통하여 이를 평탄화시키는 단계; 및
    리소그라피 공정을 통하여 NMOS 게이트 전극과, PMOS 게이트 전극이 노출되도록 소정 형태의 콘택홀을 형성하고, 상기 콘택홀에 매립되도록 금속 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 SRAM 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 듀얼 게이트 전극은
    서로 접촉되도록 형성하는 것을 특징으로 하는 SRAM 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 듀얼 게이트 전극은
    일정 간격을 두고 서로 분리되도록 형성하는 것을 특징으로 하는 SRAM 소자의 제조 방법.
  4. 제 1 항 또는 제 3 항에 있어서, 상기 콘택홀은
    층간 절연막의 소정 부분과,
    NMOS 게이트 전극과 PMOS 게이트 전극의 분리 영역에 개재된 절연막을 함께 제거하여 형성하는 것을 특징으로 하는 SRAM 소자의 제조 방법.
  5. 제 1 항에 있어서, 상기 금속 플러그는
    텅스텐 또는 알루미늄을 사용하는 것을 특징으로 하는 SRAM 소자의 제조 방법.
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