KR100325464B1 - 자기 정렬된 금속 플러그를 이용한 ｃｍｏｓ 메모리소자의 제조 방법 - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 65
- 239000002184 metal Substances 0.000 title claims abstract description 65
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 125000006850 spacer group Chemical group 0.000 claims abstract description 25
- 230000004888 barrier function Effects 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000011229 interlayer Substances 0.000 claims abstract description 11
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 9
- 229920005591 polysilicon Polymers 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims abstract description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 6
- 238000001459 lithography Methods 0.000 claims abstract description 4
- 239000010410 layer Substances 0.000 claims description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- 230000002265 prevention Effects 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 239000010408 film Substances 0.000 description 61
- 150000002500 ions Chemical class 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 자기 정렬된 금속 플러그를 배선으로 이용함으로써 셀 크기를 감소시킬 수 있는 CMOS 메모리 소자의 제조 방법에 관한 것이다.
본 발명의 CMOS 메모리 소자 제조 방법은 반도체 기판 상에 게이트 산화막, 게이트용 폴리 실리콘막, 하드 마스크막을 차례로 적층한 후에 일정 형태로 패터닝하여 게이트 전극을 각각 형성하는 단계와, 상기 게이트 전극이 덮이도록 반도체 기판 상에 스페이서용 폴리 실리콘막을 증착한 후에 선택 식각하여 제 1 스페이서를 형성하는 단계와, 상기 제 1 스페이서를 배리어막으로 하여 불순물을 이온 주입하여 소오스/드레인 영역을 형성하는 단계와, 상기 결과물 상에 버퍼용 산화막을 증착하고, 리소그라피 공정을 통하여 제 1 스페이서 측면에 제 2 스페이서를 형성하는 단계와, 상기 결과물 상에 배리어용 금속막과, 플러그용 금속막, 및 감광막을 차례로 형성하는 단계와, 상기 배리어용 금속막이 노출되도록 감광막과 플러그용 금속막을 소정 두께만큼 식각하는 단계와, 난반사 방지막을 증착한 후에, 게이트 전극 상부의 난반사 방지막과 플러그용 금속막을 일정 부분 식각하여 금속 플러그를 형성하는 단계와, 상기 결과물 상에 층간 절연막을 형성한 후에, 금속 플러그와 접촉되도록 접지 라인 또는 전원 라인, 비트 라인 등의 금속 라인을 형성하는 단계를 포함한다.
Description
본 발명은 SRAM(Static Random Access Memory) 소자의 제조 방법에 관한 것으로서, 보다 구체적으로는 자기 정렬된 금속 플러그를 이용하여 콘택홀 크기를 감소시킬 수 있는 완전 CMOS(Complementary Metal Oxide Semiconductor) 메모리 소자의 제조 방법에 관한 것이다.
반도체의 메모리 소자로는 2 가지의 기본적인 MOS RAM의 구조가 있는데, DRAM(Dynamic RAM)과 SRAM이다. DRAM의 경우는 비트 데이터를 커패시터(Capacitor)에 저장하는데 비해, SRAM은 플립 플롭(Flip Flop)의 구조를 사용한다.
상기의 SRAM 셀은 2 개의 풀-다운(Pull-down) 소자인 구동 트랜지스터(Drive Transistor)와, 2 개의 억세스(Access) 트랜지스터 및 2 개의 풀-업(Pull-up) 소자로 구성된다.
도 1은 일반적인 SRAM 셀의 회로도를 도시한 것이다. 도 1을 참조하면, SRAM(10)은 드레인(Drain)이 서로 연결된 제 1 PMOS 트랜지스터(P-channel MOS Transistor: P1) 및 제 1 NMOS 트랜지스터(N-channel MOS Transistor: N1)로 구성된 제 1 CMOS 트랜지스터(14)와, 드레인이 서로 연결된 제 2 PMOS 트랜지스터(P2) 및 제 2 NMOS 트랜지스터(N2)로 구성된 제 2 CMOS 트랜지스터(15)로 이루어져서, 제 1 CMOS 트랜지스터(14)의 출력 노드(n1)는 제 2 CMOS 트랜지스터(15)의 제 2 PMOS 트랜지스터(P2) 및 제 2 NMOS 트랜지스터(N2)의 게이트(Gate)로 연결되고, 제 2 CMOS 트랜지스터(15)의 출력 노드(n4)는 제 1 CMOS 트랜지스터(14)의 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)의 게이트에 연결된다.
또한, 상기 제 1 CMOS 트랜지스터(14)의 출력 노드(n1)와 비트 라인(BitLine: 11)을 연결하는 제 1 억세스 트랜지스터(Access Transistor: N3)와, 제 2 CMOS 트랜지스터(15)의 출력 노드(n4)와 비트 바 라인(Bit Bar Line: 12)을 연결하는 제 2 억세스 트랜지스터(N4)로 이루어져 있다.
상기에서 풀-업 소자인 제 1 PMOS 트랜지스터(P1) 및 제 2 PMOS 트랜지스터(P2)의 소오스(Source)는 전원(Vcc)에 연결되고, 풀-다운 소자인 제 1 NMOS 트랜지스터(N1) 및 제 2 NMOS 트랜지스터(N2)의 소오스는 접지에 연결되어 있다.
상기와 같은 구조의 SRAM 셀은 워드 라인(Word Line: 13)에 하이 상태의 신호가 인가될 때, 제 1 억세스 트랜지스터(N3) 및 제 2 억세스 트랜지스터(N4)가 턴-온 되어, 비트 라인(11)은 제 1 인버터(14)의 드레인 노드(n1) 및 제 2 CMOS 트랜지스터(15)의 게이트 노드(n3)로 연결되고, 비트 바 라인(12)은 제 1 CMOS 트랜지스터(14)의 게이트 노드(n2) 및 제 2 CMOS 트랜지스터(15)의 드레인 노드(n4)로 연결된다.
상기에서 SRAM 셀은 풀-업 소자의 구성에 따라 완전 CMOS 형과, 고부하 저항(High Load Resistor: HLR) 형, 박막 트랜지스터(TFT; Thin Film Transistor) 형의 3 가지 구조로 분류된다. 완전 CMOS 형은 P 채널 벌크 MOSFET(P-channel bulk Metal Oxide Semiconductor Field Effect Transistor)이 풀-업 소자로 사용되고, 고부하 저항형은 높은 저항 값을 갖는 폴리 실리콘 층이 풀-업 소자로 사용되며, 박막 트랜지스터형은 P 채널 폴리 실리콘 박막 트랜지스터가 풀-업 소자로 사용된다.
상기와 같은 완전 CMOS 형 SRAM은 고부하 저항 SRAM과, 박막 트랜지스터 SRAM 들과 비교할 때, 저전원에서 보다 낮은 스탠 바이 전류(Stand-by Current), 보다 높은 고속 동작, 보다 높은 동작의 안정도, 및 보다 높은 알파 입자 내구성 등의 여러 이점들을 갖는다. 따라서, 개인용 컴퓨터의 캐쉬(Cache) 메모리, 직접 억세스 저장 장치들의 비휘발성 버퍼(Buffer) 메모리, 로직 LSI(Logic Large Scale Integration), 및 마이크로 프로세서(Microprocessor)의 저장 장치 등의 분야에 널리 사용된다. 그러나, 상기와 같은 완전 CMOS SRAM은 집적도가 높은 고밀도 SRAM을 실현하기 위하여 메모리 셀의 면적이 너무 넓다는 문제점을 갖는다.
상기와 같이 완전 CMOS SRAM 셀의 면적을 축소하기 위한 종래의 기술이 미국 특허 제 5,521,860에 개시되어 있다.
도 2는 상기와 같은 종래의 기술에 의한 SRAM 소자의 단면도를 도시한 것이다. 도 2를 참조하면, 종래의 SRAM 소자의 제조 방법은 P-형 반도체 기판(50) 상에 P-웰(51, 53)과 N-웰(52)이 각각 구비된다. 상기와 같은 P-웰(51, 53) 또는 N-웰(52)은 각각 보론(B) 또는 인(P)의 불순물을 이온 주입하여 형성한다. 필드 산화막(54)과 트랜지스터는 반도체 기판(50) 상에 선택적으로 산화되어 형성된다. 트랜지스터는 열산화막으로 작용하는 게이트 산화막(55)과, 워드 라인(Word Line: 11)과 동시에 형성되는 게이트 전극, 텅스텐 실리사이드 막으로 이루어지는 셀 간의 배선(13), 보론(B) 또는 비소(As)의 불순물 이온이 주입되어 소오스/드레인 영역으로 작용하는 확산층(61) 등을 구비한다. 소오스/드레인 영역을 형성하기 위하여 주입된 불순물 이온은 게이트 전극을 통하여 매몰된 콘택 영역의 웰에 확산되어확산층(59, 60)을 형성한다. 텅스텐 실리사이드막으로 이루어진 접지 배선(40, 41)과, 전원 전압 배선(42)은 층간 절연막(62)을 통하여 게이트 배선 상에 형성된다. 층간 절연막(66)이 형성된 후에 콘택홀 내부에 텅스텐 플러그(71, 72)가 채워진다. 셀 간의 배선(13)은 텅스텐 플러그(71, 72)를 통하여 트랜지스터의 드레인 영역에 연결된다. 알루미늄 배선인 데이터 라인(43)은 층간 절연막(70) 상에 형성되는데, 텅스텐 플러그(68)를 통하여 억세스 트랜지스터(Qt1)에 연결된다. 상기 텅스텐 플러그(68)는 콘택홀 형성 후에 증착된 후에 에치백되어 형성된다.
그러나, 상기와 같은 구조의 종래의 SRAM 제조 방법은 층간 절연막 형성 후에, 금속 플러그와 금속 라인을 형성하는데 있어서 금속 플러그와 게이트 전극의 간격, 금속 플러그와 금속 라인 사이의 오정렬로 인한 오버랩(Overlap Margin)을 확보해야 하기 때문에, 셀의 크기를 줄이는데 한계가 있다.
또한, 콘택홀의 크기를 작게 하기 위해서 셀의 수직 길이를 줄이는 경우에는 접지 배선과 전원 배선의 폭이 줄어들어, 배선의 저항이 증가하게 되어, 전압의 강하에 의한 오동작이 발생할 수 있다.
특히, 콘택홀의 크기를 줄이기 위하여 위상 반전 마스크(Phase Shift Mask: PSM)를 사용할 수 있는데, 이 방법은 콘택 플러그와 콘택 플러그 사이의 간격을 듀티 비(Duty Ratio) 이상으로 유지해야 하기 때문에, 오히려 셀의 크기가 더 커질 수 있다.
따라서, 다수의 금속 플러그를 포함하는 완전 CMOS 형 SRAM 셀에 있어서는,셀 사이즈의 크기를 줄이는데 제한이 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 자기 정렬된 금속 플러그를 형성함으로써, 금속 플러그 및 금속 라인의 정렬도를 향상시키고 셀 크기를 감소시킬 수 있는 CMOS 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 SRAM 셀의 회로도,
도 2는 종래의 SRAM 소자의 제조 공정을 나타내는 단면도,
도 3a 내지 도 3f는 본 발명의 실시예에 따른 CMOS 메모리 소자의 제조 방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 명칭)
101: 반도체 기판 102: 게이트 산화막
103: 게이트용 도전막 104: 하드 마스크막
105: 제 1 스페이서 106: 불순물 이온
107: 제 2 스페이서 108: 배리어용 금속막
109: 플러그용 금속막 110: 감광막 패턴
111: 난반사 방지막 112: 층간 절연막
113: 금속 라인
상기한 목적을 달성하기 위하여, 본 발명의 CMOS 메모리 소자 제조 방법은 반도체 기판 상에 게이트 산화막, 게이트용 폴리 실리콘막, 하드 마스크막을 차례로 적층한 후에 일정 형태로 패터닝하여 PMOS 트랜지스터와 NMOS 트랜지스터의 게이트 전극을 형성하는 단계와, 상기 결과물 상에 스페이서용 폴리 실리콘막을 증착한 후에 선택 식각하여 게이트 전극 측면에 제 1 스페이서를 형성하는 단계와, 상기 스페이서를 배리어막으로 하여 불순물을 이온 주입하여 소오스/드레인 영역을 형성한 후에 버퍼용 산화막을 소정 두께로 증착하고, 리소그라피 공정을 통하여 제 1 스페이서 측면에 제 2 스페이서를 형성하는 단계와, 상기 결과물 상에 배리어용 금속막과, 플러그용 금속막, 및 감광막을 차례로 형성하는 단계와, 배리어용 금속막이 노출되도록 상기 감광막과 플러그용 금속막을 식각하는 단계와, 난반사 방지막을 증착하고, 게이트 전극 상부의 난반사 방지막과 플러그용 금속막을 일정 부분 식각하여 금속 플러그를 형성하는 단계와, 층간 절연막을 형성한 후에 소정 부분을 식각하고, 접지 라인 또는 전원 라인, 비트 라인 등의 금속 라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제 2 스페이서는 500 내지 1,500 Å 두께의 산화막인 것을 특징으로 한다.
상기 플러그용 금속막은 텅스텐을 사용하는 것을 특징으로 한다.
상기 감광막은 플러그용 금속막과 식각 선택비가 비슷한 물질을 사용하는 것을 특징으로 한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
본 발명은 금속 플러그를 PMOS 트랜지스터와 NMOS 트랜지스터의 드레인 영역에 자기 정렬되도록 형성함으로써, 콘택홀 크기를 감소시키고 집적도를 증가시킬 수 있는 CMOS 메모리 소자의 제조 방법을 제시한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 CMOS 메모리 소자의 제조 방법을 설명하기 위한 각 공정별 단면도를 도시한 것이다. 하기에서는 CMOS 형 SRAM 소자의 경우를 예로 든 것으로, 도면을 참조하여, 본 발명의 제조 방법을 살펴보면 다음과 같다.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(101) 상에 게이트 산화막과, 게이트용 도전막, 하드 마스크용 산화막을 형성하고, 리소그라피 공정을 통하여 일정 부분 패터닝하여 PMOS 트랜지스터와 NMOS 트랜지스터의 게이트 전극을 형성한다. 이 때, 상기 하드 마스크막(104)은 이후의 식각 공정에서 게이트용 도전막(103)이 노출되지 않도록 충분히 두껍게 형성한다. 그리고 나서, 반도체 기판(101)에 저농도 불순물을 이온 주입하여 저농도 소오스/드레인 영역을 형성한 후에, 폴리 실리콘 막을 증착하고, 선택적으로 식각하여 게이트 전극의 측면에 제 1스페이서(105)를 형성한다. 상기 스페이서(105)를 배리어막으로 하여 노출된 반도체 기판(101)에 고농도의 불순물(106)을 이온 주입하면 소오스 영역(S)과 드레인 영역(D)이 각각 완성된다.
그런 다음, 도 3b에 도시된 바와 같이, 게이트 전극이 덮이도록 산화막을 500 내지 1,500 Å의 두께로 증착하고, 게이트 전극 및 소오스/드레인 영역이 노출되는 마스크를 사용하여 식각함으로써, 제 1 스페이서(105)의 측면에 소정 두께의 제 2 스페이서(107)를 형성한다. 상기 제 2 스페이서(107)는 이후에 형성될 배리어용 금속막이 제 1 스페이서(105) 또는 트랜지스터의 액티브 영역에 접촉되어 실리사이드화되는 것을 방지하기 위함이다.
그리고 나서, 도 3c에 도시된 바와 같이, PMOS 트랜지스터와 NMOS 트랜지스터의 게이트 전극 사이에 매립되도록 배리어용 금속막(108)과, 플러그용 금속막(109)을 형성하고, 그 상부에 감광막(110)을 형성한다. 상기 배리어용 금속막(108)은 플러그용 금속막(109)과 소오스/드레인 영역(S, D)의 접촉력을 높이고, 스트레스를 방지하기 위함이다.
상기 플러그용 금속막(109)은 텅스텐을 사용한다.
또한, 상기 감광막(110)은 평탄하게 형성될 정도의 두께로 형성하는데, 플러그용 금속막(109)과 식각 선택비가 비슷한 물질을 사용하는 것이 바람직하다. 그 이유는 상기 감광막(110)과 플러그용 금속막(109)을 식각하는 과정에서 플러그용 금속막(109)이 만입된 부분에서 감광막(110)이 과도하게 식각되는 것을 방지하기 위함이다.
이어서, 도 3d에 도시된 바와 같이, 게이트 전극 상부의 배리어용 금속막(108)이 노출되도록 감광막(110)과, 플러그용 금속막(109)을 식각한다.
그 후에, 도 3e에 도시된 바와 같이, 플러그용 금속막(109a) 상에 난반사 방지막을 증착하고, 게이트 전극이 노출되도록 상기 난반사 방지막과 배리어용 금속막(108a)을 소정 부분 식각하여 금속 플러그를 형성한다. 이렇게 함으로써, PMOS 트랜지스터와 NMOS 트랜지스터의 게이트 전극 사이에 자기 정렬된 금속 플러그를 형성한다. 따라서, 종래의 경우와 같이 게이트 전극과 상기 금속 플러그 사이의 층간 절연막(IPO: Inter Poly Oxide)을 형성하는 공정을 생략할 수 있어서 제조 공정이 단축된다.
그런 다음, 도 3f에 도시된 바와 같이 일정 형태를 갖는 층간 절연막(IMO: Inter Metal Oxide: 112)을 형성하고, 금속 플러그와 접촉되도록 전원 배선 또는 접지 배선 등의 금속 라인(113)을 형성한다.
상기에서는 CMOS 형태의 SRAM 소자를 예로 들어 설명하였으나, SRAM 소자 이외에 CMOS 형태로 제조되는 다른 메모리 소자, 또는 일반적인 반도체 메모리 소자를 제조하는 경우에도 동일하게 적용 가능하다.
상기에서 자세히 설명한 바와 같이, 본 발명의 CMOS 메모리 소자의 제조 방법에 따르면, 게이트 전극과 금속 플러그 사이의 층간 절연막을 형성하는 공정을 생략할 수 있기 때문에, 제조 공정을 단축하고 제조 시간을 줄여서 수율을 증대시킬 수 있는 이점이 있다.
또한, 금속 플러그가 게이트 전극 사이에 자기 정렬되기 때문에, 상부의 금속 라인과의 정렬도를 향상시켜서 콘택홀 마진을 확보할 수 있고, 그에 따라 소자의 크기를 감소시켜서 집적도를 증가시킬 수 있다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (4)
- 반도체 기판 상에 게이트 산화막, 게이트용 폴리 실리콘막, 하드 마스크막을 차례로 적층한 후에 일정 형태로 패터닝하여 PMOS 트랜지스터와 NMOS 트랜지스터의 게이트 전극을 각각 형성하는 단계;상기 게이트 전극이 덮이도록 반도체 기판 상에 스페이서용 폴리 실리콘막을 증착한 후에 선택 식각하여 게이트 전극 측면에 제 1 스페이서를 형성하는 단계;상기 제 1 스페이서를 배리어막으로 하여 불순물을 이온 주입하여 소오스/드레인 영역을 형성하는 단계;상기 결과물 상에 버퍼용 산화막을 소정 두께로 증착하고, 리소그라피 공정을 통하여 제 1 스페이서 측면에 제 2 스페이서를 형성하는 단계;상기 결과물 상에 배리어용 금속막과, 플러그용 금속막, 및 감광막을 차례로 형성하는 단계;상기 배리어용 금속막이 노출되도록 감광막과 플러그용 금속막을 소정 두께만큼 식각하는 단계;잔류하는 플러그용 금속막 상에 난반사 방지막을 증착하고, 게이트 전극 상부의 난반사 방지막과 플러그용 금속막을 일정 부분 식각하여 금속 플러그를 형성하는 단계; 및상기 결과물 상에 층간 절연막을 형성한 후에 소정 부분을 식각하고, 상기 금속 플러그와 접촉되도록 접지 라인 또는 전원 라인, 비트 라인 등의 금속 라인을형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 2 스페이서는500 내지 1,500 Å 두께의 산화막인 것을 특징으로 하는 CMOS 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 플러그용 금속막은텅스텐을 사용하는 것을 특징으로 하는 CMOS 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 감광막은플러그용 금속막과 식각 선택비가 비슷한 물질을 사용하는 것을 특징으로 하는 CMOS 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990062599A KR100325464B1 (ko) | 1999-12-27 | 1999-12-27 | 자기 정렬된 금속 플러그를 이용한 ｃｍｏｓ 메모리소자의 제조 방법 |
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| KR1019990062599A KR100325464B1 (ko) | 1999-12-27 | 1999-12-27 | 자기 정렬된 금속 플러그를 이용한 ｃｍｏｓ 메모리소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010058344A KR20010058344A (ko) | 2001-07-05 |
| KR100325464B1 true KR100325464B1 (ko) | 2002-02-25 |
Family
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Family Applications (1)
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|---|---|---|---|
| KR1019990062599A KR100325464B1 (ko) | 1999-12-27 | 1999-12-27 | 자기 정렬된 금속 플러그를 이용한 ｃｍｏｓ 메모리소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100325464B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104681489A (zh) * | 2013-11-26 | 2015-06-03 | 中芯国际集成电路制造(上海)有限公司 | Cmos晶体管的形成方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100734235B1 (ko) * | 2005-01-10 | 2007-07-02 | 한국과학기술원 | 부유 게이트를 감싸는 차단막 또는 접지막을 이용하여누화(크로스-톡) 효과를 최소화하는 플래쉬 메모리 제조방법 및 구조. |
| KR100772902B1 (ko) | 2006-09-28 | 2007-11-05 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
-
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- 1999-12-27 KR KR1019990062599A patent/KR100325464B1/ko not_active IP Right Cessation
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| CN104681489A (zh) * | 2013-11-26 | 2015-06-03 | 中芯国际集成电路制造(上海)有限公司 | Cmos晶体管的形成方法 |
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| Publication number | Publication date |
|---|---|
| KR20010058344A (ko) | 2001-07-05 |
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