CN100372122C - Sram存储单元、半导体组件的连接结构及其形成方法 - Google Patents
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Abstract
本发明涉及一种半导体接触窗连接结构及其形成的方法，此连接结构具有一绝缘衬底；一第一半导体组件，形成于该绝缘衬底上；一非导电性栅极互联层，形成于该绝缘衬底上，该非导电性栅极互联层连接第二半导体组件的栅极；以及一硅化物层，形成于该栅极互联层以及该第一半导体组件的有源区上，借此形成连接。通过本发明的方法所生产的电路具有较低的接触窗数目、复杂度与尺寸。
Description
技术领域
本发明涉及一种半导体组件的结构及其制造方法，特别涉及一种利用间隔壁连接的连接线和硅化金属桥接连线，以降低结构数量、复杂度和尺寸的半导体组件及其制程。
背景技术
有一类的基本半导体组件是CMOS(Complementary Metal OxideSemiconductor：CMOS)的静态随机存取存储器(Static Random Access Memory：SRAM)，其保存所存储的状态并不需要恢复(refresh)，只要电源持续供给存储单元(cell)。在典型的SRAM中，数据的保存，是在两个交互耦合的反相器所构成的双稳态(bistable)存储单元中储存一个电位差。通过一位线反相偏压，并且由一字线控制的两个场效应晶体管，数据得以被读出或是写入存储单元之中。其中每一个反相器由串接P型沟道金属氧化物半导体(Metal-Oxide-Semiconductor：MOS)场效应晶体管(Field Effect Transistor：FET)与输入/输出(Input/Output：I/O)节点和N型MOSFET(NMOSFET)所组成，每二个中的一个反向器的节点，都被连接到另一个反向器的两个晶体管的栅极，而一个I/O晶体管是由位线被连接到第一反向器的节点，而另一个I/O晶体管被由反相位线(另一条位线，其一直保持与前述位线反向偏压)连接到第二反向器的节点。在存储器的半导体设计中，大存储容量、稳定的数据保存以及速度都是很重要的，然而大存储容量与复杂的结构加上存储单元的大尺寸，会导致制造成本升高和降低其存取速度，因此，减少接触窗结构的数目以及其复杂度是可行的改善方式。
标准的六晶体管SRAM的有效集成电路芯片布局可以将所需面积最小化，然而基于对更复杂的集成电路、更小的晶体管以及结构的需求，并且对于更快和更可靠的表现的需求也持续成长，所以需要新的方法。因为接触窗结构占去了存储单元中相当珍贵的面积，因此降低接触窗数目、复杂度和大小，就成为最主要的重心。
绝缘层上覆硅(Silicon-On-Insulator：SOI)是一种硅结构，其中将一层薄的绝缘氧化层埋在顶层表面之下，然后一层薄的单晶硅被形成在氧化层之上，并且之后会被用来建构半导体组件，这些半导体组件被典型地形成在前述的单晶硅层之中的隔离岛之内。通过将电路组件个别分开地建构并且隔离，使其不具有共同连接的衬底(substrate)，就可以避免CMOS中的锁存(latch up)发生，同时也能将接触电容降低，借以增加运算速度。
为了在逻辑电路和SRAM中获取最大的密度，必须将存储单元的尺寸尽可能地缩小。在纳米技术中，已经对于绝缘层上覆硅的MOSFET进行研究，以产生高速、低漏电流以及高密度的产品。此外，绝缘层上覆硅技术允许较紧密的设计规则，因为其具有较佳的隔离边限。
在半导体组件的传统技术中，希望能通过额外的设计和使用SOI技术的存储单元布局，并配合其它技术，以将接触窗数目、复杂度以及尺寸都加以降低，借此改善整体速度和性能。
发明内容
因此本发明的目的是提供一种半导体制程，使其所生产的电路具有较低的接触窗数目、复杂度与尺寸。
根据本发明的上述目的，依照本发明一较佳实施例，提出一种半导体接触窗连接线结构以及其制造方法，其中的连接线结构具有形成于绝缘衬底上的第一半导体组件。非导电性的栅极互联层形成于绝缘衬底上，以连接到第二半导体组件的栅极，并且金属硅化物层形成于栅极互联层上，借此，第一半导体组件的有源区形成一个连接。
本发明提供一种半导体接触窗连接线结构，包含：一绝缘衬底；一第一半导体组件，形成于该绝缘衬底上；一非导电性栅极互联层，形成于该绝缘衬底上，该非导电性栅极互联层连接一第二半导体组件的栅极，其中该第二半导体组件为一MOS晶体管；以及一硅化物层，形成于该栅极互联层以及该第一半导体组件的有源区上，借以使得该第一半导体组件的漏极和该第二半导体组件的漏极以及该第一半导体组件的栅极和该第二半导体组件的栅极形成连接。
根据上述构想，其中该硅化物层还覆盖在介电质边缘部分上，该介电质边缘部分将该栅极互联层与该有源区分隔开来。
根据上述构想，其中该硅化物层还覆盖在该栅极互联层的间隔壁上。
根据上述构想，其中该第一半导体组件的有源区形成在一硅基物质层之上，该硅基物质层是在该绝缘衬底上，其中上述硅基物质层具有的厚度最少为20埃以上。
根据上述构想，其中该有源区用以作为该第一半导体组件和该第二半导体组件之间的一区域连接层。
本发明提供一种静态随机存取存储器存储单元，形成于一绝缘衬底上，该存储单元包含：至少一有源区，一硅化物层形成于该有源区上，以作为存储单元互联层，以将至少一P型MOS晶体管与一N型MOS晶体管的漏极节点连接，以及将该P型MOS晶体管与该N型MOS晶体管的栅极节点连接，其中该P型MOS与该N型MOS组成第一反相器；以及侧壁毗邻连接结构，形成于一栅极互联层的间隔壁，与该栅极互联层一起被用来将该第一反相器的漏极节点与第二反相器的至少两个晶体管的栅极进行连接其中该第二反相器由一P型MOS晶体管和一N型MOS晶体管组成。
根据上述构想，其中上述的有源区还连接到至少一传输门的源极节点。
根据上述构想，其中上述传输门的栅极节点被连接到一存取线。
根据上述构想，其中还包含第一金属层，用以形成字线金属条状物以及作为电源供应线和存取线的导通垫。
根据上述构想，其中该静态随机存取存储器存储单元还包含第二金属层，用以形成电源供应线和存取线。
本发明提供另一种静态随机存取存储器存储单元，形成于一绝缘衬底上，该存储单元至少包含：一第一反相器，该第一反相器具有第一P型MOS晶体管以及第一N型MOS晶体管；一第二反相器，该第二反相器具有第二P型MOS晶体管以及第二N型MOS晶体管；以及侧壁毗邻互联结构，形成于一栅极互联层的间隔壁，与该栅极互联层一起被用来将该第一反相器的漏极节点与该第二反相器的至少两个晶体管的栅极作一连接。
根据上述构想，其中上述静态随机存取存储器存储单元还包含第一金属层，以对于至少一字线以及至少一电源供应线或是存取线提供导通垫。
根据上述构想，其中上述第一金属层也被用于在该第一反相器或该第二反相器中的所述二个晶体管的漏极之间形成连接。
根据上述构想，其中上述静态随机存取存储器存储单元还包含第二金属层，以对于至少一电源供应线或是存取线提供一字线金属条状物以及导通垫。
根据上述构想，其中上述静态随机存取存储器存储单元还包含第三金属层，以形成一电源供应线以及存取线。
根据上述构想，其中上述静态随机存取存储器存储单元还包含至少一有源区，一硅化物层形成于该有源区上，以作为存储单元互联层，以将第一反相器的晶体管的漏极节点之间进行连接。
根据上述构想，其中上述侧壁毗邻连接结构被电连接到传输门的源极。
根据上述构想，其中上述静态随机存取存储器存储单元还包含第一金属层，该第一金属层用于形成至少一电源供应线以及至少一存取线。
本发明还提供一种形成侧壁毗邻连接结构的方法，包含下列步骤：形成一绝缘衬底；形成一第一半导体组件于该绝缘衬底上，该第一半导体组件具有至少一有源区，一非导电性互联层形成于该有源区上，该互联层用于连接到一第二半导体组件的栅极，其中该第二半导体组件为一MOS晶体管；移除该有源区上方的该互联层的间隔壁部分；以及形成连续的硅化金属层于该有源区和该互联层上方而不被该间隔壁所中断，其中该连续的硅化金属层将该第一半导体组件的该有源区连接到该第二半导体组件的栅极。
根据上述构想，其中形成该硅化金属层的步骤还包含：
形成金属物质层于该互联层和该有源区的顶端；以及
对该金属物质层进行退火以形成该硅化金属层。
根据上述构想，其中上述硅化金属层可以是下列其中之一：TiSi2、CoSi2、NiSi、PtSi或是WSi。
依照本发明一较佳实施例，所提出的经过改良的接触窗结构，可以把原来用以将钨插塞接合的接触窗或是一对接触窗的结构，取代以更有效率且更简单的金属绕线(routing)，这也使得接触窗的对准制程能有更大的偏差容许值。
附图说明
图1是标准静态随机存取存储器(SRAM)存储单元的电路图。
图2是表示依照本发明的一较佳实施例，一种P型金属氧化物半导体场效晶体管(MOSFET)以及接触窗建构在绝缘层上覆硅的间隔壁的剖面图。
图3是表示依照本发明的一较佳实施例，一种半SRAM存储单元的第一金属预先布局图。
图4-5是表示依照本发明的一较佳实施例，标准SRAM存储单元的第一布局图。
图6-7是表示依照本发明的一较佳实施例，标准SRAM存储单元的第二布局图。
图8-9是表示依照本发明的一较佳实施例，标准SRAM存储单元的第三布局图。
图10A为处理流程图，其显示了依照本发明的一较佳实施例的制程中，使用单一光致抗蚀剂层的制程步骤。
图10B为处理流程图，其显示了依照本发明的一较佳实施例的制程中，使用双光致抗蚀剂层的制程步骤。
图10C为处理流程图，其显示了依照本发明的一较佳实施例的制程中，使用了抗反射涂层的制程步骤。
其中，附图标记说明如下：
1 金属层 2： 金属层
3 金属层 200 剖面图
202 岛 204 绝缘衬底
206 多晶硅栅极层 208 P型MOSFET
210 多晶硅连接层 212 栅极氧化层
214 源极和漏极界面 216 间隔壁
218 源极和漏极界面 220 间隔壁
222、224 硅化金属层 226、228 硅化金属层
230 栅极氧化层边缘 232 连续硅化金属层
300 第一金属制前布局 302 多晶硅栅极
304 区域 306 边缘
308 光致抗蚀剂层介层插塞 310 边缘
312 多晶硅栅极硅化金属 314 P型MOSFET
316 N型MOSFET 318 反相器
320 源极 322 漏极
324 源极 326 漏极
328 掩膜线 330 硅化金属阱
332 N+掺杂源极 334 N型MOSFET
336 N+掺杂漏极 400 第一布局
402 多晶硅栅极层 404 P型MOSFET
406 N型MOSFET 408 反相器
410 多晶硅栅极层 412 P型MOSFET
414 N型MOSFET 416 反相器
418 传输门 420 节点
422 晶体管 424 导电带
426、428 导接垫 430、432 导接垫
434 N型阱 500 第一金属层布局
502 区域字线 504 VCC
506 VSS 508 字线
510 反相位线 600 第二布局
602 连接线 604 漏极
606 P型MOSFET 608 漏极
610 N型MOSFET 612 反相器
614、616、618、620、622导接垫 624 连接线
626 反相器 700 第二金属层的布局
702 整体字线 704、706 条状物
708、710 位线 800 第三布局
802 条状物 804 位线
806 反相位线 808、810 导接垫
900 第三金属层布局 902、904 条状物
1000 制造流程 1002 步骤
1004 MOS晶体管 1006 多晶硅互联
1008 绝缘层上覆硅衬底 1010、1012 间隔壁
1014 光致抗蚀剂层 1016 光致抗蚀剂层介层插塞
1018、1020、1022步骤 1024 金属硅化物层
1026 层间介电层 1028 介层插塞
1030 方块 1032 制造流程
1034 步骤 1036 第一光致抗蚀剂层
1038 第二光致抗蚀剂层 1040 光致抗蚀剂层介层插塞
1042 间隔壁 1044、1046、1048步骤
1050 金属硅化物 1052 层间介电层
1054 介层插塞 1056 方块
1058 制造流程 1060 步骤
1062 金属硅化物 1064 抗反射层
1066 光致抗蚀剂层 1068 介层插塞
1070、1072、1074步骤 1076 金属硅化物层
1078 层间介电层 1080、1082 介层插塞
1084 方块
具体实施方式
本发明所揭示的内容，对于特别是集成电路以及接触窗/连接线结构的绝缘层上覆硅(Silicon-on-Insulator：SOI)技术的布局(layout)，提供改善的方法。对于依据本发明所揭示的内容，以静态随机存取存储器(SRAM)存储单元作为例子，以说明本发明的方法与结构，但是此技术也可以应用在其它半导体组件中。
如下所述，本发明采用多晶硅(poly)间隔壁接合的连接线结构，以在栅极多晶硅以及有源区域之间，将接合的接触窗、钨插塞接合的接触窗或者是两个接触窗，用半导体组件中的金属绕线层取代。
请参照图1，其表示依照标准的六晶体管SRAM存储单元100的电路图，其中相互耦合的反相器锁存数据是由位线BL，经由传输门PG-1写进反相器I-1(包含晶体管PU-1与PD-1)，而且同时由反相位线BLB经由传输门PG-2写进反相器I-2(包含晶体管PU-2与PD-2)并经过此反相器处理而获得与位线BL上的准位互补的准位。而储存的数据可以经由存取线路(例如位线BL)读取其准位，同时可以在反相位线BLB上读取到与位线BL准位反相的反相准位。前述二个位线所分别连通的二个传输门，同时被字线WL加以切换。
图1中的六晶体管SRAM，依据本发明的一较佳实施例，以绝缘层上覆硅(SOI)技术实现之后，在图2中显示其一部分的剖面图200。此集成电路组件是在以硅为基础材料的岛202中所形成，而此岛202位于绝缘衬底204上，此硅岛202的厚度可以是介于大约20至1500埃(angstroms)之间。P型金属氧化物半导体场效晶体管(MOSFET)208的多晶硅栅极层206以及多晶硅连接层(或称栅极连接层)210，是由沉积于栅极介电层，或称栅极氧化层212上面的一个多晶硅层所形成。此栅极介电材料可以是SiO2、SiON、含氮氧化物、Ta、Al或是Hf、氮氧化物、高K(介电系数)值材料、或以上物质的任意组合。P型低掺杂漏极是经由多晶硅层206以及210的介层插塞(via)对硅岛202作离子注入，扩散到整个岛202的深度而产生源极和漏极界面214所形成。在间隔壁216产生之后，可以经由介层插塞对于硅岛202进行高浓度与高能量的P型离子注入，并且扩散至硅岛202的整个深度，而产生源极和漏极界面218。被定义图案之后的光致抗蚀剂层中具有介层插塞，此使得多晶硅连接层210的间隔壁220得以在选定的接触窗区域内被蚀刻。
接着，一种金属(未图示)，例如钛，可以被沉积在附图中整个结构暴露的表面上，一种高温制程使得暴露的硅表面与其上的金属形成合金而产生硅化金属表面层，因此硅化金属层222形成于多晶硅栅极层206表面上，而硅化金属层224形成于源极和漏极区域表面上。硅化金属层226是形成于多晶硅连接层210的表面上，硅化金属层228形成于多晶硅连接层210的间隔壁(spacer)的表面上，接着，除上述之外而未被合金化的金属会被蚀刻掉。因为所选的金属不会和氧化硅形成合金，所以在氧化硅所构成的间隔壁216表面上的残余金属，会在后续的制程中被蚀刻清除掉。因为横越整个栅极氧化层上的间隔非常小(例如小于50埃)，所以当多晶硅连接层210的间隔壁被蚀刻而暴露的介电质边缘部分，例如栅极氧化层边缘230，其表面上的金属层可能并未被完全清除掉。此金属硅化物可以包含下列：TiSi2、CoSi2、NiSi、PtSi、WSi2或其它金属基物质、例如TiN、TiW、TaN。硅化金属表面层的厚度可能甚至小于350埃，在一些应用中，硅化金属表面层在栅极互联层和有源区之间，提供了大约100欧姆/ea或更低的电阻，
在高温合金制程进行之中，不只是金属原子扩散进入硅之中，由单晶硅岛202和互联多晶硅层210处，硅也扩散进入与其接触的金属层之中。因此硅化金属就形成在连续层232之中，其甚至延伸越过狭窄的栅极氧化层边缘230，因此硅岛202和多晶硅连接层210不再由栅极氧化层212将其分隔开来，此连续硅化金属层232即具有间隔壁接合的连接结构。由SRAM存储单元的展望来说，此硅化金属层可以被用来做为拉式(pull)P型沟道MOSFET与推式(Push)N型MOSFET之间的存储单元内部连接机构，其中绝缘层上覆硅(Silicon On Insulator：SOI)的P型有源区域和绝缘层上覆硅的N型有源区域，是直接并且是持续连接的。
图3显示的是依据本发明所揭示的一个实施例，一半的SRAM存储单元的第一金属制程前布局300中，多晶硅栅极302形成硅化金属之后，就构成了另外半个SRAM存储单元(未图标)中的反相器的栅极。因为光致抗蚀剂层具有一个介层插塞，所以区域304使部分多晶硅栅极302暴露出来的，并且其间隔壁是将边缘306清除而得到的，这部分描述对于光致抗蚀剂层介层插塞308而言，也是作相同处理，在介层插塞308中的间隔壁，是通过对多晶硅栅极硅化金属312的边缘310加以蚀刻清除而得到的。此多晶硅栅极硅化金属312，构成了反相器318(I-1)的P型MOSFET314(PU-1)和N型MOSFET316(PD-1)的栅极。
经过硅化金属处理的P+型有源区域包含P型MOSFET的源极320和漏极322，而经过硅化金属处理的N+型有源区域包含N型MOSFET的源极324和漏极326。掩膜线328为注入并扩散在整个P型MOSFET314之下的N型阱的边缘。除了在P型MOSFET314的栅极的下方，以及经过选取的位于P+掺杂漏极322和掩膜线328之间的硅化金属阱330等部分之外，对于整个表面进行N型阱掺杂，此硅化金属阱330是一个有源区域，可以对其进行P型掺杂或N型掺杂，也可以不对其进行P型掺杂或N型掺杂。因为硅化金属表面会把P型MOSFET的P+掺杂漏极322短路到经过硅化金属处理的N型MOSFET的N+掺杂漏极326，所以对于硅化金属阱330而言，其掺杂步骤是可以视需要决定是否要进行的。甚至N型MOSFET经硅化金属处理的N+掺杂漏极326，与传输门N型MOSFET334(PG-1)的经硅化金属处理的N+掺杂源极332是共通的，并且N型MOSFET334具有经硅化金属处理的N+掺杂漏极336。
此连接线，通过在漏极322和326之间的硅化金属阱330，回避了使用两个接触窗的必要性，每一个漏极都避免了一个接触窗的使用，而这些接触窗在公知技术中都是不可避免要用的。此二个漏极322与326，是由硅化金属阱330加以连接，形成了反相器318的储存节点，此储存节点被形成于经过硅化金属处理的栅极多晶硅层302的边缘306的侧壁毗邻接触窗，连接到经过硅化金属处理的栅极多晶硅层302。在图2中的232，所显示的就是此侧壁毗邻接触窗。通过利用此硅化金属阱330，其有助于形成反相器318的节点，并且侧壁毗邻接触窗将前述储存节点连接到经硅化金属处理的栅极多晶硅层302，其提供了在面积利用上很有效的连接结构，因此避免了原先储存节点中所必须使用的两个金属漏极、其金属绕线与钨插塞毗邻接触窗。或是避免了一对接触窗及其金属绕线，而取代以较简单而且节省面积的具有金属硅化物层的侧壁毗邻接触窗。
在图4中所显示的是依据本发明所揭示的其中一个实施例中，静态随机存取存储器(SRAM)存储单元的一个第一布局400的输出图形。此布局400利用了如图2和图3所示的密集接触窗结构，在图4中所显示的，除图3中的传输门和反相器之外，也包含与其对称的传输门和反相器，使得在图4中所显示的是一个完整的SRAM存储单元。多晶硅栅极层402构成反相器408(I-1)的P型MOSFET404(PU-1)与N型MOSFET406(PD-1)的栅极，而多晶硅栅极层410构成反相器416(I-2)的P型MOSFET412(PU-2)与N型MOSFET414(PD-2)的栅极。传输门418(PG-1)连接到反相器408的节点420，晶体管422(PG-1)连接到反相器416的节点422。金属层1，如图中的粗体线所包围的部分，被用来作为对字线和对于导接垫(landing pad)426、428、430以及432分别和VCC、VSS、位线以及反相位线连接导通的导电带424，N型阱434使用于P型MOSFET404与412中。
图5显示的是相关于第一布局400的第一金属层布局500包含金属层1与金属层2，金属层1在此包含区域字线502以及如图4所示的导接垫，金属层2在此包含VCC504、VSS506、字线508以及反相位线510。就如所见到的，两个金属层安置的方向基本上是互相垂直的。在金属层2中，存取线508与510是被插入于电源供应线504和506中间，以作为噪声屏蔽之用。
图6显示的是依据本发明所揭示的实施方式的一个说明例中，SRAM存储单元的第二布局600利用侧壁毗邻接触窗，而不是如图2和图3所示的，经过硅化金属处理的有源区连接。金属层1被用来将P型MOSFET606(PU-1)的漏极604与N型MOSFET610(PD-1)的漏极608连接在一起，以完成反相器612(I-1)的储存节点。金属层1也被用来作为对字线的导接垫614，并对导接垫616、618、620以及622分别和VCC、VSS、位线以及反相位线连接导通之用。连接线624在反相器626中的作用，就像连接线602在反相器612中的作用。
图7显示的是关于第二布局600的第二金属层的布局700，其中第二金属层的布局700包含金属层2，其作为整体(Global)字线702并且其走向与栅极多晶硅的走向平行，并且整体地在垂直方向上经工由VIA而连接金属层1与金属层3。金属层2主要是作为字线金属带，以及电源供应线和/或存取线接取的导接垫。第二金属层布局700也包含金属层1和金属层3，其中金属层32的走向与多晶硅栅极垂直，以对VCC和VSS提供条状物704和706，并提供位线708和710。
图8显示的是依据本发明所揭示的实施方式的一个说明例中，SRAM存储单元的第三布局800，第三布局800利用了图2和图3中所使用的密集接触窗结构，其有源组件与图4相同，金属层1如图所示，其走向与栅极多晶硅垂直，对于VCC提供了条状物802，位线804及反相位线806，并且对于VSS以及字线分别以808与810提供作为导接垫(landing pad)。
图9显示的是相应于第三布局800的第三金属层的布局900，第三金属层的布局900包含如图8所描述的金属层1，以及金属层2，其包含了对于VSS以及字线提供条状物902与904。
在本发明揭示以后，本领域的技术人员可以容易地推知，定义反相器多晶硅栅极的图案时，可以将其延伸，使其与N型MOSFET和P型MOSFET的漏极都互相重迭，既是如此，就能够在形成侧壁毗邻接触窗时，使其在SRAM存储单元内，直接将第一反相器内的晶体管的漏极连接到第二反相器内的晶体管的栅极。
图10A所示是制造流程1000，其中显示的是有关于使用单一光致抗蚀剂层的制程步骤。在步骤1002中，MOS晶体管1004和多晶硅互联1006形成在绝缘层上覆硅(SOI)的衬底1008上，然后对于绝缘层上覆硅(SOI)的衬底1008进行离子注入，以形成轻掺杂漏极(LDD)于其中。间隔壁1010形成在MOS晶体管1004的侧边上，并且间隔壁1012形成在多晶硅互联1006的侧边上。将光致抗蚀剂层1014覆盖在前述结构表面上之后，显影并形成光致抗蚀剂层介层插塞1016。通过光致抗蚀剂层介层插塞1016而暴露的间隔壁1012，于步骤1018中被蚀刻清除掉。在步骤1020中，光致抗蚀剂层1014被移除掉之后，进行离子注入而将掺质注入MOS晶体管1004的衬底中，前述的掺质可以是N+或P+。于步骤1022中，首先形成金属硅化物层1024于前述步骤中的整个暴露的表面上，此金属硅化物层的厚度可以是大约350埃，然后沉积层间介电层1026并将其平坦化，接着在层间介电层1026中蚀刻出介层插塞(VIA)1028，然后将金属层1形成在层间介电层1026上，也借此让金属层1充满介层插塞(VIA)1028。接着对金属层1定义图形(pattern)，以形成例如方块1030所示的图案，并且被填满之后的介层插塞(VIA)1028将金属层1连接到MOS晶体管1004的源极的表面的金属硅化物层。
图10B所提出的是制造流程1032，其中显示的是有关于使用双光致抗蚀剂层的制程步骤。在步骤1034中所进行的制程与第10A图所示及其相关描述类似，在绝缘层上覆硅(SOI)的衬底1008上形成MOS晶体管1004和多晶硅互联1006然后对于绝缘层上覆硅(SOI)的衬底1008进行离子注入，以形成轻掺杂漏极(LDD)于其中，接着形成间隔壁1010在MOS晶体管1004的侧边上，然后形成第一光致抗蚀剂层1036于整个表面上，接着形成第二光致抗蚀剂层1038于第一光致抗蚀剂层1036的表面上，然后显影并形成光致抗蚀剂层介层插塞1040于第二光致抗蚀剂层1038中，并且后续会被用来蚀刻清除间隔壁1042。在步骤1044中，光致抗蚀剂层介层插塞1040形成的方向是往其下方的第一光致抗蚀剂层1036之中形成介层插塞的，所以会将间隔壁1042暴露出来，并会在后续的制程中被蚀刻清除掉。在后续的步骤1046中，在光致抗蚀剂层1036和1038被移除之后，将掺质DP对绝缘层上覆硅(SOI)的衬底1004进行离子注入，所使用的掺质DP可以是N+或是P+。在步骤1048中，首先形成金属硅化物1050于所有的暴露的硅表面上，然后形成一层间介电层1052于整个表面上，并加以平坦化，接着在层间介电层1052中蚀刻出介层插塞(VIA)1054，然后将金属层1形成在层间介电层1052上，也借此让金属层1充满介层插塞(VIA)1054。接着对金属层1定义图形(pattern)，以形成例如方块1056所示的图案，并且被填满之后的介层插塞(VIA)1054将金属层1连接到MOS晶体管1004的源极的表面的金属硅化物层。
图10C所示是制造流程1058，其中显示的是有关于使用抗反射涂层(Anti-Reflection Coating：ARC)的制程步骤，其与图10A中所示的制造流程1000相似，其中的MOS晶体管1004和多晶硅互联1006形成在绝缘层上覆硅(SOI)的衬底1008上，然后对于绝缘层上覆硅(SOI)的衬底1008进行离子注入，以形成轻掺杂漏极(LDD)于其中。间隔壁1010形成在MOS晶体管1004的侧边上。在步骤1060中，抗反射层1062形成在所有的暴露表面上，包含间隔壁1064上。然后光致抗蚀剂层1066形成在抗反射层1062上，在此之后，显影并形成介层插塞1068于光致抗蚀剂层1066中。在步骤1070中，被介层插塞1068暴露的部分抗反射层1062被蚀刻清除掉，因此原来被遮蔽的间隔壁1064就被暴露出来。在步骤1072中，在间隔壁1064被移除之后，光致抗蚀剂层1066也被移除掉。然后进行离子注入而将掺质DP注入MOS晶体管1004的衬底中，前述的掺质可以是N+或P+。于步骤1074中，首先形成金属硅化物层1076于前述步骤中的整个暴露的硅表面上，然后沉积层间介电层1078并将其平坦化，接着在层间介电层1078中蚀刻出介层插塞(VIA)1080与1082，然后将金属层1形成在层间介电层1078上，也借此让金属层1充满介层插塞(VIA)1080与1082中。然后对金属层1定义图形(pattern)，以形成例如方块1084所示的图案，并且被填满之后的介层插塞(VIA)1080和1082分别将金属层1连接到MOS晶体管1004的漏极和源极的表面的金属硅化物层。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何熟悉本领域的技术人员，在不脱离本发明的精神和范围内，可作各种更动与润饰，因此本发明的保护范围当视所附的权利要求所界定为准。
Claims (21)
1.一种半导体接触窗连接线结构，包含：
一绝缘衬底；
一第一半导体组件，形成于该绝缘衬底上；
一非导电性栅极互联层，形成于该绝缘衬底上，该非导电性栅极互联层连接一第二半导体组件的栅极，其中该第二半导体组件为一MOS晶体管；以及
一金属硅化物层，形成于该非导电性栅极互联层以及该第一半导体组件的有源区上，借以使得该第一半导体组件的漏极和该第二半导体组件的漏极形成连接，以及该第一半导体组件的栅极和该第二半导体组件的栅极形成连接。
2.如权利要求1所述的半导体接触窗连接线结构，其特征在于该硅化物层还覆盖在介电质边缘部分上，该介电质边缘部分将该栅极互联层与该有源区分隔开来。
3.如权利要求1所述的半导体接触窗连接线结构，其特征在于该硅化物层还覆盖在该栅极互联层的间隔壁上。
4.如权利要求1所述的半导体接触窗连接线结构，其特征在于该第一半导体组件的有源区形成在一硅基物质层之上，该硅基物质层是在该绝缘衬底上，其中上述硅基物质层具有的厚度最少为20埃以上。
5.如权利要求1所述的半导体接触窗连接线结构，其特征在于该第一半导体组件的有源区用以作为该第一半导体组件和该第二半导体组件之间的一区域连接层。
6.一静态随机存取存储器存储单元，形成于一绝缘衬底上，该存储单元包含：
至少一有源区，一金属硅化物层形成于该有源区上，以作为存储单元互联层，以将至少一P型MOS晶体管与一N型MOS晶体管的漏极节点连接，以及将该P型MOS晶体管与该N型MOS晶体管的栅极节点连接，其中该P型MOS晶体管与该N型MOS晶体管组成第一反相器；以及
侧壁毗邻连接结构，与一栅极互联层相接，其中该侧壁毗邻连接结构与该栅极互联层一起被用来将该第一反相器的漏极节点与一第二反相器的至少两个晶体管的栅极作一连接，其中该第二反相器由一P型MOS晶体管和一N型MOS晶体管组成。
7.如权利要求6所述的静态随机存取存储器存储单元，其特征在于上述的有源区还连接到至少一传输门的源极节点。
8.如权利要求7所述的静态随机存取存储器存储单元，其特征在于上述传输门的栅极节点被连接到一存取线。
9.如权利要求6所述的静态随机存取存储器存储单元，其特征在于还包含第一金属层，用以形成字线金属条状物以及作为电源供应线和存取线的导通垫。
10.如权利要求9所述的静态随机存取存储器存储单元，其特征在于还包含第二金属层，用以形成电源供应线和存取线。
11.一静态随机存取存储器存储单元，形成于一绝缘衬底上，该存储单元至少包含：一第一反相器，该第一反相器具有第一P型MOS晶体管以及第一N型MOS晶体管；
一第二反相器，该第二反相器具有第二P型MOS晶体管以及第二N型MOS晶体管；以及
侧壁毗邻连接结构与一栅极互联层连接，其中该侧壁毗邻连接结构与该栅极互联层一起被用来将该第一反相器的漏极节点与该第二反相器的至少两个晶体管的栅极作一连接。
12.如权利要求11所述的静态随机存取存储器存储单元，其特征在于还包含第一金属层，以对于至少一字线以及至少一电源供应线或是存取线提供导通垫。
13.如权利要求12所述的静态随机存取存储器存储单元，其特征在于上述第一金属层也被用于在该第一反相器或该第二反相器中的所述二个晶体管的漏极之间形成连接。
14.如权利要求12所述的静态随机存取存储器存储单元，其特征在于还包含第二金属层，以对于至少一电源供应线或是存取线提供一字线金属条状物以及导通垫。
15.如权利要求14所述的静态随机存取存储器存储单元，其特征在于还包含第三金属层，以形成一电源供应线以及存取线。
16.如权利要求11所述的静态随机存取存储器存储单元，其特征在于还包含至少一有源区，一金属硅化物层形成于该有源区上，以作为存储单元互联层，以将该第一反相器的晶体管的漏极节点之间进行连接。
17.如权利要求11所述的静态随机存取存储器存储单元，其特征在于上述侧壁毗邻连接结构被电连接到传输门的源极。
18.如权利要求11所述的静态随机存取存储器存储单元，其特征在于还包含第一金属层，该第一金属层用于形成至少一电源供应线以及至少一存取线。
19.一种形成侧壁毗邻连接结构的方法，包含下列步骤：
形成一绝缘衬底；
形成一第一半导体组件于该绝缘衬底上，该第一半导体组件具有至少一有源区，一非导电性互联层形成于该有源区上，该互联层用于连接到一第二半导体组件的栅极，其中该第二半导体组件为一MOS晶体管；
移除该有源区上方的该互联层的间隔壁部分；以及
形成连续的硅化金属层于该有源区和该互联层上方而不被该间隔壁所中断，其中该连续的硅化金属层将该第一半导体组件的该有源区连接到该第二半导体组件的栅极。
20.如权利要求19所述的形成侧壁毗邻连接结构的方法，其特征在于形成该硅化金属层的步骤还包含：
形成金属物质层于该互联层和该有源区的顶端；以及
对该金属物质层进行退火以形成该硅化金属层。
21.如权利要求20所述的形成侧壁毗邻连接结构的方法，其特征在于上述硅化金属层是下列其中之一：TiSi2、CoSi2、NiSi、PtSi或是WSi。
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