JP3039432B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3039432B2 JP3039432B2 JP9077715A JP7771597A JP3039432B2 JP 3039432 B2 JP3039432 B2 JP 3039432B2 JP 9077715 A JP9077715 A JP 9077715A JP 7771597 A JP7771597 A JP 7771597A JP 3039432 B2 JP3039432 B2 JP 3039432B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- insulating film
- interlayer insulating
- silicon film
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にＳＲＡＭのメモリセルの製造方法に関す
る。
法に関し、特にＳＲＡＭのメモリセルの製造方法に関す
る。
【０００２】
【従来の技術】近年、メモリ回路とロジック回路とを混
載する半導体装置が種々に開発検討されてきている。こ
のような中で、ＳＲＡＭとロジック回路とを混載した１
チップマイクロプロセッサのような半導体装置が開発実
用化されている。この場合には、ＳＲＡＭとロジック回
路を同一工程で形成しなければならない。
載する半導体装置が種々に開発検討されてきている。こ
のような中で、ＳＲＡＭとロジック回路とを混載した１
チップマイクロプロセッサのような半導体装置が開発実
用化されている。この場合には、ＳＲＡＭとロジック回
路を同一工程で形成しなければならない。
【０００３】現在、ロジック回路の半導体装置では、絶
縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）
のトランジスタとしての性能を最大限に引き出すことが
重要である。このために、ＭＯＳトランジスタのソース
・ドレイン領域となる拡散層あるいはゲート電極はシリ
サイド化される。すなわち、ＭＯＳトランジスタを形成
するためにサリサイド化の工程が必要になる。また、こ
の場合にはＭＯＳトランジスタのソース・ドレイン領域
の形成工程後は低温化が必須になっている。
縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）
のトランジスタとしての性能を最大限に引き出すことが
重要である。このために、ＭＯＳトランジスタのソース
・ドレイン領域となる拡散層あるいはゲート電極はシリ
サイド化される。すなわち、ＭＯＳトランジスタを形成
するためにサリサイド化の工程が必要になる。また、こ
の場合にはＭＯＳトランジスタのソース・ドレイン領域
の形成工程後は低温化が必須になっている。
【０００４】以下、このようなロジック回路の半導体装
置の製造工程をＳＲＡＭの製造に適用する従来の方法を
説明する。
置の製造工程をＳＲＡＭの製造に適用する従来の方法を
説明する。
【０００５】初めに、このスタティック型メモリセルの
等価回路を図５で説明する。図５に示すように、通常、
ＳＲＡＭのメモリセルは２つの高抵抗の負荷抵抗素子と
４つのＮチャネル型のＭＯＳトランジスタとで構成され
る。
等価回路を図５で説明する。図５に示すように、通常、
ＳＲＡＭのメモリセルは２つの高抵抗の負荷抵抗素子と
４つのＮチャネル型のＭＯＳトランジスタとで構成され
る。
【０００６】ここで、１対の負荷抵抗素子と１対のＭＯ
Ｓトランジスタとでフリップフロップ回路が形成され
る。すなわち、１対の駆動用ＭＯＳトランジスタＴ1 お
よびＴ2 のドレインが、それぞれ他方のゲートに接続さ
れている。そして、それぞれのドレインには負荷抵抗Ｒ
1 、Ｒ2 を通して電源電圧Ｖｃｃが印加される。また、
上記の１対の駆動用ＭＯＳトランジスタＴ1 およびＴ2
のソースは接地電位Ｖｓｓに固定される。
Ｓトランジスタとでフリップフロップ回路が形成され
る。すなわち、１対の駆動用ＭＯＳトランジスタＴ1 お
よびＴ2 のドレインが、それぞれ他方のゲートに接続さ
れている。そして、それぞれのドレインには負荷抵抗Ｒ
1 、Ｒ2 を通して電源電圧Ｖｃｃが印加される。また、
上記の１対の駆動用ＭＯＳトランジスタＴ1 およびＴ2
のソースは接地電位Ｖｓｓに固定される。
【０００７】さらに、転送用ＭＯＳトランジスタＴ3 お
よびＴ4 のソース／ドレインが、上記のフリップフロッ
プ回路の蓄積ノードＮ1 およびＮ2 にそれぞれ接続され
ている。そして、転送用ＭＯＳトランジスタＴ3 の他方
のソース／ドレインにビット線ＢＬが接続され、同様
に、転送用ＭＯＳトランジスタＴ4 の他方のソース／ド
レインにビット線ＢＬバーが接続されている。また、こ
れらの１対の転送用ＭＯＳトランジスタＴ3 とＴ4 のゲ
ートにワード線ＷＬが接続されている。そして、このよ
うな回路構成のメモリセルに記憶情報１ビット分が蓄え
られる。
よびＴ4 のソース／ドレインが、上記のフリップフロッ
プ回路の蓄積ノードＮ1 およびＮ2 にそれぞれ接続され
ている。そして、転送用ＭＯＳトランジスタＴ3 の他方
のソース／ドレインにビット線ＢＬが接続され、同様
に、転送用ＭＯＳトランジスタＴ4 の他方のソース／ド
レインにビット線ＢＬバーが接続されている。また、こ
れらの１対の転送用ＭＯＳトランジスタＴ3 とＴ4 のゲ
ートにワード線ＷＬが接続されている。そして、このよ
うな回路構成のメモリセルに記憶情報１ビット分が蓄え
られる。
【０００８】次に、上記のサリサイド化の工程をスタテ
ィック型メモリセルの形成に適用する場合について、図
６に基づいて説明する。ここで、図６はこの製造工程順
の断面図である。また、この断面図は、上記フリップフ
ロップ回路の片方と１つの情報転送用ＭＯＳトランジス
タの断面を示している。
ィック型メモリセルの形成に適用する場合について、図
６に基づいて説明する。ここで、図６はこの製造工程順
の断面図である。また、この断面図は、上記フリップフ
ロップ回路の片方と１つの情報転送用ＭＯＳトランジス
タの断面を示している。
【０００９】図６（ａ）に示すように、半導体基板１０
１上に選択的にフィールド酸化膜１０２を形成する。そ
して、フィールド酸化膜１０２の形成されていない領域
の半導体基板１０１表面にゲート酸化膜１０３を形成す
る。次に、全面を被覆するように多結晶シリコン膜１０
４を形成する。ここで、多結晶シリコン膜１０４はリン
不純物等の不純物を高濃度に含有する。
１上に選択的にフィールド酸化膜１０２を形成する。そ
して、フィールド酸化膜１０２の形成されていない領域
の半導体基板１０１表面にゲート酸化膜１０３を形成す
る。次に、全面を被覆するように多結晶シリコン膜１０
４を形成する。ここで、多結晶シリコン膜１０４はリン
不純物等の不純物を高濃度に含有する。
【００１０】次に、図６（ｂ）に示すように、フォトリ
ソグラフィ技術とドライエチング技術とで多結晶シリコ
ン膜１０４を加工し、駆動用ＭＯＳトランジスタのゲー
トポリシリコン層１０５と転送用ＭＯＳトランジスタの
ゲートポリシリコン層１０６を形成する。なお、ゲート
ポリシリコン層１０６ａは隣接するメモリセルの転送用
ＭＯＳトランジスタのゲートポリシリコン層である。そ
して、これらのゲートポリシリコン層１０５，１０６お
よび１０６ａの側壁にサイドウォール絶縁膜１０７を形
成する。
ソグラフィ技術とドライエチング技術とで多結晶シリコ
ン膜１０４を加工し、駆動用ＭＯＳトランジスタのゲー
トポリシリコン層１０５と転送用ＭＯＳトランジスタの
ゲートポリシリコン層１０６を形成する。なお、ゲート
ポリシリコン層１０６ａは隣接するメモリセルの転送用
ＭＯＳトランジスタのゲートポリシリコン層である。そ
して、これらのゲートポリシリコン層１０５，１０６お
よび１０６ａの側壁にサイドウォール絶縁膜１０７を形
成する。
【００１１】次に、ヒ素等の不純物を高濃度にイオン注
入し、熱処理を施して拡散層１０８および１０９を形成
する。そして、全面に高融点金属層たとえばチタン層を
形成し、熱処理を加えた後、絶縁膜上の未反応のチタン
層を除去する。
入し、熱処理を施して拡散層１０８および１０９を形成
する。そして、全面に高融点金属層たとえばチタン層を
形成し、熱処理を加えた後、絶縁膜上の未反応のチタン
層を除去する。
【００１２】このようにして、ゲートポリシリコン層１
０５上にゲートシリサイド層１１０、ゲートポリシリコ
ン層１０６および１０６ａ上にもゲートシリサイド層１
１１および１１１ａを形成する。この積層する構造のゲ
ートポリシリコン層とゲートシリサイド層とがＭＯＳト
ランジスタのゲート電極となる。そして、同時に、拡散
層１０８および１０９上にソース・ドレインシリサイド
層１１２と１１３を形成する。このようにして、駆動用
ＭＯＳトランジスタと転送用ＭＯＳトランジスタのゲー
ト電極とソース・ドレインはシリサイド化される。
０５上にゲートシリサイド層１１０、ゲートポリシリコ
ン層１０６および１０６ａ上にもゲートシリサイド層１
１１および１１１ａを形成する。この積層する構造のゲ
ートポリシリコン層とゲートシリサイド層とがＭＯＳト
ランジスタのゲート電極となる。そして、同時に、拡散
層１０８および１０９上にソース・ドレインシリサイド
層１１２と１１３を形成する。このようにして、駆動用
ＭＯＳトランジスタと転送用ＭＯＳトランジスタのゲー
ト電極とソース・ドレインはシリサイド化される。
【００１３】次に、図６（ｃ）に示すように、全面を被
覆するように層間絶縁膜１１４を形成する。そして、駆
動用ＭＯＳトランジスタのゲートシリサイド層１１０と
拡散層１０８に達するコンタクト孔１１５を形成する。
引き続いて、不純物を含有しない膜厚の薄い多結晶シリ
コン膜を堆積し、低濃度不純物をイオン注入して所定の
パターンに加工する。このようにして、高抵抗ポリシリ
コン層１１６を形成する。ここで、高抵抗ポリシリコン
層１１６は、コンタクト孔１１５部を通して駆動用ＭＯ
Ｓトランジスタのゲート電極と転送用ＭＯＳトランジス
タのソース／ドレイン領域とに電気接続されるようにな
る。
覆するように層間絶縁膜１１４を形成する。そして、駆
動用ＭＯＳトランジスタのゲートシリサイド層１１０と
拡散層１０８に達するコンタクト孔１１５を形成する。
引き続いて、不純物を含有しない膜厚の薄い多結晶シリ
コン膜を堆積し、低濃度不純物をイオン注入して所定の
パターンに加工する。このようにして、高抵抗ポリシリ
コン層１１６を形成する。ここで、高抵抗ポリシリコン
層１１６は、コンタクト孔１１５部を通して駆動用ＭＯ
Ｓトランジスタのゲート電極と転送用ＭＯＳトランジス
タのソース／ドレイン領域とに電気接続されるようにな
る。
【００１４】さらに、上記のパターン加工した多結晶シ
リコン膜の所定の領域に高濃度の不純物をイオン注入す
る。そして、熱処理を施してその抵抗を下げる。このよ
うにして、電源配線１１７および１１７ａを形成する。
以上のようにして、サリサイド化されたＭＯＳトランジ
スタを有するメモリセルができあがる。
リコン膜の所定の領域に高濃度の不純物をイオン注入す
る。そして、熱処理を施してその抵抗を下げる。このよ
うにして、電源配線１１７および１１７ａを形成する。
以上のようにして、サリサイド化されたＭＯＳトランジ
スタを有するメモリセルができあがる。
【００１５】しかし、ＭＯＳトランジスタをサリサイド
化した後は、７００℃程度の低温の熱処理しか適用でき
なくなる。このために、電源配線１１７あるいは１１７
ａを充分に低抵抗にするのが難しい。
化した後は、７００℃程度の低温の熱処理しか適用でき
なくなる。このために、電源配線１１７あるいは１１７
ａを充分に低抵抗にするのが難しい。
【００１６】これを回避する方法が特開平４−３２０３
７１号公報に示されている。この方法の要点は、駆動用
ＭＯＳトランジスタと転送用ＭＯＳトランジスタのゲー
ト電極となるゲートポリシリコン層と同一層の多結晶シ
リコン膜に、電源配線と負荷抵抗を形成するところにあ
る。ここで、ゲートポリシリコン層と電源配線の表面は
共にシリサイド化される。なお、負荷抵抗はシリサイド
化されない。
７１号公報に示されている。この方法の要点は、駆動用
ＭＯＳトランジスタと転送用ＭＯＳトランジスタのゲー
ト電極となるゲートポリシリコン層と同一層の多結晶シ
リコン膜に、電源配線と負荷抵抗を形成するところにあ
る。ここで、ゲートポリシリコン層と電源配線の表面は
共にシリサイド化される。なお、負荷抵抗はシリサイド
化されない。
【００１７】
【発明が解決しようとする課題】以上に説明した従来の
技術のうち、図面に基づいて説明した従来の技術では、
先述したように電源配線の低抵抗化に限界があり、ＳＲ
ＡＭの性能が低下するようになる。また、同様に、コン
タクト孔１１５部でのゲートシリサイド層１１０と高抵
抗ポリシリコン層１１６との接触抵抗が増加するように
なり、ＳＲＡＭの負荷抵抗の値の制御が難しくなる。
技術のうち、図面に基づいて説明した従来の技術では、
先述したように電源配線の低抵抗化に限界があり、ＳＲ
ＡＭの性能が低下するようになる。また、同様に、コン
タクト孔１１５部でのゲートシリサイド層１１０と高抵
抗ポリシリコン層１１６との接触抵抗が増加するように
なり、ＳＲＡＭの負荷抵抗の値の制御が難しくなる。
【００１８】また、上記の公開公報に記載の従来の技術
では、駆動用ＭＯＳトランジスタと転送用ＭＯＳトラン
ジスタのゲート電極となるゲートポリシリコン層と同一
層の多結晶シリコン膜に、電源配線と負荷抵抗が形成さ
れる。このために、電源配線と負荷抵抗は、上記ゲート
電極の形成領域から離れた領域に形成されなければなら
なくなる。このために、メモリセルのセル面積が増加
し、ＳＲＡＭの高集積化が難しくなる。
では、駆動用ＭＯＳトランジスタと転送用ＭＯＳトラン
ジスタのゲート電極となるゲートポリシリコン層と同一
層の多結晶シリコン膜に、電源配線と負荷抵抗が形成さ
れる。このために、電源配線と負荷抵抗は、上記ゲート
電極の形成領域から離れた領域に形成されなければなら
なくなる。このために、メモリセルのセル面積が増加
し、ＳＲＡＭの高集積化が難しくなる。
【００１９】本発明の目的は、上記のような問題点を解
決し、ロジック回路とＳＲＡＭを容易に混載できる半導
体装置の製造方法を提供することにある。
決し、ロジック回路とＳＲＡＭを容易に混載できる半導
体装置の製造方法を提供することにある。
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【課題を解決するための手段】 このために 本発明の半導
体装置の製造方法は、一導電型の半導体基板の表面に形
成された１対の情報転送用ＭＯＳトランジスタと、フリ
ップフロップ回路を構成する１対の駆動用ＭＯＳトラン
ジスタおよび１対の負荷抵抗素子とで形成されるスタテ
ィック型メモリセルの製造方法において、半導体基板上
に第１のゲート絶縁膜を介して第１の多結晶シリコン膜
と第１の層間絶縁膜とを積層して堆積する工程と、前記
第１の多結晶シリコン膜と前記第１の層間絶縁膜の所定
の領域を貫通し前記半導体基板に達するコンタクト孔を
形成する工程と、前記コンタクト孔を通して半導体基板
に逆導電型の不純物を導入する工程と、前記コンタクト
孔を通して半導体基板に接続する第２の多結晶シリコン
膜を前記第１の層間絶縁膜上に堆積する工程と、前記第
２の多結晶シリコン膜上に第２の層間絶縁膜を堆積し、
同一マスクで、前記第２の層間絶縁膜、前記第２の多結
晶シリコン膜、前記第１の層間絶縁膜、前記第１の多結
晶シリコン膜を順次ドライエッチングし駆動用ＭＯＳト
ランジスタのゲート電極と負荷抵抗素子とを形成する工
程と、半導体基板上に形成した第２のゲート絶縁膜およ
び前記第２の層間絶縁膜を被覆する第３の多結晶シリコ
ン膜を堆積してパターニングする工程と、前記パターニ
グした第３の多結晶シリコン膜の表面をシリサイド化し
情報転送用ＭＯＳトランジスタのゲート電極とスタティ
ック型メモリに電源を供給する電源配線とを形成する工
程とを含む。
体装置の製造方法は、一導電型の半導体基板の表面に形
成された１対の情報転送用ＭＯＳトランジスタと、フリ
ップフロップ回路を構成する１対の駆動用ＭＯＳトラン
ジスタおよび１対の負荷抵抗素子とで形成されるスタテ
ィック型メモリセルの製造方法において、半導体基板上
に第１のゲート絶縁膜を介して第１の多結晶シリコン膜
と第１の層間絶縁膜とを積層して堆積する工程と、前記
第１の多結晶シリコン膜と前記第１の層間絶縁膜の所定
の領域を貫通し前記半導体基板に達するコンタクト孔を
形成する工程と、前記コンタクト孔を通して半導体基板
に逆導電型の不純物を導入する工程と、前記コンタクト
孔を通して半導体基板に接続する第２の多結晶シリコン
膜を前記第１の層間絶縁膜上に堆積する工程と、前記第
２の多結晶シリコン膜上に第２の層間絶縁膜を堆積し、
同一マスクで、前記第２の層間絶縁膜、前記第２の多結
晶シリコン膜、前記第１の層間絶縁膜、前記第１の多結
晶シリコン膜を順次ドライエッチングし駆動用ＭＯＳト
ランジスタのゲート電極と負荷抵抗素子とを形成する工
程と、半導体基板上に形成した第２のゲート絶縁膜およ
び前記第２の層間絶縁膜を被覆する第３の多結晶シリコ
ン膜を堆積してパターニングする工程と、前記パターニ
グした第３の多結晶シリコン膜の表面をシリサイド化し
情報転送用ＭＯＳトランジスタのゲート電極とスタティ
ック型メモリに電源を供給する電源配線とを形成する工
程とを含む。
【００２７】あるいは、本発明の半導体装置の製造方法
は、一導電型の半導体基板の表面に形成された１対の情
報転送用ＭＯＳトランジスタと、フリップフロップ回路
を構成する１対の駆動用ＭＯＳトランジスタおよび１対
の負荷抵抗素子とで形成されるスタティック型メモリセ
ルの製造方法において、半導体基板上に第１のゲート絶
縁膜を介して第１の多結晶シリコン膜と第１の層間絶縁
膜とを積層して堆積する工程と、前記第１の多結晶シリ
コン膜と前記第１の層間絶縁膜の所定の領域を貫通し前
記半導体基板に達するコンタクト孔を形成する工程と、
前記コンタクト孔を通して半導体基板に逆導電型の不純
物を導入する工程と、前記コンタクト孔を通して半導体
基板に接続する第２の多結晶シリコン膜を前記第１の層
間絶縁膜上に堆積する工程と、前記第２の多結晶シリコ
ン膜上に第２の層間絶縁膜を堆積し、同一マスクで、前
記第２の層間絶縁膜、前記第２の多結晶シリコン膜、前
記第１の層間絶縁膜、前記第１の多結晶シリコン膜を順
次ドライエッチングし駆動用ＭＯＳトランジスタのゲー
ト電極と負荷抵抗素子とを形成する工程と、半導体基板
上に形成した第２のゲート絶縁膜を被覆する第３の多結
晶シリコン膜を堆積してパターニングする工程と、前記
パターニグした第３の多結晶シリコン膜の表面をシリサ
イド化し情報転送用ＭＯＳトランジスタのゲート電極を
形成する工程と、前記情報転送用ＭＯＳトランジスタの
ゲート電極を被覆する第３の層間絶縁膜を堆積し前記第
３の層間絶縁膜上に前記第２の多結晶シリコン膜に接続
する電源配線と、スタティック型メモリに接地電位を供
給するグランド配線とを形成する工程とを含む。
は、一導電型の半導体基板の表面に形成された１対の情
報転送用ＭＯＳトランジスタと、フリップフロップ回路
を構成する１対の駆動用ＭＯＳトランジスタおよび１対
の負荷抵抗素子とで形成されるスタティック型メモリセ
ルの製造方法において、半導体基板上に第１のゲート絶
縁膜を介して第１の多結晶シリコン膜と第１の層間絶縁
膜とを積層して堆積する工程と、前記第１の多結晶シリ
コン膜と前記第１の層間絶縁膜の所定の領域を貫通し前
記半導体基板に達するコンタクト孔を形成する工程と、
前記コンタクト孔を通して半導体基板に逆導電型の不純
物を導入する工程と、前記コンタクト孔を通して半導体
基板に接続する第２の多結晶シリコン膜を前記第１の層
間絶縁膜上に堆積する工程と、前記第２の多結晶シリコ
ン膜上に第２の層間絶縁膜を堆積し、同一マスクで、前
記第２の層間絶縁膜、前記第２の多結晶シリコン膜、前
記第１の層間絶縁膜、前記第１の多結晶シリコン膜を順
次ドライエッチングし駆動用ＭＯＳトランジスタのゲー
ト電極と負荷抵抗素子とを形成する工程と、半導体基板
上に形成した第２のゲート絶縁膜を被覆する第３の多結
晶シリコン膜を堆積してパターニングする工程と、前記
パターニグした第３の多結晶シリコン膜の表面をシリサ
イド化し情報転送用ＭＯＳトランジスタのゲート電極を
形成する工程と、前記情報転送用ＭＯＳトランジスタの
ゲート電極を被覆する第３の層間絶縁膜を堆積し前記第
３の層間絶縁膜上に前記第２の多結晶シリコン膜に接続
する電源配線と、スタティック型メモリに接地電位を供
給するグランド配線とを形成する工程とを含む。
【００２８】このように、スタティック型メモリの駆動
用ＭＯＳトランジスタと負荷抵抗素子とが同時に形成さ
れる。そして、その後に、転送用ＭＯＳトランジスタと
電源配線あるいはグランド配線が形成される。
用ＭＯＳトランジスタと負荷抵抗素子とが同時に形成さ
れる。そして、その後に、転送用ＭＯＳトランジスタと
電源配線あるいはグランド配線が形成される。
【００２９】このために、製造工程数を増やさずに転送
用ＭＯＳトランジスタのゲート電極とソース・ドレイン
用の拡散層のサリサイド化が可能になる。また、電源配
線あるいはグランド配線の低抵抗化も可能になる。
用ＭＯＳトランジスタのゲート電極とソース・ドレイン
用の拡散層のサリサイド化が可能になる。また、電源配
線あるいはグランド配線の低抵抗化も可能になる。
【００３０】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１と図２に基づいて説明する。ここで、図１は本発
明を説明するためのスタティック型メモリセル部の平面
図と断面図である。なお、図１（ｂ）は図１（ａ）に記
すＡ−Ｂで切断したところの断面図となっている。ま
た、図２は、このようなメモリセルの製造工程順の断面
図である。
を図１と図２に基づいて説明する。ここで、図１は本発
明を説明するためのスタティック型メモリセル部の平面
図と断面図である。なお、図１（ｂ）は図１（ａ）に記
すＡ−Ｂで切断したところの断面図となっている。ま
た、図２は、このようなメモリセルの製造工程順の断面
図である。
【００３１】図１に示すように、シリコン等の半導体基
板１表面に選択的にフィールド酸化膜２が形成されてい
る。そして、図１（ａ）に示すように、これらのフィー
ルド酸化膜２に囲われて活性領域３および３ａが形成さ
れている。また、この活性領域３および３ａの表面にゲ
ート酸化膜４が形成されている。
板１表面に選択的にフィールド酸化膜２が形成されてい
る。そして、図１（ａ）に示すように、これらのフィー
ルド酸化膜２に囲われて活性領域３および３ａが形成さ
れている。また、この活性領域３および３ａの表面にゲ
ート酸化膜４が形成されている。
【００３２】そして、図１（ａ）および図１（ｂ）に示
すように、駆動用ＭＯＳトランジスタのゲート電極を構
成する第１のゲートポリシリコン層５、その上の第１の
層間絶縁膜６を介して形成された高抵抗ポリシリコン層
７が同一形状のパターンになるように設けられている。
ここで、高抵抗ポリシリコン層７は、図１（ａ）の斜線
で示される第１のコンタクト孔８を通してノード拡散層
９に接続されている。そして、高抵抗ポリシリコン層７
上には第２の層間絶縁膜１０が形成され、上記同一形状
のパターンの側壁には第１のサイドウォール絶縁膜１１
が設けられている。
すように、駆動用ＭＯＳトランジスタのゲート電極を構
成する第１のゲートポリシリコン層５、その上の第１の
層間絶縁膜６を介して形成された高抵抗ポリシリコン層
７が同一形状のパターンになるように設けられている。
ここで、高抵抗ポリシリコン層７は、図１（ａ）の斜線
で示される第１のコンタクト孔８を通してノード拡散層
９に接続されている。そして、高抵抗ポリシリコン層７
上には第２の層間絶縁膜１０が形成され、上記同一形状
のパターンの側壁には第１のサイドウォール絶縁膜１１
が設けられている。
【００３３】また、転送用ＭＯＳトランジスタのゲート
電極を構成する第２のゲートポリシリコン層１２がゲー
ト酸化膜４上に形成され、ソース／ドレイン領域となる
拡散層１３および１４が形成されている。ここで、拡散
層１３はノード拡散層９に接続される。そして、第２の
ゲートポリシリコン層１２上にゲートシリサイド層１５
が、拡散層１３および１４上にソース・ドレインシリサ
イド層１６および１７が形成されている。ここで、第２
のゲートポリシリコン層１２とゲートシリサイド層１５
とが転送用ＭＯＳトランジスタのゲート電極を構成す
る。このゲート電極が配設されて図１（ａ）に示すよう
にワード線１８となる。なお、フィールド酸化膜２上に
形成された第２のゲートポリシリコン層１２ａとゲート
シリサイド層１５ａは、隣接するメモリセルの転送用Ｍ
ＯＳトランジスタのゲート電極である。そして、このゲ
ート電極が配設されてワード線１８ａとなる。
電極を構成する第２のゲートポリシリコン層１２がゲー
ト酸化膜４上に形成され、ソース／ドレイン領域となる
拡散層１３および１４が形成されている。ここで、拡散
層１３はノード拡散層９に接続される。そして、第２の
ゲートポリシリコン層１２上にゲートシリサイド層１５
が、拡散層１３および１４上にソース・ドレインシリサ
イド層１６および１７が形成されている。ここで、第２
のゲートポリシリコン層１２とゲートシリサイド層１５
とが転送用ＭＯＳトランジスタのゲート電極を構成す
る。このゲート電極が配設されて図１（ａ）に示すよう
にワード線１８となる。なお、フィールド酸化膜２上に
形成された第２のゲートポリシリコン層１２ａとゲート
シリサイド層１５ａは、隣接するメモリセルの転送用Ｍ
ＯＳトランジスタのゲート電極である。そして、このゲ
ート電極が配設されてワード線１８ａとなる。
【００３４】そして、第２のコンタクト孔１９を通して
電源ポリシリコン層２０が高抵抗ポリシリコン層７に接
続されている。また、この電源ポリシリコン層２０表面
もシリサイド化され、電源シリサイド層２１が形成され
ている。図１（ａ）に示すように、この電源ポリシリコ
ン層２０と電源シリサイド層２１とが電源配線２２を形
成する。なお、図１（ｂ）に示すように、第２の層間絶
縁膜１０上の電源ポリシリコン層２０ａと電源シリサイ
ド層２１ａとが図１（ａ）に示す電源配線２２ａを構成
することになる。
電源ポリシリコン層２０が高抵抗ポリシリコン層７に接
続されている。また、この電源ポリシリコン層２０表面
もシリサイド化され、電源シリサイド層２１が形成され
ている。図１（ａ）に示すように、この電源ポリシリコ
ン層２０と電源シリサイド層２１とが電源配線２２を形
成する。なお、図１（ｂ）に示すように、第２の層間絶
縁膜１０上の電源ポリシリコン層２０ａと電源シリサイ
ド層２１ａとが図１（ａ）に示す電源配線２２ａを構成
することになる。
【００３５】そして、これらの電源配線２２および２２
ａの側壁、ワード線１８および１８ａの側壁に第２のサ
イドウォール絶縁膜２３が形成される。
ａの側壁、ワード線１８および１８ａの側壁に第２のサ
イドウォール絶縁膜２３が形成される。
【００３６】また、図示されないがメモリセルのビット
線が、拡散層１４上のソース・ドレインシリサイド層１
７に接続されて配設される。
線が、拡散層１４上のソース・ドレインシリサイド層１
７に接続されて配設される。
【００３７】次に、このようなＳＲＡＭの製造方法につ
いて図２を参照して説明する。
いて図２を参照して説明する。
【００３８】図２（ａ）に示すように、導電型がＮ型の
半導体基板１の表面へのボロンのイオン注入と熱処理に
よりＰ型ウェル２４を形成する。次に、膜厚が３００ｎ
ｍ程度のフィールド酸化膜２をリセスＬＯＣＯＳ（Ｌｏ
ｃａｌ Ｏｘｉｄａｔｉｏｎｏｆ Ｓｉｌｉｃｏｎ）法
で形成する。そして、膜厚が１０ｎｍ程度のゲート酸化
膜４を形成する。
半導体基板１の表面へのボロンのイオン注入と熱処理に
よりＰ型ウェル２４を形成する。次に、膜厚が３００ｎ
ｍ程度のフィールド酸化膜２をリセスＬＯＣＯＳ（Ｌｏ
ｃａｌ Ｏｘｉｄａｔｉｏｎｏｆ Ｓｉｌｉｃｏｎ）法
で形成する。そして、膜厚が１０ｎｍ程度のゲート酸化
膜４を形成する。
【００３９】次に、膜厚が２００ｎｍ程度の第１の多結
晶シリコン膜２５を化学気相成長（ＣＶＤ）法で形成す
る。ここで、この第１の多結晶シリコン膜２５には、１
×１０19原子／ｃｍ3 程度のリン不純物が含まれる。そ
して、この第１の多結晶シリコン膜２５上に膜厚が１０
０ｎｍ程度の第１の層間絶縁膜６を堆積する。この第１
の層間絶縁膜６はＣＶＤ法で堆積されたシリコン酸化膜
である。そして、第１の層間絶縁膜６と第１の多結晶シ
リコン膜２５の所定の領域にコンタクト孔８を形成す
る。そして、リン不純物のイオン注入と熱処理とにより
ノード拡散層９を形成する。次に、膜厚が５０ｎｍ程度
の第２の多結晶シリコン膜２６をＣＶＤ法で堆積させ
る。そして、全面にリン不純物のイオン注入を行い熱処
理を施す。ここで、リン不純物のイオン注入のドーズ量
は１×１０13イオン／ｃｍ2 程度に設定される。さら
に、この第２の多結晶シリコン膜２６上に膜厚が１００
ｎｍ程度の第２の層間絶縁膜１０を堆積させる。
晶シリコン膜２５を化学気相成長（ＣＶＤ）法で形成す
る。ここで、この第１の多結晶シリコン膜２５には、１
×１０19原子／ｃｍ3 程度のリン不純物が含まれる。そ
して、この第１の多結晶シリコン膜２５上に膜厚が１０
０ｎｍ程度の第１の層間絶縁膜６を堆積する。この第１
の層間絶縁膜６はＣＶＤ法で堆積されたシリコン酸化膜
である。そして、第１の層間絶縁膜６と第１の多結晶シ
リコン膜２５の所定の領域にコンタクト孔８を形成す
る。そして、リン不純物のイオン注入と熱処理とにより
ノード拡散層９を形成する。次に、膜厚が５０ｎｍ程度
の第２の多結晶シリコン膜２６をＣＶＤ法で堆積させ
る。そして、全面にリン不純物のイオン注入を行い熱処
理を施す。ここで、リン不純物のイオン注入のドーズ量
は１×１０13イオン／ｃｍ2 程度に設定される。さら
に、この第２の多結晶シリコン膜２６上に膜厚が１００
ｎｍ程度の第２の層間絶縁膜１０を堆積させる。
【００４０】次に、フォトリソグラフィ技術とドライエ
ッチング技術とにより第２の層間絶縁膜１０、第２の多
結晶シリコン膜２６、第１の層間絶縁膜６および第１の
多結晶シリコン膜２５を同一形状のパターンに加工す
る。このようにして、図２（ｂ）に示すように同一パタ
ーン形状の第１のゲートポリシリコン層５、第１の層間
絶縁膜６、高抵抗ポリシリコン層７および第２の層間絶
縁膜１０がそれぞれ形成される。
ッチング技術とにより第２の層間絶縁膜１０、第２の多
結晶シリコン膜２６、第１の層間絶縁膜６および第１の
多結晶シリコン膜２５を同一形状のパターンに加工す
る。このようにして、図２（ｂ）に示すように同一パタ
ーン形状の第１のゲートポリシリコン層５、第１の層間
絶縁膜６、高抵抗ポリシリコン層７および第２の層間絶
縁膜１０がそれぞれ形成される。
【００４１】次に、この同一形状パターンの側壁に第１
のサイドウォール絶縁膜１１を形成する。そして、選択
的なＡｓ不純物のイオン注入と熱処理を施し、図示され
ていないが駆動用ＭＯＳトランジスタのソース・ドレイ
ン用の拡散層を形成する。次に、図２（ｂ）に示すよう
に全面に膜厚が１５０ｎｍ程度の第３の多結晶シリコン
膜２７を堆積させる。ここで、第３の多結晶シリコン膜
２７には高濃度のリン不純物が含まれている。
のサイドウォール絶縁膜１１を形成する。そして、選択
的なＡｓ不純物のイオン注入と熱処理を施し、図示され
ていないが駆動用ＭＯＳトランジスタのソース・ドレイ
ン用の拡散層を形成する。次に、図２（ｂ）に示すよう
に全面に膜厚が１５０ｎｍ程度の第３の多結晶シリコン
膜２７を堆積させる。ここで、第３の多結晶シリコン膜
２７には高濃度のリン不純物が含まれている。
【００４２】次に、フォトリソグラフィ技術とドライエ
ッチング技術とでこの第３の多結晶シリコン膜２７をパ
ターニングする。このようにして、図２（ｃ）に示すよ
うに、第２のゲートポリシリコン層１２および１２ａ、
電源ポリシリコン層２０および２０ａを形成する。
ッチング技術とでこの第３の多結晶シリコン膜２７をパ
ターニングする。このようにして、図２（ｃ）に示すよ
うに、第２のゲートポリシリコン層１２および１２ａ、
電源ポリシリコン層２０および２０ａを形成する。
【００４３】次に、図２（ｄ）に示すように、この第２
のゲートポリシリコン層１２および１２ａ、電源ポリシ
リコン層２０および２０ａの側壁に第２のサイドウォー
ル絶縁膜２３を形成する。そして、全面に高濃度のＡｓ
不純物のイオン注入を行い熱処理を施す。この工程で、
転送用ＭＯＳトランジスタのソース・ドレイン用の拡散
層１３および１４を形成する。そして、全面に膜厚が１
００ｎｍ程度のチタン膜を堆積させる。引き続いて、６
００℃程度での熱処理を施し第２のゲートポリシリコン
層１２，１２ａ上、拡散層１３，１４上および電源ポリ
シリコン層２０，２０ａ上をシリサイド化する。そし
て、アンモニア水溶液と過酸化水素溶液の混合溶液中に
浸漬し未反応のチタンを除去する。このようにして、第
２のゲートポリシリコン層１２，１２ａ上にゲートシリ
サイド層１５，１５ａが、ソース・ドレイン用の拡散層
１３，１４上にソース・ドレインシリサイド層１６，１
７が形成されるようになる。同様に、電源ポリシリコン
層２０，２０ａ上にも電源シリサイド層２１，２１ａが
形成されるようになる。
のゲートポリシリコン層１２および１２ａ、電源ポリシ
リコン層２０および２０ａの側壁に第２のサイドウォー
ル絶縁膜２３を形成する。そして、全面に高濃度のＡｓ
不純物のイオン注入を行い熱処理を施す。この工程で、
転送用ＭＯＳトランジスタのソース・ドレイン用の拡散
層１３および１４を形成する。そして、全面に膜厚が１
００ｎｍ程度のチタン膜を堆積させる。引き続いて、６
００℃程度での熱処理を施し第２のゲートポリシリコン
層１２，１２ａ上、拡散層１３，１４上および電源ポリ
シリコン層２０，２０ａ上をシリサイド化する。そし
て、アンモニア水溶液と過酸化水素溶液の混合溶液中に
浸漬し未反応のチタンを除去する。このようにして、第
２のゲートポリシリコン層１２，１２ａ上にゲートシリ
サイド層１５，１５ａが、ソース・ドレイン用の拡散層
１３，１４上にソース・ドレインシリサイド層１６，１
７が形成されるようになる。同様に、電源ポリシリコン
層２０，２０ａ上にも電源シリサイド層２１，２１ａが
形成されるようになる。
【００４４】このように本発明のスタティック型メモリ
セルの製造方法で特徴的なことは、駆動用ＭＯＳトラン
ジスタのゲート電極となる第１のゲートポリシリコン層
５と転送用ＭＯＳトランジスタのゲート電極となる第２
のゲートポリシリコン層１２とが別の層に形成され、し
かも、この第２のゲートポリシリコン層１２が電源ポリ
シリコン層２０と同じ層に形成される点にある。
セルの製造方法で特徴的なことは、駆動用ＭＯＳトラン
ジスタのゲート電極となる第１のゲートポリシリコン層
５と転送用ＭＯＳトランジスタのゲート電極となる第２
のゲートポリシリコン層１２とが別の層に形成され、し
かも、この第２のゲートポリシリコン層１２が電源ポリ
シリコン層２０と同じ層に形成される点にある。
【００４５】以上に説明したように、スタティック型メ
モリセルの電源配線は、転送用ＭＯＳトランジスタのサ
リサイド化と同時にシリサイド化される。このために、
高温の熱処理工程は不要になり、電源配線は容易に低抵
抗化できるようになる。
モリセルの電源配線は、転送用ＭＯＳトランジスタのサ
リサイド化と同時にシリサイド化される。このために、
高温の熱処理工程は不要になり、電源配線は容易に低抵
抗化できるようになる。
【００４６】次に、本発明の第２の実施の形態を図３と
図４に基づいて説明する。ここで、図３は本発明の第２
の実施の形態を説明するスタティック型メモリセル部の
平面図と断面図である。なお、図３（ｂ）は図３（ａ）
に記すＣ−Ｄで切断したところの断面図となっている。
そして、図３（ａ）のコンタクト孔には斜線が施されて
いる。また、図４は、このメモリセルの製造工程順の断
面図である。ここで、第１の実施の形態と同一なものは
同一符号で示される。
図４に基づいて説明する。ここで、図３は本発明の第２
の実施の形態を説明するスタティック型メモリセル部の
平面図と断面図である。なお、図３（ｂ）は図３（ａ）
に記すＣ−Ｄで切断したところの断面図となっている。
そして、図３（ａ）のコンタクト孔には斜線が施されて
いる。また、図４は、このメモリセルの製造工程順の断
面図である。ここで、第１の実施の形態と同一なものは
同一符号で示される。
【００４７】図３に示すように、シリコン等の半導体基
板１表面に選択的にフィールド酸化膜２が形成され、こ
れらのフィールド酸化膜２に囲われて活性領域３および
３ａが形成されている。また、この活性領域３および３
ａの表面にゲート酸化膜４が形成されている。
板１表面に選択的にフィールド酸化膜２が形成され、こ
れらのフィールド酸化膜２に囲われて活性領域３および
３ａが形成されている。また、この活性領域３および３
ａの表面にゲート酸化膜４が形成されている。
【００４８】そして、図３（ａ）および図３（ｂ）に示
すように、駆動用ＭＯＳトランジスタのゲート電極を構
成する第１のゲートポリシリコン層５、その上の第１の
層間絶縁膜６を介して形成された高抵抗ポリシリコン層
７が同一形状のパターンになるように設けられている。
ここで、高抵抗ポリシリコン層７は第１のコンタクト孔
８を通してノード拡散層９に接続されている。そして、
高抵抗ポリシリコン層７上には第２の層間絶縁膜１０が
形成され、上記同一形状のパターンの側壁には第１のサ
イドウォール絶縁膜１１が設けられている。
すように、駆動用ＭＯＳトランジスタのゲート電極を構
成する第１のゲートポリシリコン層５、その上の第１の
層間絶縁膜６を介して形成された高抵抗ポリシリコン層
７が同一形状のパターンになるように設けられている。
ここで、高抵抗ポリシリコン層７は第１のコンタクト孔
８を通してノード拡散層９に接続されている。そして、
高抵抗ポリシリコン層７上には第２の層間絶縁膜１０が
形成され、上記同一形状のパターンの側壁には第１のサ
イドウォール絶縁膜１１が設けられている。
【００４９】また、第１の実施の形態と同様に、転送用
ＭＯＳトランジスタのゲート電極を構成する第２のゲー
トポリシリコン層１２がゲート酸化膜４上に形成され、
ソース／ドレイン領域となる拡散層１３および１４が形
成されている。そして、拡散層１３はノード拡散層９に
接続される。また、第２のゲートポリシリコン層１２上
にゲートシリサイド層１５が、拡散層１３および１４上
にソース・ドレインシリサイド層１６および１７が形成
されている。そして、第２のゲートポリシリコン層１２
とゲートシリサイド層１５とが転送用ＭＯＳトランジス
タのゲート電極を構成する。このゲート電極が配設され
て図３（ａ）に示すようにワード線１８となる。なお、
フィールド酸化膜２上に形成された第２のゲートポリシ
リコン層１２ａとゲートシリサイド層１５ａは、隣接す
るメモリセルの転送用ＭＯＳトランジスタのゲート電極
である。そして、このゲート電極が配設されてワード線
１８ａとなる。なお、これらの第２のゲートポリシリコ
ン層１２，１２ａの側壁に第２のサイドウォール絶縁膜
２３が形成されている。
ＭＯＳトランジスタのゲート電極を構成する第２のゲー
トポリシリコン層１２がゲート酸化膜４上に形成され、
ソース／ドレイン領域となる拡散層１３および１４が形
成されている。そして、拡散層１３はノード拡散層９に
接続される。また、第２のゲートポリシリコン層１２上
にゲートシリサイド層１５が、拡散層１３および１４上
にソース・ドレインシリサイド層１６および１７が形成
されている。そして、第２のゲートポリシリコン層１２
とゲートシリサイド層１５とが転送用ＭＯＳトランジス
タのゲート電極を構成する。このゲート電極が配設され
て図３（ａ）に示すようにワード線１８となる。なお、
フィールド酸化膜２上に形成された第２のゲートポリシ
リコン層１２ａとゲートシリサイド層１５ａは、隣接す
るメモリセルの転送用ＭＯＳトランジスタのゲート電極
である。そして、このゲート電極が配設されてワード線
１８ａとなる。なお、これらの第２のゲートポリシリコ
ン層１２，１２ａの側壁に第２のサイドウォール絶縁膜
２３が形成されている。
【００５０】そして、全体を被覆する第３の層間絶縁膜
２８が形成され、第２の層間絶縁膜１０および第３の層
間絶縁膜２８に第２のコンタクト孔１９が設けられてい
る。そして、第２のコンタクト孔１９を通して電源配線
２９が高抵抗ポリシリコン層７に接続されている。ま
た、同様に電源配線２９ａも形成されている。そして、
グランド配線３０が配設され、図３（ａ）に示すように
第３のコンタクト孔３１を通して活性領域３に接続され
ている。
２８が形成され、第２の層間絶縁膜１０および第３の層
間絶縁膜２８に第２のコンタクト孔１９が設けられてい
る。そして、第２のコンタクト孔１９を通して電源配線
２９が高抵抗ポリシリコン層７に接続されている。ま
た、同様に電源配線２９ａも形成されている。そして、
グランド配線３０が配設され、図３（ａ）に示すように
第３のコンタクト孔３１を通して活性領域３に接続され
ている。
【００５１】次に、このようなスタティック型メモリセ
ルＭの製造方法について図４を参照して説明する。
ルＭの製造方法について図４を参照して説明する。
【００５２】第１の実施の形態と同様に、図４（ａ）に
示すように、導電型がＮ型の半導体基板１の表面にＰ型
ウェル２４を形成する。次に、膜厚が３００ｎｍ程度の
フィールド酸化膜２をリセスＬＯＣＯＳ法で形成する。
そして、膜厚が１０ｎｍ程度のゲート酸化膜４を形成す
る。
示すように、導電型がＮ型の半導体基板１の表面にＰ型
ウェル２４を形成する。次に、膜厚が３００ｎｍ程度の
フィールド酸化膜２をリセスＬＯＣＯＳ法で形成する。
そして、膜厚が１０ｎｍ程度のゲート酸化膜４を形成す
る。
【００５３】次に、膜厚が１５０ｎｍ程度の第１の多結
晶シリコン膜２５をＣＶＤ法で形成する。ここで、この
第１の多結晶シリコン膜２５には、高濃度のリン不純物
が含まれる。そして、この第１の多結晶シリコン膜２５
上に膜厚が１００ｎｍ程度の第１の層間絶縁膜６を堆積
する。この第１の層間絶縁膜６はＣＶＤ法で堆積された
シリコン酸化膜である。
晶シリコン膜２５をＣＶＤ法で形成する。ここで、この
第１の多結晶シリコン膜２５には、高濃度のリン不純物
が含まれる。そして、この第１の多結晶シリコン膜２５
上に膜厚が１００ｎｍ程度の第１の層間絶縁膜６を堆積
する。この第１の層間絶縁膜６はＣＶＤ法で堆積された
シリコン酸化膜である。
【００５４】次に、第１の層間絶縁膜６と第１の多結晶
シリコン膜２５の所定の領域にコンタクト孔８を形成す
る。そして、リン不純物のイオン注入と熱処理とにより
ノード拡散層９を形成する。次に、膜厚が５０ｎｍ程度
の第２の多結晶シリコン膜２６をＣＶＤ法で堆積させ
る。そして、全面にリン不純物のイオン注入を行い熱処
理を施す。ここで、リン不純物のイオン注入のドーズ量
は１×１０14イオン／ｃｍ2 程度である。さらに、この
第２の多結晶シリコン膜２６上に膜厚が１００ｎｍ程度
の第２の層間絶縁膜１０を堆積させる。
シリコン膜２５の所定の領域にコンタクト孔８を形成す
る。そして、リン不純物のイオン注入と熱処理とにより
ノード拡散層９を形成する。次に、膜厚が５０ｎｍ程度
の第２の多結晶シリコン膜２６をＣＶＤ法で堆積させ
る。そして、全面にリン不純物のイオン注入を行い熱処
理を施す。ここで、リン不純物のイオン注入のドーズ量
は１×１０14イオン／ｃｍ2 程度である。さらに、この
第２の多結晶シリコン膜２６上に膜厚が１００ｎｍ程度
の第２の層間絶縁膜１０を堆積させる。
【００５５】次に、フォトリソグラフィ技術とドライエ
ッチング技術とにより第２の層間絶縁膜１０、第２の多
結晶シリコン膜２６、第１の層間絶縁膜６および第１の
多結晶シリコン膜２５を同一形状のパターンに加工す
る。このようにして、図４（ｂ）に示すように同一パタ
ーン形状の第１のゲートポリシリコン層５、第１の層間
絶縁膜６、高抵抗ポリシリコン層７および第２の層間絶
縁膜１０が形成される。そして、この同一形状パターン
の側壁に第１のサイドウォール絶縁膜１１を形成する。
ッチング技術とにより第２の層間絶縁膜１０、第２の多
結晶シリコン膜２６、第１の層間絶縁膜６および第１の
多結晶シリコン膜２５を同一形状のパターンに加工す
る。このようにして、図４（ｂ）に示すように同一パタ
ーン形状の第１のゲートポリシリコン層５、第１の層間
絶縁膜６、高抵抗ポリシリコン層７および第２の層間絶
縁膜１０が形成される。そして、この同一形状パターン
の側壁に第１のサイドウォール絶縁膜１１を形成する。
【００５６】次に、第１の実施の形態で説明したよう
に、全面に膜厚が１５０ｎｍ程度の第３の多結晶シリコ
ン膜を堆積させ、フォトリソグラフィ技術とドライエッ
チング技術とでこの第３の多結晶シリコン膜をパターニ
ングする。このようにして、図４（ｂ）に示すように、
第２のゲートポリシリコン層１２および１２ａを形成す
る。
に、全面に膜厚が１５０ｎｍ程度の第３の多結晶シリコ
ン膜を堆積させ、フォトリソグラフィ技術とドライエッ
チング技術とでこの第３の多結晶シリコン膜をパターニ
ングする。このようにして、図４（ｂ）に示すように、
第２のゲートポリシリコン層１２および１２ａを形成す
る。
【００５７】次に、全面にＡｓ不純物のイオン注入を行
い熱処理を施す。ここで、イオン注入のドーズ量は１×
１０14イオン／ｃｍ2 程度に設定される。この工程で、
駆動用ＭＯＳトランジスタのソース・ドレイン用の拡散
層（図示されず）と転送用のＭＯＳトランジスタのソー
ス・ドレイン用の拡散層１３，１４を形成する。
い熱処理を施す。ここで、イオン注入のドーズ量は１×
１０14イオン／ｃｍ2 程度に設定される。この工程で、
駆動用ＭＯＳトランジスタのソース・ドレイン用の拡散
層（図示されず）と転送用のＭＯＳトランジスタのソー
ス・ドレイン用の拡散層１３，１４を形成する。
【００５８】次に、図４（ｃ）に示すように、この第２
のゲートポリシリコン層１２および１２ａの側壁に第２
のサイドウォール絶縁膜２３を形成する。そして、全面
に高濃度のＡｓ不純物のイオン注入を行い熱処理を施
す。この工程で、駆動用ＭＯＳトランジスタおよび転送
用ＭＯＳトランジスタのソース・ドレイン用の拡散層１
３および１４を高濃度層にする。
のゲートポリシリコン層１２および１２ａの側壁に第２
のサイドウォール絶縁膜２３を形成する。そして、全面
に高濃度のＡｓ不純物のイオン注入を行い熱処理を施
す。この工程で、駆動用ＭＯＳトランジスタおよび転送
用ＭＯＳトランジスタのソース・ドレイン用の拡散層１
３および１４を高濃度層にする。
【００５９】次に、全面に膜厚が１００ｎｍ程度のチタ
ン膜を堆積させる。引き続いて、６００℃程度での熱処
理を施し第２のゲートポリシリコン層１２，１２ａ上お
よび拡散層１３，１４上をシリサイド化する。そして、
アンモニア水溶液と過酸化水素溶液の混合溶液中に浸漬
し未反応のチタンを除去する。このようにして、第２の
ゲートポリシリコン層１２，１２ａ上にゲートシリサイ
ド層１５，１５ａが形成されるようになる。同時に、拡
散層１３，１４上にもソース・ドレインシリサイド層１
６，１７が形成されるようになる。
ン膜を堆積させる。引き続いて、６００℃程度での熱処
理を施し第２のゲートポリシリコン層１２，１２ａ上お
よび拡散層１３，１４上をシリサイド化する。そして、
アンモニア水溶液と過酸化水素溶液の混合溶液中に浸漬
し未反応のチタンを除去する。このようにして、第２の
ゲートポリシリコン層１２，１２ａ上にゲートシリサイ
ド層１５，１５ａが形成されるようになる。同時に、拡
散層１３，１４上にもソース・ドレインシリサイド層１
６，１７が形成されるようになる。
【００６０】次に、図４（ｄ）に示すように、第３の層
間絶縁膜２８を全面に形成する。ここで、この第３の層
間絶縁膜２８はシリコン酸化膜の堆積後、化学機械研磨
（ＣＭＰ）法で平坦化されている。そして、この第２の
層間絶縁膜１０と第３の層間絶縁膜２８の所定の領域に
第２のコンタクト孔１９を形成する。次に、この第２の
コンタクト孔１９を通して高抵抗ポリシリコン層７に接
続する電源配線２９あるいは２９ａを形成する。また、
同時にグランド配線３０を形成する。ここで、これらの
配線は膜厚が１５０ｎｍ程度のタングステン金属で構成
される。このようにして、本発明のスタティック型メモ
リセルが形成されるようになる。
間絶縁膜２８を全面に形成する。ここで、この第３の層
間絶縁膜２８はシリコン酸化膜の堆積後、化学機械研磨
（ＣＭＰ）法で平坦化されている。そして、この第２の
層間絶縁膜１０と第３の層間絶縁膜２８の所定の領域に
第２のコンタクト孔１９を形成する。次に、この第２の
コンタクト孔１９を通して高抵抗ポリシリコン層７に接
続する電源配線２９あるいは２９ａを形成する。また、
同時にグランド配線３０を形成する。ここで、これらの
配線は膜厚が１５０ｎｍ程度のタングステン金属で構成
される。このようにして、本発明のスタティック型メモ
リセルが形成されるようになる。
【００６１】この場合も、駆動用ＭＯＳトランジスタの
ゲート電極となる第１のゲートポリシリコン層５と転送
用ＭＯＳトランジスタのゲート電極となる第２のゲート
ポリシリコン層１２とが別の層に形成される。そして、
電源配線はさらに別の層に形成される。この第２の実施
の形態では、電源配線は第１の実施の形態の場合よりさ
らに容易に低抵抗化できる。
ゲート電極となる第１のゲートポリシリコン層５と転送
用ＭＯＳトランジスタのゲート電極となる第２のゲート
ポリシリコン層１２とが別の層に形成される。そして、
電源配線はさらに別の層に形成される。この第２の実施
の形態では、電源配線は第１の実施の形態の場合よりさ
らに容易に低抵抗化できる。
【００６２】
【発明の効果】以上に説明したように本発明では、スタ
ティック型メモリセルの駆動用ＭＯＳトランジスタのゲ
ート電極と負荷抵抗素子とが積層され、同一形状のパタ
ーンに形成される。そして、上記ゲート電極と負荷抵抗
素子が形成された後に、転送用ＭＯＳトランジスタのゲ
ート電極が形成されるようになる。ここで、転送用ＭＯ
Ｓトランジスタのゲート電極およびソース・ドレイン用
の拡散層はシリサイド化される。
ティック型メモリセルの駆動用ＭＯＳトランジスタのゲ
ート電極と負荷抵抗素子とが積層され、同一形状のパタ
ーンに形成される。そして、上記ゲート電極と負荷抵抗
素子が形成された後に、転送用ＭＯＳトランジスタのゲ
ート電極が形成されるようになる。ここで、転送用ＭＯ
Ｓトランジスタのゲート電極およびソース・ドレイン用
の拡散層はシリサイド化される。
【００６３】このために、蓄積ノードＮ1 、Ｎ2 領域、
すなわち駆動用ＭＯＳトランジスタのゲート電極、負荷
抵抗素子の高抵抗ポリシリコン層、半導体基板表面のノ
ード拡散層が接触する領域の接触抵抗を低減するための
高温処理が適用できるようになる。そして、負荷抵抗素
子の抵抗制御が容易になる。また、スタティック型メモ
リに電源を供給する電源配線の低抵抗化が容易になる。
このために、ロジック回路と高性能ＳＲＡＭを混載する
半導体装置の製造が可能になる。
すなわち駆動用ＭＯＳトランジスタのゲート電極、負荷
抵抗素子の高抵抗ポリシリコン層、半導体基板表面のノ
ード拡散層が接触する領域の接触抵抗を低減するための
高温処理が適用できるようになる。そして、負荷抵抗素
子の抵抗制御が容易になる。また、スタティック型メモ
リに電源を供給する電源配線の低抵抗化が容易になる。
このために、ロジック回路と高性能ＳＲＡＭを混載する
半導体装置の製造が可能になる。
【００６４】また、駆動用ＭＯＳトランジスタと負荷抵
抗素子とが積層して形成されるため、メモリセルのセル
面積が縮小され、半導体装置の高集積化が容易になる。
抗素子とが積層して形成されるため、メモリセルのセル
面積が縮小され、半導体装置の高集積化が容易になる。
【００６５】このようにして、ロジック回路とＳＲＡＭ
を混載する高性能の半導体装置の開発が促進される。
を混載する高性能の半導体装置の開発が促進される。
【図１】本発明の第１の実施の形態を説明するためのス
タティック型メモリセル部の平面図と断面図である。
タティック型メモリセル部の平面図と断面図である。
【図２】本発明の第１の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図３】本発明の第２の実施の形態を説明するためのス
タティック型メモリセル部の平面図と断面図である。
タティック型メモリセル部の平面図と断面図である。
【図４】本発明の第２の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図５】本発明を適用するスタティック型メモリセルの
等価回路図である。
等価回路図である。
【図６】従来の技術を説明するための製造工程順の略断
面図である。
面図である。
１，１０１ 半導体基板 ２，１０２ フィールド酸化膜 ３，３ａ 活性領域 ４，１０３ ゲート酸化膜 ５ 第１のゲートポリシリコン層 ６ 第１の層間絶縁膜 ７，１１６ 高抵抗ポリシリコン層 ８ 第１のコンタクト孔 ９，１１５ ノード拡散層 １０ 第２の層間絶縁膜 １１ 第１のサイドウォール絶縁膜 １２，１２ａ 第２のゲートポリシリコン層 １３，１４，１０８，１０９ 拡散層 １５，１５ａ，１１０，１１１，１１１ａ ゲートシ
リサイド層 １６，１７，１１２，１１３ ソース・ドレインシリ
サイド層 １８，１８ａ ワード線 １９ 第２のコンタクト孔 ２０，２０ａ 電源ポリシリコン層 ２１，２１ａ 電源シリサイド層 ２２，２２ａ，２９，２９ａ，１１７，１１７ａ 電
源配線 ２３ 第２のサイドウォール絶縁膜 ２４ Ｐ型ウェル ２５ 第１の多結晶シリコン膜 ２６ 第２の多結晶シリコン膜 ２７ 第３の多結晶シリコン膜 ２８ 第３の層間絶縁膜 ３０ グランド配線 Ｔ1 ，Ｔ2 駆動用ＭＯＳトランジスタ Ｔ3 ，Ｔ4 転送用ＭＯＳトランジスタ Ｒ1 ，Ｒ2 負荷抵抗 Ｎ1 ，Ｎ2 蓄積ノード ＷＬ ワード線 ＢＬ，ＢＬバー ビット線 １０４ 多結晶シリコン膜 １０５，１０６，１０６ａ ゲートポリシリコン層 １０７ サイドウォール絶縁膜 １１４ 層間絶縁膜 １１５ コンタクト孔
リサイド層 １６，１７，１１２，１１３ ソース・ドレインシリ
サイド層 １８，１８ａ ワード線 １９ 第２のコンタクト孔 ２０，２０ａ 電源ポリシリコン層 ２１，２１ａ 電源シリサイド層 ２２，２２ａ，２９，２９ａ，１１７，１１７ａ 電
源配線 ２３ 第２のサイドウォール絶縁膜 ２４ Ｐ型ウェル ２５ 第１の多結晶シリコン膜 ２６ 第２の多結晶シリコン膜 ２７ 第３の多結晶シリコン膜 ２８ 第３の層間絶縁膜 ３０ グランド配線 Ｔ1 ，Ｔ2 駆動用ＭＯＳトランジスタ Ｔ3 ，Ｔ4 転送用ＭＯＳトランジスタ Ｒ1 ，Ｒ2 負荷抵抗 Ｎ1 ，Ｎ2 蓄積ノード ＷＬ ワード線 ＢＬ，ＢＬバー ビット線 １０４ 多結晶シリコン膜 １０５，１０６，１０６ａ ゲートポリシリコン層 １０７ サイドウォール絶縁膜 １１４ 層間絶縁膜 １１５ コンタクト孔
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8229 H01L 21/8239 - 21/8247 H01L 27/10 - 27/115
Claims (2)
- 【請求項１】 一導電型の半導体基板の表面に形成され
た１対の情報転送用ＭＯＳトランジスタと、フリップフ
ロップ回路を構成する１対の駆動用ＭＯＳトランジスタ
および１対の負荷抵抗素子とで形成されるスタティック
型メモリセルの製造方法において、半導体基板上に第１
のゲート絶縁膜を介して第１の多結晶シリコン膜と第１
の層間絶縁膜とを積層して堆積する工程と、前記第１の
多結晶シリコン膜と前記第１の層間絶縁膜の所定の領域
を貫通し前記半導体基板に達するコンタクト孔を形成す
る工程と、前記コンタクト孔を通して半導体基板に逆導
電型の不純物を導入する工程と、前記コンタクト孔を通
して半導体基板に接続する第２の多結晶シリコン膜を前
記第１の層間絶縁膜上に堆積する工程と、前記第２の多
結晶シリコン膜上に第２の層間絶縁膜を堆積し、同一マ
スクで、前記第２の層間絶縁膜、前記第２の多結晶シリ
コン膜、前記第１の層間絶縁膜、前記第１の多結晶シリ
コン膜を順次ドライエッチングし駆動用ＭＯＳトランジ
スタのゲート電極と負荷抵抗素子とを形成する工程と、
半導体基板上に形成した第２のゲート絶縁膜および前記
第２の層間絶縁膜を被覆する第３の多結晶シリコン膜を
堆積してパターニングする工程と、前記パターニグした
第３の多結晶シリコン膜の表面をシリサイド化し情報転
送用ＭＯＳトランジスタのゲート電極とスタティック型
メモリに電源を供給する電源配線とを形成する工程を含
むことを特徴とする半導体装置の製造方法。 - 【請求項２】 一導電型の半導体基板の表面に形成され
た１対の情報転送用ＭＯＳトランジスタと、フリップフ
ロップ回路を構成する１対の駆動用ＭＯＳトランジスタ
および１対の負荷抵抗素子とで形成されるスタティック
型メモリセルの製造方法において、半導体基板上に第１
のゲート絶縁膜を介して第１の多結晶シリコン膜と第１
の層間絶縁膜とを積層して堆積する工程と、前記第１の
多結晶シリコン膜と前記第１の層間絶縁膜の所定の領域
を貫通し前記半導体基板に達するコンタクト孔を形成す
る工程と、前記コンタクト孔を通して半導体基板に逆導
電型の不純物を導入する工程と、前記コンタクト孔を通
して半導体基板に接続する第２の多結晶シリコン膜を前
記第１の層間絶縁膜上に堆積する工程と、前記第２の多
結晶シリコン膜上に第２の層間絶縁膜を堆積し、同一マ
スクで、前記第２の層間絶縁膜、前記第２の多結晶シリ
コン膜、前記第１の層間絶縁膜、前記第１の多結晶シリ
コン膜を順次ドライエッチングし駆動用ＭＯＳトランジ
スタのゲート電極と負荷抵抗素子とを形成する工程と、
半導体基板上に形成した第２のゲート絶縁膜を被覆する
第３の多結晶シリコン膜を堆積してパターニングする工
程と、前記パターニグした第３の多結晶シリコン膜の表
面をシリサイド化し情報転送用ＭＯＳトランジスタのゲ
ート電極を形成する工程と、前記情報転送用ＭＯＳトラ
ンジスタのゲート電極を被覆する第３の層間絶縁膜を堆
積し前記第３の層間絶縁膜上に前記第２の多結晶シリコ
ン膜に接続する電源配線と、スタティック型メモリに接
地電位を供給するグランド配線とを形成する工程を含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9077715A JP3039432B2 (ja) | 1997-03-28 | 1997-03-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9077715A JP3039432B2 (ja) | 1997-03-28 | 1997-03-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10270572A JPH10270572A (ja) | 1998-10-09 |
| JP3039432B2 true JP3039432B2 (ja) | 2000-05-08 |
Family
ID=13641594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9077715A Expired - Lifetime JP3039432B2 (ja) | 1997-03-28 | 1997-03-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3039432B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6114241A (en) * | 1998-06-29 | 2000-09-05 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a semiconductor device capable of reducing contact resistance |
| US6277738B1 (en) | 1999-06-23 | 2001-08-21 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a semiconductor device capable of reducing contact resistance |
| JP3530104B2 (ja) | 2000-04-19 | 2004-05-24 | 沖電気工業株式会社 | 半導体集積回路装置の製造方法 |
| US11719730B2 (en) | 2020-11-09 | 2023-08-08 | Changxin Memory Technologies, Inc. | Test method and device for contact resistor |
| CN114460368B (zh) * | 2020-11-09 | 2023-05-16 | 长鑫存储技术有限公司 | 接触电阻的测试方法与装置 |
-
1997
- 1997-03-28 JP JP9077715A patent/JP3039432B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10270572A (ja) | 1998-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100344488B1 (ko) | 반도체집적회로장치 | |
| JP2520556B2 (ja) | 薄膜疑似プレ―ナｐｆｅｔデバイスを作製する方法 | |
| JP2000058675A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3563530B2 (ja) | 半導体集積回路装置 | |
| JPH065712B2 (ja) | 垂直方向に集積した半導体装置を形成する方法 | |
| US6300229B1 (en) | Semiconductor device and method of manufacturing the same | |
| US5497022A (en) | Semiconductor device and a method of manufacturing thereof | |
| JP2004363214A (ja) | 半導体集積回路装置の製造方法および半導体集積回路装置 | |
| JP3039432B2 (ja) | 半導体装置の製造方法 | |
| US6690071B2 (en) | Semiconductor device using junction leak current | |
| JP2658844B2 (ja) | 半導体記憶装置 | |
| JP2000232076A (ja) | 半導体装置およびその製造方法 | |
| KR100252560B1 (ko) | 반도체메모리장치및그제조방법 | |
| JPH10242299A (ja) | 半導体記憶装置及びその製造方法 | |
| KR100573276B1 (ko) | 에스램 소자 및 그 제조방법 | |
| US20030203563A1 (en) | SRAM cell and method for fabricating the same | |
| JP3055491B2 (ja) | 半導体装置およびその製造方法 | |
| JP4024495B2 (ja) | 半導体集積回路装置 | |
| JP2751893B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2877069B2 (ja) | スタティック型半導体メモリ装置 | |
| JP2621824B2 (ja) | 半導体装置の製造方法 | |
| JP2001345389A (ja) | 半導体集積回路装置の製造方法 | |
| JPH05251665A (ja) | 半導体装置の製造方法 | |
| JPH0964203A (ja) | 半導体装置の製造方法 | |
| JP2001189389A (ja) | 半導体記憶装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000201 |