JPH05251665A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05251665A JPH05251665A JP4046519A JP4651992A JPH05251665A JP H05251665 A JPH05251665 A JP H05251665A JP 4046519 A JP4046519 A JP 4046519A JP 4651992 A JP4651992 A JP 4651992A JP H05251665 A JPH05251665 A JP H05251665A
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Abstract
(57)【要約】
【目的】ＳＲＡＭメモリセル等に用いるｎ+ 型拡散層と
電極の接続構造について、従来用いていた埋め込みコン
タクト構造より、寸法縮小可能な接続構造の製造方法を
提供する。 【構成】ｎ+ 型拡散層９とゲート電極６ｃの上部にコン
タクト穴１０を開口し、絶縁性スペーサが存在する場合
はこれを除去し、ｎ+ 型拡散層９とゲート電極６ｃが露
出している部分にのみ、選択的にポリシリコン膜１１又
はチタニウムシリサイド膜を形成し、ｎ+ 型拡散層９と
ゲート電極６ｃの接続を行なう。
電極の接続構造について、従来用いていた埋め込みコン
タクト構造より、寸法縮小可能な接続構造の製造方法を
提供する。 【構成】ｎ+ 型拡散層９とゲート電極６ｃの上部にコン
タクト穴１０を開口し、絶縁性スペーサが存在する場合
はこれを除去し、ｎ+ 型拡散層９とゲート電極６ｃが露
出している部分にのみ、選択的にポリシリコン膜１１又
はチタニウムシリサイド膜を形成し、ｎ+ 型拡散層９と
ゲート電極６ｃの接続を行なう。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にスタティック型随時書き込み読み出し可能メ
モリセルのコンタクト接続構造の形成方法に関する。
関し、特にスタティック型随時書き込み読み出し可能メ
モリセルのコンタクト接続構造の形成方法に関する。
【０００２】
【従来の技術】半導体基板、特にシリコン半導体基板に
形成される集積回路は高密度、大容量化の一途を辿り、
特にＳＲＡＭの様な集積回路では、１Ｍビットから４ビ
ット又はそれ以上へと集積度が増大してきており、なお
かつ高速化、低消費電力化が図られている。
形成される集積回路は高密度、大容量化の一途を辿り、
特にＳＲＡＭの様な集積回路では、１Ｍビットから４ビ
ット又はそれ以上へと集積度が増大してきており、なお
かつ高速化、低消費電力化が図られている。
【０００３】大規模な集積回路は多くの素子を１チップ
に形成する必要がある一方、製品のコストや歩留まりの
観点からはチップサイズは極力小さくする必要がある。
チップサイズの縮小はメモリセルサイズをいかに小さく
するかが鍵である。
に形成する必要がある一方、製品のコストや歩留まりの
観点からはチップサイズは極力小さくする必要がある。
チップサイズの縮小はメモリセルサイズをいかに小さく
するかが鍵である。
【０００４】特に、ＳＲＡＭの様な微細な加工技術を要
するメモリセルの縮小はゲート電極と拡散層を直接電気
的に接続する埋め込みコンタクトを使用することによっ
て、メモリセル占有面積の出小が計られてきた。
するメモリセルの縮小はゲート電極と拡散層を直接電気
的に接続する埋め込みコンタクトを使用することによっ
て、メモリセル占有面積の出小が計られてきた。
【０００５】従来ＳＲＡＭのメモリセル（回路図を図５
に示す）は、図４（ａ），（ｂ）に示すように能動素子
としてはトランスファトランジスタＴ１，Ｔ４とドライ
バトランジスタＴ２，Ｔ３とから構成されるが、フリッ
プフロップを形成するためにセル内部において、一方の
ドライバトランジスタＴ２またはＴ３のゲート電極６ａ
または６ｂをそれぞれ他方のドライバトランジスタＴ３
またはＴ２のソース・ドレイン領域（ｎ+ 型拡散層９）
のー方に接続する方法として、埋込みコンタクト１４を
用いている。かくのごとく、メモリセル内に埋込みコン
タクトを用いることは、拡散層とゲート電極を電気的に
接続するために金属電極を介して接続する必要がなくな
るため、メモリセル内のコンタクト接続穴の数を減らせ
るため、メモリセルサイズを縮小する上で、極めて有効
な手法であった。
に示す）は、図４（ａ），（ｂ）に示すように能動素子
としてはトランスファトランジスタＴ１，Ｔ４とドライ
バトランジスタＴ２，Ｔ３とから構成されるが、フリッ
プフロップを形成するためにセル内部において、一方の
ドライバトランジスタＴ２またはＴ３のゲート電極６ａ
または６ｂをそれぞれ他方のドライバトランジスタＴ３
またはＴ２のソース・ドレイン領域（ｎ+ 型拡散層９）
のー方に接続する方法として、埋込みコンタクト１４を
用いている。かくのごとく、メモリセル内に埋込みコン
タクトを用いることは、拡散層とゲート電極を電気的に
接続するために金属電極を介して接続する必要がなくな
るため、メモリセル内のコンタクト接続穴の数を減らせ
るため、メモリセルサイズを縮小する上で、極めて有効
な手法であった。
【０００６】
【発明が解決しようとする課題】しかし、セルサイズの
縮小により、埋込みコンタクト構造も縮小には限界が現
れ始めた。即ち、従来の埋込みコンタクト構造では、図
４（ｂ）に示すように、トランスファトランジスタのゲ
ート電極Ｗ（６ｃ）とドライバトランジスタのゲート電
極６ｂの距離ａを確保し、かつ埋込みコンタクト１４の
領域を確保するために距離ｂが必要であるため、最低ａ
＋ｂの設計マージンを確保する必要かある。すなわち、
コンタクト穴の形成とゲート電極の形成とにおける設計
マージンを考慮しなけれはならない。このためセルサイ
ズ縮小を行い難かった。本発明の目的は、セルサイズの
縮小が可能なコンタクト形成を実現する半導体装置の製
造方法を提供することにある。
縮小により、埋込みコンタクト構造も縮小には限界が現
れ始めた。即ち、従来の埋込みコンタクト構造では、図
４（ｂ）に示すように、トランスファトランジスタのゲ
ート電極Ｗ（６ｃ）とドライバトランジスタのゲート電
極６ｂの距離ａを確保し、かつ埋込みコンタクト１４の
領域を確保するために距離ｂが必要であるため、最低ａ
＋ｂの設計マージンを確保する必要かある。すなわち、
コンタクト穴の形成とゲート電極の形成とにおける設計
マージンを考慮しなけれはならない。このためセルサイ
ズ縮小を行い難かった。本発明の目的は、セルサイズの
縮小が可能なコンタクト形成を実現する半導体装置の製
造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、第１導電型半導体基板の表面部に選択的に素
子分離絶縁分離領域を形成して少なくとも２つの素子形
成領域を区画し、前記素子形成領域の一方を横断し他方
に近接する端部を持つゲート電極を形成し、前記素子形
成領域に選択的に第２導電型高濃度拡散層を形成する工
程と、熱酸化およびまたは絶縁膜堆積を行なう工程と、
前記ゲート電極端部からそれに近接する第２導電型高濃
度拡散層の上部にかけてコンタクト穴を形成する工程
と、前記コンタクト穴部に選択的に導電膜を形成して前
記ゲート電極と第２導電型高濃度拡散層との接続をとる
工程とを有すというものである。
造方法は、第１導電型半導体基板の表面部に選択的に素
子分離絶縁分離領域を形成して少なくとも２つの素子形
成領域を区画し、前記素子形成領域の一方を横断し他方
に近接する端部を持つゲート電極を形成し、前記素子形
成領域に選択的に第２導電型高濃度拡散層を形成する工
程と、熱酸化およびまたは絶縁膜堆積を行なう工程と、
前記ゲート電極端部からそれに近接する第２導電型高濃
度拡散層の上部にかけてコンタクト穴を形成する工程
と、前記コンタクト穴部に選択的に導電膜を形成して前
記ゲート電極と第２導電型高濃度拡散層との接続をとる
工程とを有すというものである。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１（ａ）〜（ｃ），図２（ａ），（ｂ）
は本発明の第１の実施例を説明するための工程順断面図
である。これらの図は、図４（ａ）のＡ−Ａ線相当部の
断面図であるが、Ｂ−Ｂ線，Ｃ−Ｃ線相当部についても
同様である。本実施例は、ｎチャネル型のメモリセルの
接続部分を形成する例であるが、ｐチャネル型は単にｎ
をｐに置き換えればよい。
は本発明の第１の実施例を説明するための工程順断面図
である。これらの図は、図４（ａ）のＡ−Ａ線相当部の
断面図であるが、Ｂ−Ｂ線，Ｃ−Ｃ線相当部についても
同様である。本実施例は、ｎチャネル型のメモリセルの
接続部分を形成する例であるが、ｐチャネル型は単にｎ
をｐに置き換えればよい。
【００１０】まず、図１（ａ）に示すように、ボロン濃
度が１×１０15 ｃｍ-3程度のn 型導電性を有するシリ
コン基板１にｐウェル２を形成する。Ｐウェル２の表面
濃度は１×１０16ｃｍ-3〜１×１０17ｃｍ-3程度あれば
よい。次に素子分離酸化膜３を形成して素子形成領域
（図４の９Ａ）を区画し、素子形成領域に、ゲート酸化
膜４を形成する。
度が１×１０15 ｃｍ-3程度のn 型導電性を有するシリ
コン基板１にｐウェル２を形成する。Ｐウェル２の表面
濃度は１×１０16ｃｍ-3〜１×１０17ｃｍ-3程度あれば
よい。次に素子分離酸化膜３を形成して素子形成領域
（図４の９Ａ）を区画し、素子形成領域に、ゲート酸化
膜４を形成する。
【００１１】次に、図１（ｂ）に示すように、ｎ型不純
物をドープしたゲート電極用のポリシリコン膜と酸化シ
リコン膜５を順次形成し、数値のフォトリソグラフィー
技術によってパターニングを行い、ゲート電極６ａ，６
ｂ，６ｃを形成する。このときドライブトランジスタの
ゲート電極６ａ，６ｂはそれぞれ一つの素子形成領域を
横断し隣接する他の素子形成領域の縁端部近くで終る形
状にする。サイド電極でも良いし、ポリサイド電極でも
よい。次にリンをイオン注入法により５×１０12ｃｍ-2
〜５×１０13ｃｍ-2打ち込みｎ- 型拡散層７を形成す
る。ｎ- 型拡散層７はＬＤＤトランジスタの低濃度ソー
ス・ドレイン領域となる。
物をドープしたゲート電極用のポリシリコン膜と酸化シ
リコン膜５を順次形成し、数値のフォトリソグラフィー
技術によってパターニングを行い、ゲート電極６ａ，６
ｂ，６ｃを形成する。このときドライブトランジスタの
ゲート電極６ａ，６ｂはそれぞれ一つの素子形成領域を
横断し隣接する他の素子形成領域の縁端部近くで終る形
状にする。サイド電極でも良いし、ポリサイド電極でも
よい。次にリンをイオン注入法により５×１０12ｃｍ-2
〜５×１０13ｃｍ-2打ち込みｎ- 型拡散層７を形成す
る。ｎ- 型拡散層７はＬＤＤトランジスタの低濃度ソー
ス・ドレイン領域となる。
【００１２】次に、酸化シリコン膜を成長し、エッチバ
ックすることによりゲート電極側壁に絶縁性スペーサ８
を形成する。次にヒ素等のｎ型不純物を１×１０15ｃｍ
-2〜１×１０16ｃｍ-2イオン注入法により打ち込み、ｎ
+ 型拡散層９を形成する。続いて、エッチバック時に除
去されたゲート酸化膜部分に熱酸化膜を形成するかまた
は酸化シリコン膜の堆積を行なう。次に、図２（ａ）に
示すように、衆知のフォトリソグラフィー技術により、
コンタクト穴１０を開口する。
ックすることによりゲート電極側壁に絶縁性スペーサ８
を形成する。次にヒ素等のｎ型不純物を１×１０15ｃｍ
-2〜１×１０16ｃｍ-2イオン注入法により打ち込み、ｎ
+ 型拡散層９を形成する。続いて、エッチバック時に除
去されたゲート酸化膜部分に熱酸化膜を形成するかまた
は酸化シリコン膜の堆積を行なう。次に、図２（ａ）に
示すように、衆知のフォトリソグラフィー技術により、
コンタクト穴１０を開口する。
【００１３】このコンタクト穴１０は、ゲート電極，例
えば６ｂの素子分離酸化膜３上にある端部上の酸化シリ
コン膜５を除去し、かつ前述した端部に近接するｎ+ 型
拡散層９上のゲート酸化膜４を同時に除去する形状に形
成する。また、コンタクト穴１０内のサイドウオール８
を等方性のエッチングにて除去する。例えば、トランス
ファトランジスタＴ１のゲート電極６ｃの絶縁性スペー
サは除去してはいけないので、コンタクト穴１０形成用
のフォトレジスト膜は目合せマージンｅとして一定の寸
法をとっておく必要がある。次に、図２（ｂ）に示すよ
うに、シリコンが露出している部分にのみ選択ＣＶＤ法
によりポリシリコン膜１１を形成する。この際、ゲート
電極（例えば６ｂ）から成長したポリシリコンとｎ+ 型
拡散層上から成長したポリシリコンが接続する。次にポ
リシラコン膜にｎ型不純物をドーピングするために、ヒ
素をイオン注入しゲート電極とｎ+ 型拡散層間９の接続
抵抗を下げる。次に、ポリシリコン膜１１中のｎ型不純
物をシリコン基板１に拡散してｎ+ 型拡散層１２を形成
する。
えば６ｂの素子分離酸化膜３上にある端部上の酸化シリ
コン膜５を除去し、かつ前述した端部に近接するｎ+ 型
拡散層９上のゲート酸化膜４を同時に除去する形状に形
成する。また、コンタクト穴１０内のサイドウオール８
を等方性のエッチングにて除去する。例えば、トランス
ファトランジスタＴ１のゲート電極６ｃの絶縁性スペー
サは除去してはいけないので、コンタクト穴１０形成用
のフォトレジスト膜は目合せマージンｅとして一定の寸
法をとっておく必要がある。次に、図２（ｂ）に示すよ
うに、シリコンが露出している部分にのみ選択ＣＶＤ法
によりポリシリコン膜１１を形成する。この際、ゲート
電極（例えば６ｂ）から成長したポリシリコンとｎ+ 型
拡散層上から成長したポリシリコンが接続する。次にポ
リシラコン膜にｎ型不純物をドーピングするために、ヒ
素をイオン注入しゲート電極とｎ+ 型拡散層間９の接続
抵抗を下げる。次に、ポリシリコン膜１１中のｎ型不純
物をシリコン基板１に拡散してｎ+ 型拡散層１２を形成
する。
【００１４】上述の接続構造を採用することにより、ゲ
ート電極６ｃと素子分離酸化膜３との間の距離ｃは変わ
らないが、埋込みコンタクト形成に必要な寸法ｄはコン
タクト穴形成時の目合せマージンのみを考慮して定めた
最小寸法による（従来技術ではゲート電極形成時はマス
クの目合せマージンも考慮しなければならない）ので、
セルの縮小が可能になる。例えば、従来技術において、
距離ａが０．６μｍ．距離ｂが０．６μｍ必要であった
場合、合計で１．２μｍの領域が接続に必要となるが、
本発明によれば、仮に距離ｄを０．６μｍとして、絶縁
性スペーサの厚さと目合せマージンｅをともに０．１５
μｍとすると接続に必要となる距離ｃは０．９μｍとな
り、０．３μｍメモリセル領域を小さくできる。
ート電極６ｃと素子分離酸化膜３との間の距離ｃは変わ
らないが、埋込みコンタクト形成に必要な寸法ｄはコン
タクト穴形成時の目合せマージンのみを考慮して定めた
最小寸法による（従来技術ではゲート電極形成時はマス
クの目合せマージンも考慮しなければならない）ので、
セルの縮小が可能になる。例えば、従来技術において、
距離ａが０．６μｍ．距離ｂが０．６μｍ必要であった
場合、合計で１．２μｍの領域が接続に必要となるが、
本発明によれば、仮に距離ｄを０．６μｍとして、絶縁
性スペーサの厚さと目合せマージンｅをともに０．１５
μｍとすると接続に必要となる距離ｃは０．９μｍとな
り、０．３μｍメモリセル領域を小さくできる。
【００１５】図３は本発明の第２の実施例の説明に使用
する断面図である。
する断面図である。
【００１６】コンタクト穴を開口するところまでは、第
１の実施例と同じである。次に金属チタニウムをスパッ
タなどの方法にて成長し、４００℃程度の熱処理を行っ
てｎ+ 型拡散層９とゲート電極６ａの端部表面にチタニ
ウムシリサイド膜１３を形成する。この際、チタニウム
シリサイド膜１３の膜厚がゲート酸化膜４の膜厚以上に
なるようにチアニウムシリサイド膜厚を設定する。例え
ば金属チタニウムの膜厚は、３０ｎｍ以上成長すればよ
い。次にアンモニア系の水溶液にてシリサイド化してい
ない金属チタニウムを除去する。次にチタニウムシリサ
イド膜を低抵抗化するための熱処理を行う。熱処理の温
度は８００℃以上あればよい。
１の実施例と同じである。次に金属チタニウムをスパッ
タなどの方法にて成長し、４００℃程度の熱処理を行っ
てｎ+ 型拡散層９とゲート電極６ａの端部表面にチタニ
ウムシリサイド膜１３を形成する。この際、チタニウム
シリサイド膜１３の膜厚がゲート酸化膜４の膜厚以上に
なるようにチアニウムシリサイド膜厚を設定する。例え
ば金属チタニウムの膜厚は、３０ｎｍ以上成長すればよ
い。次にアンモニア系の水溶液にてシリサイド化してい
ない金属チタニウムを除去する。次にチタニウムシリサ
イド膜を低抵抗化するための熱処理を行う。熱処理の温
度は８００℃以上あればよい。
【００１７】かくのごとくの方法により、ｎ+ 型拡散層
９とゲート電極６の電気的接続がとれる。本実施例にお
いても従来の埋め込みコンタクト形成プロセスより工程
数を増やすことなく、第１の実施例と同様の効果が得ら
れる。
９とゲート電極６の電気的接続がとれる。本実施例にお
いても従来の埋め込みコンタクト形成プロセスより工程
数を増やすことなく、第１の実施例と同様の効果が得ら
れる。
【００１８】
【発明の効果】以上説明したように、コンタクト穴に選
択的に導電膜形成することにより目合せ工程を１回少な
くすることができるので、拡散層とゲート電極の接続部
分の寸法が縮小でき、ＳＲＡＭなどの半導体装置の高集
積化に寄与できるという効果がある。セルサイズが縮小
できる。
択的に導電膜形成することにより目合せ工程を１回少な
くすることができるので、拡散層とゲート電極の接続部
分の寸法が縮小でき、ＳＲＡＭなどの半導体装置の高集
積化に寄与できるという効果がある。セルサイズが縮小
できる。
【図１】第１の実施例の説明に使用するため（ａ）〜
（ｃ）に分図して示す工程順断面図である。
（ｃ）に分図して示す工程順断面図である。
【図２】本発明の第１の実施例の説明に使用するため
（ａ），（ｂ）に分図して示す工程順断面図である。
（ａ），（ｂ）に分図して示す工程順断面図である。
【図３】本発明の第２の実施例の説明に使用する断面図
である。
である。
【図４】ＳＲＡＭのメモリセルのトランジスタ配置を示
す平面図（図４（ａ））および断面図（図４（ｂ））で
ある。
す平面図（図４（ａ））および断面図（図４（ｂ））で
ある。
【図５】ＳＲＡＭのメモリセルの回路図である。
１ シリコン基板 ２ ｐウェル ３ 素子分離酸化膜 ４ ゲート酸化膜 ５ 酸化シリコン膜 ６，６ａ，６ｂ，６ｃ ゲート電極 ７ ｎ- 型拡散層 ８ 絶縁性スペーサ ９ ｎ+ 型拡散層 １０ コンタクト穴 １１ ポリシリコン膜 １２ ｎ+ 型拡散 １３ チタニウムシリサイド膜 １４ 埋込みコンタクト Ｄ データ線 Ｌ１，Ｌ２ 負荷 Ｔ１，Ｔ４ トランスファトランジスタ Ｔ２，Ｔ３ ドライバトランジスタ Ｗ ワード線
Claims (2)
- 【請求項１】 第１導電型半導体基板の表面部に選択的
に素子分離絶縁分離領域を形成して少なくとも２つの素
子形成領域を区画し、前記素子形成領域の一方を横断し
他方に近接する端部を持つゲート電極を形成し、前記素
子形成領域に選択的に第２導電型高濃度拡散層を形成す
る工程と、熱酸化およびまたは絶縁膜堆積を行なう工程
と、前記ゲート電極端部からそれに近接する第２導電型
高濃度拡散層の上部にかけてコンタクト穴を形成する工
程と、前記コンタクト穴部に選択的に導電膜を形成して
前記ゲート電極と第２導電型高濃度拡散層との接続をと
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 ゲート電極の側壁に絶縁性スペーサを形
成したのちコンタクト穴を形成する請求項１記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4046519A JPH05251665A (ja) | 1992-03-04 | 1992-03-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4046519A JPH05251665A (ja) | 1992-03-04 | 1992-03-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251665A true JPH05251665A (ja) | 1993-09-28 |
Family
ID=12749526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4046519A Withdrawn JPH05251665A (ja) | 1992-03-04 | 1992-03-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05251665A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997023906A1 (fr) * | 1995-12-26 | 1997-07-03 | Nkk Corporation | Dispositif de stockage a semi-conducteurs et son procede de fabrication |
| US6268240B1 (en) | 1997-02-27 | 2001-07-31 | Nec | Static semiconductor memory device capable of enhancing access speed |
| US6413811B1 (en) | 1999-07-05 | 2002-07-02 | Nec Corporation | Method of forming a shared contact in a semiconductor device including MOSFETS |
-
1992
- 1992-03-04 JP JP4046519A patent/JPH05251665A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997023906A1 (fr) * | 1995-12-26 | 1997-07-03 | Nkk Corporation | Dispositif de stockage a semi-conducteurs et son procede de fabrication |
| US6268240B1 (en) | 1997-02-27 | 2001-07-31 | Nec | Static semiconductor memory device capable of enhancing access speed |
| US6413811B1 (en) | 1999-07-05 | 2002-07-02 | Nec Corporation | Method of forming a shared contact in a semiconductor device including MOSFETS |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |