KR100362195B1

KR100362195B1 - 에스램 제조방법

Info

Publication number: KR100362195B1
Application number: KR1020000062948A
Authority: KR
Inventors: 김귀욱; 김정수
Original assignee: 주식회사 하이닉스반도체
Priority date: 2000-10-25
Filing date: 2000-10-25
Publication date: 2002-11-23
Also published as: KR20020032064A

Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 에스램(SRAM) 제조방법에 관한 것이며, 마스크 공정시 오정렬에 따른 보더리스 콘택 영역에서의 소자분리막의 손실을 방지할 수 있는 에스램 제조방법을 제공하는데 그 목적이 있다. 본 발명의 에스램 제조방법은, 소자분리막이 형성된 반도체 기판 상에 게이트 절연막과 액세스 트랜지스터 및 드라이버 트랜지스터의 게이트 전극을 형성하는 제1 단계; 상기 제1 단계를 마친 전체 구조 표면을 따라 베리어 전도막을 형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 표면을 따라 산화막을 형성하는 제3 단계; 상기 산화막을 전면 에치백하여 상기 액세스 트랜지스터 및 드라이버 트랜지스터의 게이트 측벽에 스페이서 산화막을 형성하되, 노출된 상기 베리어 전도막이 식각되도록 하는 제3 단계; 상기 제3 단계를 마친 전체 구조 표면을 따라 베리어 질화막을 형성하는 제4 단계; 상기 제4 단계를 마친 전체 구조 상부에 평탄화된 층간절연 산화막을 형성하는 제5 단계; 및 보더리스 콘택 영역의 상기 층간절연 산화막 및 상기 베리어 질화막을 선택 식각하여 콘택홀을 형성하는 제6 단계를 포함하여 이루어진다.

Description

에스램 제조방법{A method for fabricating SRAM}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 에스램(SRAM) 제조방법에 관한 것이다.

SRAM(static random access memory)은 DRAM(dynamic random access memory)과 같은 휘발성 메모리이며, DRAM과 함께 반도체 메모리의 주류를 형성하고 있다. 한편, SRAM은 하나의 셀이 다수 개의 트랜지스터로 구성되기 때문에 하나의 트랜지스터 및 캐패시터로 구성되는 DRAM에 비해 집적도가 떨어지는 단점이 있는 반면, 빠른 동작 속도와 낮은 전력 소비 특성을 가지고 있어 주로 중앙처리장치(CPU)의 캐시 메모리(cache memory)로 사용되고 있다.

첨부된 도면 도 1은 TFT형 SRAM 셀의 회로도로서, TFT형 SRAM 셀은 두개의 액세스 트랜지스터(M1, M2)와, 두개의 드라이버 트랜지스터(M3, M4)와, 두개의 TFT(M5, M6)로 구성되어 있다. 드라이버 트랜지스터(M3, M4)은 풀다운 동작을 위한 것이며, TFT(M5, M6)는 풀업 동작을 위한 것이다. 도면 부호 'WL'은 워드라인, 'BL'은 정비트라인, '/BL'은 부비트라인, 'ND' 및 '/ND'는 각각 보더리스 콘택(borderless contact)을 나타낸 것이다.

상기와 같이 SRAM 셀에는 활성영역(액세스 트랜지스터의 접합)과 폴리실리콘(드라이버 트랜지스터의 게이트)을 동시에 접속시키는 보더리스 콘택이 존재하게 된다.

첨부된 도면 도 2a는 종래기술에 따라 형성된 보더리스 콘택의 단면을 도시한 것으로, 이하 이를 참조하여 설명한다.

종래기술에 따르면, 우선 STI(shallow trench isolation) 공정을 통해 실리콘 기판(20) 상에 소자분리막(21)을 형성한 다음, 게이트 산화막(22) 및 폴리실리콘막을 형성하고, 이를 패터닝하여 액세스 트랜지스터 및 드라이버 트랜지스터의 게이트(23)를 형성한다. 도면에는 드라이버 트랜지스터의 게이트(23) 만을 도시하였다.

이어서, 게이트(23) 측벽에 스페이서 산화막(24)을 형성하고, 소오스/드레인 이온주입을 실시한다.

다음으로, 전체 구조 표면을 따라 자기정렬 콘택 식각을 위한 베리어 질화막(25)을 증착하고, 그 상부에 고온산화막(HTO)(26) 및 BPSG막(27)을 형성하여 평탄화를 이룬 다음, 드라이버 트랜지스터의 게이트(23)의 일부 및 활성 영역을 노출시키는 보더리스 콘택홀을 형성한다.

상기와 같이 종래에는 보더리스 콘택 형성을 위하여 베리어 질화막(25)을 사용한 자기정렬 콘택 식각 공정을 수행하였다. 그러나, 이 경우 자기정렬 콘택 식각 공정 과정에서 드라이버 트랜지스터의 게이트(23) 상부의 베리어 질화막(25)이 먼저 식각되면서 스페이서 산화막(24)의 식각이 진행된다. 한편, 도시된 바와 같이 콘택과 소자분리막(21) 간의 스페이스 마진이 거의 없기 때문에 약간의 오정렬이 발생하더라도 스페이서 산화막(24) 하부에 소자분리막(21)이 존재하게 되기 때문에 소자분리막 손실(A)이 심각하게 발생하게 된다.

첨부된 도면 도 2b는 종래기술에 따라 제조된 SRAM의 주사전자현미경(SEM) 사진을 도시한 것으로, 실제로 심각한 소자분리막 손실(B)이 발생하고 있음을 확인할 수 있다.

상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 마스크 공정시 오정렬에 따른 보더리스 콘택 영역에서의 소자분리막의 손실을 방지할 수 있는 에스램 제조방법을 제공하는데 그 목적이 있다.

도 1은 TFT형 SRAM 셀의 회로도.

도 2a는 종래기술에 따라 형성된 보더리스 콘택의 단면도.

도 2b는 종래기술에 따라 제조된 SRAM의 주사전자현미경(SEM) 사진.

도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 에스램 제조 공정도.

* 도면의 주요 부분에 대한 부호의 설명

30 : 실리콘 기판

31 : 소자분리막

32 : 게이트 산화막

33 : 게이트 전극

34 : 장벽 금속막

35 : 스페이서 산화막

36 : 베리어 질화막

37 : 층간절연 산화막

상기의 기술적 과제를 달성하기 위한 본 발명의 에스램 제조방법은, 소자분리막이 형성된 반도체 기판 상에 게이트 절연막과 액세스 트랜지스터 및 드라이버 트랜지스터의 게이트 전극을 형성하는 제1 단계; 상기 제1 단계를 마친 전체 구조 표면을 따라 베리어 전도막을 형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 표면을 따라 산화막을 형성하는 제3 단계; 상기 산화막을 전면 에치백하여 상기 액세스 트랜지스터 및 드라이버 트랜지스터의 게이트 측벽에 스페이서 산화막을 형성하되, 노출된 상기 베리어 전도막이 식각되도록 하는 제3 단계; 상기 제3 단계를 마친 전체 구조 표면을 따라 베리어 질화막을 형성하는 제4 단계; 상기 제4 단계를 마친 전체 구조 상부에 평탄화된 층간절연 산화막을 형성하는 제5 단계; 및 보더리스 콘택 영역의 상기 층간절연 산화막 및 상기 베리어 질화막을 선택 식각하여 콘택홀을 형성하는 제6 단계를 포함하여 이루어진다.

바람직하게, 상기 베리어 전도막은 장벽 금속막 또는 도핑된 폴리실리콘막이다.

바람직하게, 상기 장벽 금속막은 Ti막 또는 TiN막이다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

첨부된 도면 도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 TFT형 에스램 제조 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.

본 실시예에 따르면, 우선 도 3a에 도시된 바와 같이 우선 STI 공정을 통해 실리콘 기판(30) 상에 소자분리막(31)을 형성한 다음, 게이트 산화막(32) 및 폴리실리콘막을 형성하고, 폴리실리콘막을 패터닝하여 액세스 트랜지스터 및 드라이버 트랜지스터의 게이트(33)를 형성한다. 도면에는 드라이버 트랜지스터의 게이트(33) 만을 도시하였다. 이어서, 전체 구조 표면을 따라 장벽 금속막(34)을 증착한다. 장벽 금속막(34)은 Ti, TiN 등을 사용한다.

다음으로, 도 3b에 도시된 바와 같이 전체 구조 상부에 산화막을 증착하고 이를 전면 에치백하여 게이트(33) 측벽에 스페이서 산화막(35)을 형성하고, 전체 구조 표면을 따라 베리어 질화막(36)을 증착한다. 이때, 스페이서 산화막(35) 형성을 위한 전면 에치백 공정에서 노출된 장벽 금속막(34)이 식각되도록 하며, 이온주입 공정에는 변동이 없으므로 그 설명을 생략하기로 한다.

이어서, 도 3c에 도시된 바와 같이 전체 구조 상부에 평탄화된 층간절연 산화막(37)을 증착하고, 자기정렬 콘택 식각 공정을 진행하여 게이트(33)와 실리콘 기판(30)을 노출시키는 콘택홀을 형성한다.

상기와 같은 공정을 실시하는데 있어서 마스크 공정시 오정렬이 발생하는 경우, 자기정렬 콘택 식각 공정 과정에서 드라이버 트랜지스터의 게이트(33) 상부의 베리어 질화막(36)이 먼저 식각되면서 스페이서 산화막(35)의 식각이 진행될 수 있으나, 스페이서 산화막(35)의 하부에 산화막과 큰 식각선택비를 가지는 장벽 금속막(34)이 존재하기 때문에 그 하부의 소자분리막(31)이 손실되는 것을 방지할 수 있게 된다. 한편, 장벽 금속막(34)에 의해 보더리스 콘택과 게이트(32)의 접촉 면적이 증가되어 접촉 저항을 감소시키는 효과를 얻을 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서는 게이트 형성 후 장벽 금속막을 전면 증착하는 경우를 일례로 들어 설명하였으나, 본 발명은 도핑된 폴리실리콘과 같이 저항이 낮으면서 산화막과 선택비를 갖는 다른 물질막을 사용하는 경우에도 적용될 수 있다.

전술한 본 발명은 마스크 공정에서 오정렬이 발생하더라도 보더리스 콘택 영역에서의 소자분리막의 손실을 방지하고, 콘택의 접촉 면적을 확보하는 효과가 있으며, 이로 인하여 SRAM의 전기적 특성을 개선하는 효과를 기대할 수 있다.

Claims

소자분리막이 형성된 반도체 기판 상에 게이트 절연막과 액세스 트랜지스터 및 드라이버 트랜지스터의 게이트 전극을 형성하는 제1 단계;

상기 제1 단계를 마친 전체 구조 표면을 따라 베리어 전도막을 형성하는 제2 단계;

상기 제2 단계를 마친 전체 구조 표면을 따라 산화막을 형성하는 제3 단계;

상기 산화막을 전면 에치백하여 상기 액세스 트랜지스터 및 드라이버 트랜지스터의 게이트 측벽에 스페이서 산화막을 형성하되, 노출된 상기 베리어 전도막이 식각되도록 하는 제3 단계;

상기 제3 단계를 마친 전체 구조 표면을 따라 베리어 질화막을 형성하는 제4 단계;

상기 제4 단계를 마친 전체 구조 상부에 평탄화된 층간절연 산화막을 형성하는 제5 단계; 및

보더리스 콘택 영역의 상기 층간절연 산화막 및 상기 베리어 질화막을 선택 식각하여 콘택홀을 형성하는 제6 단계

를 포함하여 이루어진 에스램 제조방법.
제1항에 있어서,

상기 베리어 전도막은 장벽 금속막 또는 도핑된 폴리실리콘막인 것을 특징으로 하는 에스램 제조방법.
제2항에 있어서,

상기 장벽 금속막은 Ti막 또는 TiN막인 것을 특징으로 하는 에스램 제조방법.