KR100418436B1 - 반도체 소자의 콘택 형성 방법 - Google Patents
반도체 소자의 콘택 형성 방법Info
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 노드 콘택(node contact) 형성 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
종래의 SRAM 반도체 소자 제조시, TFT(Thin Film Transistor)의 드레인(drain)용 제 3 폴리실리콘을 접합부(junction)에 연결하는 콘택 형성 공정에서 접합부의 누설(leakage) 전류 및 오정렬(misalign)에 의한 필드 컷팅(field cutting) 현상이 발생함.
3. 발명의 해결방법의 요지
실리사이드(silicide) 스페이서(spacer)를 형성하여 제 3 폴리실리콘층을 실리사이드 스페이서 위에 콘택 시킴으로써, 실리사이드층이 제 3 폴리실리콘층과 접합부를 직접 연결하게 하도록 TFT 노드 콘택을 형성함.
4. 발명의 중요한 용도
반도체 소자의 콘택 형성 공정.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 SRAM 반도체 소자에서 TFT(Thin Film Transistor)의 드레인(drain)을 접합부(junction)에 연결하기 위한 노드 콘택(node contact) 형성 방법에 관한 것이다.
도 1은 종래의 방법에 의해 형성된 반도체 소자의 콘택 문제점을 설명하기 위해 도시한 단면도이다.
종래의 SRAM 제조 공정은, 실리콘 기판(11) 상에 필드 산화막(12) 및 제 1 층간절연막(13) 형성 공정 후 제 1 폴리실리콘층(14)을 패터닝하여 NMOS 드라이버(driver) 트랜지스터(14A) 및 워드라인(word line) 트랜지스터(14B)를 형성한다. LDD 공정을 진행하여 접합부(15)를 형성하고, 워드라인 트랜지스터(14A)에 스페이서 산화막을 형성한 후, 전체 구조 상부에 제 2 층간절연막(17)을 증착하고 선택된 영역에 비트 라인용 제 2 폴리실리콘(18)층을 형성한다. 다시 전체 구조 상부에 제 3 층간절연막(19)을 증착하고 패터닝하여 접합부가 노출되도록 콘택 홀을 형성한다. 이 때 패턴의 오정렬(missalign)등으로 인하여 필드 산화막(12) 위에 증착된 제 1 폴리실리콘층(14A)이 필드 산화막(12)을 충분히 덮어주지 못할 경우, 제 1 폴리실리콘층(14A)의 바깥으로 돌출된 필드 산화막(12)도 같이 식각되는 필드 컷팅(field cutting) 현상이 발생된다. 따라서 필드 산화막(12) 하부의 실리콘 기판(11)이 드러남으로 인하여 콘택 홀 내부에 증착된 TFT 드레인용 제 3 폴리실리콘층(20)과 접속되어 이곳으로 누설 전류가 흐르게 된다. 또한 소자가 고집적화 될 수록 콘택 홀이 깊어짐에 따라 노드 콘택의 범위 결정(define)문제가 데이터기억(data retention) 특성 및 스탠바이 전류(stand by current) 문제를 유발하고 있다.
따라서 본 발명은 필드 컷팅 현상등으로 발생하는 노드 콘택의 누설 전류를 방지하여 콘택 특성을 향상시키는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 콘택 형성 방법은 반도체 기판상에 필드 산화막, 제 1 층간절연막 및 제 1 폴리실리콘층을 순차로 형성한 후 패터닝하여, NMOS 드라이버 트랜지스터 부 및 워드라인 트랜지스터 부를 형성하는 단계와, 각각의 상기 트랜지스터 부 상부에 실리사이드층을 증착하되, 상기 NMOS 드라이버 트랜지스터 상부에 증착하는 실리사이드층은 노출된 실리콘 기판을 워드라인 트랜지스터 쪽으로 충분히 덮을 수 있도록 증착하는 단계와, 상기 노출된 반도체 기판상에 LDD 공정으로 접합부를 형성하고, 상기 워드라인 트랜지스터 측면에 스페이서 산화막을 형성한 후, 전체 구조 상부에 제 2 층간절연막을 증착하는 단계와, 상기 제 2 층간절연막 상부의 선택된 영역에 비트 라인용 제 2 폴리실리콘층을 증착한 후, 제 2 폴리실리콘층을 포함하는 전체 구조 상부에 제 3 층간절연막을 증착하고 패터닝하여 상기 접합부상의 실리사이드층이 노출되도록 콘택 홀을 형성하는 단계와, 상기 콘택 홀 내부를 포함하는 선택된 영역에 제 3 폴리실리콘층을 증착하여, 상기 제 3 폴리실리콘층과 접합부를 접속하는 TFT 드레인 및 TFT 게이트를 형성하는 단계로 이루어진 것을 특징으로 한다.
도 1은 종래의 방법에 의해 형성된 반도체 소자의 콘택 문제점을 설명하기 위해 도시한 단면도.
도 2(a) 내지 도 2(c)는 본 발명에 의한 반도체 소자의 콘택 형성 방법을 설명하기 위해 순차적으로 도시한 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 및 21 : 실리콘 기판12 및 22 : 필드 산화막
13 및 23 : 제 1 층간절연막14A, 14B, 24A 및 24B : 제 1 폴리실리콘층
15 및 26 : 접합부16 및 27 : 스페이서 산화막
17 및 28 : 제 2 층산절연막18 및 29 : 제 2 폴리실리콘층
19 및 30 : 제 3 층간절연막20, 31A 및 31B : 제 3 폴리실리콘층
25 : 실리사이드층
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(c)는 본 발명에 의한 반도체 소자의 콘택 방법을 설명하기 위해 순차적으로 도시한 단면도이다.
도 2(a)는 실리콘 기판(21)상에 필드 산화막(22) 및 제 1 층간절연막(23) 형성 공정 후, 제 1 폴리실리콘(24)을 패터닝하여 NMOS 드라이버 트랜지스터(24A) 및 워드라인 트랜지스터(24B)를 형성하고 그 상부에 실리사이드층(25)을 증착한 단면도이다. 특히 NMOS 드라이버 트랜지스터(24A) 상부의 실리사이드층(25)은 노출된 실리콘 기판(21)을 워드라인 트랜지스터(24B) 쪽으로 충분히 덮을 수 있도록 증착한다.
LDD 공정를 진행하여 접합부(26)를 형성하고, 도 2(b)와 같이 워드라인 트랜지스터(24B) 측면에 스페이서 산화막(27)을 형성한 후, 전체 구조 상부에 제 2 층간절연막(28)을 증착한다. 워드라인 트랜지스터(24B) 부위의 제 2 층간절연막(28) 상부 선택된 영역에 비트 라인용 제 2 폴리실리콘층(29)을 증착한 후, 전체 구조 상부에 제 3 층간절연막(30)을 증착하고 패터닝하여 접합부(26) 상부의 실리사이드층(25)이 노출되도록 콘택 홀을 형성한다. 이 때 콘택 홀 식각시 실리사이드층(25)의 보호로 인하여 종래와 같은 필드 컷팅(field cutting) 현상이 제거된다.
도 2(c)는 콘택 홀 내부 및 선택된 영역에 제 3 폴리실리콘층(31)을 증착함으로써 TFT 드레인(31A) 및 TFT 게이트(31B)를 형성한 단면도이다.
따라서 후속 공정으로 종래와 같은 TFT 채널(channel) 형성 및 금속 배선 공정(도시 안됨)을 진행하여 SRAM 소자를 제조함으로써, 접합부의 누설 전류 문제로 인한 데이터 기억 및 스텐바이 전류 문제 등을 해결할 수 있다.
상술한 바와 같이 본 발명에 의하면, 종래의 기술에서 노드 콘택을 형성하기 위해 TFT 드레인과 접합부 부분을 직접 콘택 시키기 때문에 발생하는 심한 단차, 노드 콘택 범위 결정, 및 필드 컷팅 현상으로 인한 누설 전류 등의 문제를 해결 할 수 있다.
본 발명에서는 이러한 문제점을 개선하기 위해 TFT 드레인을 접합부에 직접 콘택시키지 않고 실리사이드 스페이서층을 형성하여 높은 에너지 및 높은 도즈(dose)로 오믹 콘택(ohmic contact) 시킴으로써 상기 문제점을 해결할 수 있다.
Claims (1)
- 반도체 기판상에 필드 산화막, 제 1 층간절연막 및 제 1 폴리실리콘층을 순차로 형성한 후 패터닝하여, NMOS 드라이버 트랜지스터 부 및 워드라인 트랜지스터 부를 형성하는 단계와,각각의 상기 트랜지스터 부 상부에 실리사이드층을 증착하되, 상기 NMOS 드라이버 트랜지스터 상부에 증착하는 실리사이드층은 노출된 실리콘 기판을 워드라인 트랜지스터 쪽으로 충분히 덮을 수 있도록 증착하는 단계와,상기 노출된 반도체 기판상에 LDD 공정으로 접합부를 형성하고, 상기 워드라인 트랜지스터 측면에 스페이서 산화막을 형성한 후, 전체 구조 상부에 제 2 층간절연막을 증착하는 단계와,상기 제 2 층간절연막 상부의 선택된 영역에 비트 라인용 제 2 폴리실리콘층을 증착한 후, 제 2 폴리실리콘층을 포함하는 전체 구조 상부에 제 3 층간절연막을 증착하고 패터닝하여 상기 접합부 상부의 실리사이드층이 노출되도록 콘택 홀을 형성하는 단계와,상기 콘택홀 내부를 포함하는 선택된 영역에 제 3 폴리실리콘층을 증착하여, 상기 제 3 폴리실리콘층과 접합부를 접속하는 TFT드레인 및 TFT게이트를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
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