JPH07201776A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07201776A JPH07201776A JP5335874A JP33587493A JPH07201776A JP H07201776 A JPH07201776 A JP H07201776A JP 5335874 A JP5335874 A JP 5335874A JP 33587493 A JP33587493 A JP 33587493A JP H07201776 A JPH07201776 A JP H07201776A
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- metal silicide
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Abstract
(57)【要約】 （修正有）
【目的】 ソース／ドレイン拡散層とフィールド酸化膜
上のゲート電極間の抵抗を低くして、高速化を実現する
ことができ、しかも拡散層上の高融点金属シリサイド膜
をエッチングし難くして、ジャンクション破壊を生じ難
くしてリークを生じ難くできる。 【構成】 シリコン基板１に拡散層９及び素子分離絶縁
膜２が形成され、該素子分離絶縁膜２上に導電性膜５が
形成され、該導電性膜５と該拡散層９を電気的に接続す
るように高融点金属シリサイド膜１２が形成され、該高
融点金属シリサイド膜１２を覆うように、該高融点金属
シリサイド膜１２を保護する保護膜１１が形成されてな
る。
上のゲート電極間の抵抗を低くして、高速化を実現する
ことができ、しかも拡散層上の高融点金属シリサイド膜
をエッチングし難くして、ジャンクション破壊を生じ難
くしてリークを生じ難くできる。 【構成】 シリコン基板１に拡散層９及び素子分離絶縁
膜２が形成され、該素子分離絶縁膜２上に導電性膜５が
形成され、該導電性膜５と該拡散層９を電気的に接続す
るように高融点金属シリサイド膜１２が形成され、該高
融点金属シリサイド膜１２を覆うように、該高融点金属
シリサイド膜１２を保護する保護膜１１が形成されてな
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、詳しくは、ＭＯＳ ＦＥＴで構成される
ＳＲＡＭ等に適用することができ、ソース／ドレイン拡
散層とフィールド酸化膜上のゲート電極間の抵抗を低く
することができ、しかも拡散層上の高融点金属シリサイ
ド膜をエッチングし難くすることができる半導体装置及
びその製造方法に関する。
造方法に係り、詳しくは、ＭＯＳ ＦＥＴで構成される
ＳＲＡＭ等に適用することができ、ソース／ドレイン拡
散層とフィールド酸化膜上のゲート電極間の抵抗を低く
することができ、しかも拡散層上の高融点金属シリサイ
ド膜をエッチングし難くすることができる半導体装置及
びその製造方法に関する。
【０００２】近年、高速及び高集積のＬＳＩの実現のた
めにＭＯＳ ＦＥＴの微細化が進められてきている。し
かしながら、例えば伊澤他、信学技報ＳＤＭ９２−１３
７，ｐ１，１９９３で報告されているように、ＭＯＳ
ＦＥＴでは、拡散層の接合容量が論理素子の高速動作を
妨げるため、その拡散層面積の縮小化が論理素子の高速
化及び高集積化を実現するために、非常に有望な手段と
なっている。
めにＭＯＳ ＦＥＴの微細化が進められてきている。し
かしながら、例えば伊澤他、信学技報ＳＤＭ９２−１３
７，ｐ１，１９９３で報告されているように、ＭＯＳ
ＦＥＴでは、拡散層の接合容量が論理素子の高速動作を
妨げるため、その拡散層面積の縮小化が論理素子の高速
化及び高集積化を実現するために、非常に有望な手段と
なっている。
【０００３】
【従来の技術】従来、ＭＯＳ ＦＥＴで構成されるＳＲ
ＡＭ等では、ゲート電極とソース／ドレイン拡散層をゲ
ート電極上に形成したコンタクトホールからソース／ド
レイン拡散層上に形成したコンタクトホールにまで配線
層を介して接続する方法が知られているが、この方法で
は、絶縁性能を確保するためにソース／ドレイン拡散層
間のゲート絶縁膜上のゲートと配線層間距離や各コンタ
クトホール間距離を保たなければならない等、高集積を
妨げるという問題がある。そこで、配線層を介さないで
直接ゲート電極とソース／ドレイン電極とを接続すれ
ば、拡散層面積を大きく縮小することができるととも
に、記憶素子内でゲート電極とソース／ドレイン電極と
を直接接続することにより、記憶素子の面積の縮小を実
現することができるという方法が知られている。しかし
ながら、この方法では、拡散層上にホールパターンを形
成する際、ゲート電極とホールパターンとの位置合わせ
をしなければならない等、パターンずれが生じ易い等問
題がある。
ＡＭ等では、ゲート電極とソース／ドレイン拡散層をゲ
ート電極上に形成したコンタクトホールからソース／ド
レイン拡散層上に形成したコンタクトホールにまで配線
層を介して接続する方法が知られているが、この方法で
は、絶縁性能を確保するためにソース／ドレイン拡散層
間のゲート絶縁膜上のゲートと配線層間距離や各コンタ
クトホール間距離を保たなければならない等、高集積を
妨げるという問題がある。そこで、配線層を介さないで
直接ゲート電極とソース／ドレイン電極とを接続すれ
ば、拡散層面積を大きく縮小することができるととも
に、記憶素子内でゲート電極とソース／ドレイン電極と
を直接接続することにより、記憶素子の面積の縮小を実
現することができるという方法が知られている。しかし
ながら、この方法では、拡散層上にホールパターンを形
成する際、ゲート電極とホールパターンとの位置合わせ
をしなければならない等、パターンずれが生じ易い等問
題がある。
【０００４】そこで、これの問題を解決するために、従
来では、例えばＤ．Ｃ．Ｃｈｅｎｅｔ ａｌ．，ＩＥＤ
Ｍ １９８４，ｐ１１８，Ｔ．Ｅ．Ｔａｎｇ ｅｔ ａ
ｌ．，ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅｓ，ＥＤ−３４，ｐ６８２，１９８７で報告さ
れているように、ＴｉＮ膜若しくは高融点金属上でパタ
ーニングした多結晶Ｓｉ膜を配線としてゲートとソース
／ドレイン電極とを直接接続している。以下、具体的に
ＳＲＡＭを例示して図面を用いて説明する。
来では、例えばＤ．Ｃ．Ｃｈｅｎｅｔ ａｌ．，ＩＥＤ
Ｍ １９８４，ｐ１１８，Ｔ．Ｅ．Ｔａｎｇ ｅｔ ａ
ｌ．，ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅｓ，ＥＤ−３４，ｐ６８２，１９８７で報告さ
れているように、ＴｉＮ膜若しくは高融点金属上でパタ
ーニングした多結晶Ｓｉ膜を配線としてゲートとソース
／ドレイン電極とを直接接続している。以下、具体的に
ＳＲＡＭを例示して図面を用いて説明する。
【０００５】従来、ＴｉＮ膜を配線としてゲートとソー
ス／ドレイン電極とを直接接続する半導体装置の製造方
法では、図７（ａ）に示すように、まず、Ｓｉ基板１０
１上にフィールド酸化膜１０２、ゲート酸化膜１０３、
ゲート電極１０４及びサイドウォール１０５及びソース
／ドレイン拡散層１０６を形成し、全面にＣｏ等の高融
点金属膜１０７を形成し、図７（ｂ）に示すように、熱
処理して高融点金属膜１０７をシリサイド化して高融点
金属シリサイド膜１０８を形成した後、未反応のＣｏ及
びサイドウォール１０５上の高融点金属シリサイド膜１
０８をウォッシュアウトにより除去し、図７（ｃ）に示
すように、全面にＴｉＮ膜１０９を形成した後、ＴｉＮ
膜１０９をエッチングして、ソース／ドレイン拡散層１
０６上の高融点金属シリサイド膜１０８とフィールド酸
化膜１０２上のゲート電極１０４とを電気的に接続して
いる。
ス／ドレイン電極とを直接接続する半導体装置の製造方
法では、図７（ａ）に示すように、まず、Ｓｉ基板１０
１上にフィールド酸化膜１０２、ゲート酸化膜１０３、
ゲート電極１０４及びサイドウォール１０５及びソース
／ドレイン拡散層１０６を形成し、全面にＣｏ等の高融
点金属膜１０７を形成し、図７（ｂ）に示すように、熱
処理して高融点金属膜１０７をシリサイド化して高融点
金属シリサイド膜１０８を形成した後、未反応のＣｏ及
びサイドウォール１０５上の高融点金属シリサイド膜１
０８をウォッシュアウトにより除去し、図７（ｃ）に示
すように、全面にＴｉＮ膜１０９を形成した後、ＴｉＮ
膜１０９をエッチングして、ソース／ドレイン拡散層１
０６上の高融点金属シリサイド膜１０８とフィールド酸
化膜１０２上のゲート電極１０４とを電気的に接続して
いる。
【０００６】また従来、高融点金属上でパターニングし
たポリＳｉ膜を配線としてゲートとソース／ドレイン電
極とを直接接続する半導体装置の製造方法では、図８
（ａ）に示すように、まず、Ｓｉ基板１０１上にフィー
ルド酸化膜１０２、ゲート酸化膜１０３、ゲート電極１
０４及びサイドウォール１０５及びソース／ドレイン拡
散層１０６を形成し、全面にＴｉ等の高融点金属膜１０
７及びポリＳｉ膜２０１を順次形成し、図８（ｂ）に示
すように、ポリＳｉ膜２０１をエッチングして、ソース
／ドレイン拡散層１０６上の高融点金属膜１０７とフィ
ールド酸化膜１０２上のゲート電極１０４とを電気的に
接続した後、全面にＴｉ等の高融点金属膜２０２を形成
し、図８（ｃ）に示すように、熱処理して高融点金属膜
１０７，２０２及びポリＳｉ膜２０１をシリサイド化し
て高融点金属シリサイド膜２０３を形成した後、未反応
のＣｏ及びサイドウォール１０５上の高融点金属シリサ
イド膜２０３をウォッシュアウトにより除去している。
たポリＳｉ膜を配線としてゲートとソース／ドレイン電
極とを直接接続する半導体装置の製造方法では、図８
（ａ）に示すように、まず、Ｓｉ基板１０１上にフィー
ルド酸化膜１０２、ゲート酸化膜１０３、ゲート電極１
０４及びサイドウォール１０５及びソース／ドレイン拡
散層１０６を形成し、全面にＴｉ等の高融点金属膜１０
７及びポリＳｉ膜２０１を順次形成し、図８（ｂ）に示
すように、ポリＳｉ膜２０１をエッチングして、ソース
／ドレイン拡散層１０６上の高融点金属膜１０７とフィ
ールド酸化膜１０２上のゲート電極１０４とを電気的に
接続した後、全面にＴｉ等の高融点金属膜２０２を形成
し、図８（ｃ）に示すように、熱処理して高融点金属膜
１０７，２０２及びポリＳｉ膜２０１をシリサイド化し
て高融点金属シリサイド膜２０３を形成した後、未反応
のＣｏ及びサイドウォール１０５上の高融点金属シリサ
イド膜２０３をウォッシュアウトにより除去している。
【０００７】
【発明が解決しようとする課題】しかしながら、上記し
た図７に示す従来の半導体装置の製造方法では、ソース
／ドレイン拡散層１０６とフィールド酸化膜１０２上の
ゲート電極１０４とをＴｉＮ膜１０９により電気的に接
続したため、ソース／ドレイン拡散層１０６とフィール
ド酸化膜１０２上のゲート電極１０４間の抵抗が高くな
り、ＳＲＡＭ等に適用した時、読み出し速度等高速化の
点で問題があった。
た図７に示す従来の半導体装置の製造方法では、ソース
／ドレイン拡散層１０６とフィールド酸化膜１０２上の
ゲート電極１０４とをＴｉＮ膜１０９により電気的に接
続したため、ソース／ドレイン拡散層１０６とフィール
ド酸化膜１０２上のゲート電極１０４間の抵抗が高くな
り、ＳＲＡＭ等に適用した時、読み出し速度等高速化の
点で問題があった。
【０００８】次に、上記した図８に示す従来の半導体装
置の製造方法では、ソース／ドレイン拡散層１０６とフ
ィールド酸化膜１０２上のゲート電極１０４とをシリサ
イド化した高融点金属シリサイド膜２０３により接続し
たため、ＴｉＮ膜１０９で接続する従来の場合よりもソ
ース／ドレイン拡散層１０６とフィールド酸化膜１０２
上のゲート電極１０４間の抵抗を低くできるという利点
を有するが、ポリＳｉ膜２０１をエッチングする際、下
地の高融点金属膜１０７とポリＳｉ膜２０１のエッチン
グ選択性が悪いため、下地の高融点金属膜１０７がエッ
チングされて、その下地のソース／ドレイン拡散層１０
６までエッチングしてしまい、ジャンクションを破壊し
てリークが生じ易くなるという問題があった。
置の製造方法では、ソース／ドレイン拡散層１０６とフ
ィールド酸化膜１０２上のゲート電極１０４とをシリサ
イド化した高融点金属シリサイド膜２０３により接続し
たため、ＴｉＮ膜１０９で接続する従来の場合よりもソ
ース／ドレイン拡散層１０６とフィールド酸化膜１０２
上のゲート電極１０４間の抵抗を低くできるという利点
を有するが、ポリＳｉ膜２０１をエッチングする際、下
地の高融点金属膜１０７とポリＳｉ膜２０１のエッチン
グ選択性が悪いため、下地の高融点金属膜１０７がエッ
チングされて、その下地のソース／ドレイン拡散層１０
６までエッチングしてしまい、ジャンクションを破壊し
てリークが生じ易くなるという問題があった。
【０００９】そこで、本発明は、ソース／ドレイン拡散
層とフィールド酸化膜上のゲート電極間の抵抗を低くし
て、高速化を実現することができ、しかも拡散層上の高
融点金属シリサイド膜をエッチングし難くして、ジャン
クション破壊を生じ難くしてリークを生じ難くできる半
導体装置とその製造方法を提供することを目的としてい
る。
層とフィールド酸化膜上のゲート電極間の抵抗を低くし
て、高速化を実現することができ、しかも拡散層上の高
融点金属シリサイド膜をエッチングし難くして、ジャン
クション破壊を生じ難くしてリークを生じ難くできる半
導体装置とその製造方法を提供することを目的としてい
る。
【００１０】
【課題を解決するための手段】本発明による半導体装置
は上記目的達成のため、シリコン基板に拡散層及び素子
分離絶縁膜が形成され、該素子分離絶縁膜上に導電性膜
が形成され、該導電性膜と該拡散層を電気的に接続する
ように高融点金属シリサイド膜が形成され、該高融点金
属シリサイド膜を覆うように、該高融点金属シリサイド
膜を保護する保護膜が形成されてなることを特徴とする
ものである。
は上記目的達成のため、シリコン基板に拡散層及び素子
分離絶縁膜が形成され、該素子分離絶縁膜上に導電性膜
が形成され、該導電性膜と該拡散層を電気的に接続する
ように高融点金属シリサイド膜が形成され、該高融点金
属シリサイド膜を覆うように、該高融点金属シリサイド
膜を保護する保護膜が形成されてなることを特徴とする
ものである。
【００１１】本発明による半導体装置の製造方法は上記
目的達成のため、前記素子分離絶縁膜と前記高融点金属
膜間に前記素子分離絶縁膜と前記高融点金属膜の密着性
を上げる多結晶又は非晶質シリコン膜が形成されてなる
ことを特徴とするものである。
目的達成のため、前記素子分離絶縁膜と前記高融点金属
膜間に前記素子分離絶縁膜と前記高融点金属膜の密着性
を上げる多結晶又は非晶質シリコン膜が形成されてなる
ことを特徴とするものである。
【００１２】
【作用】本発明では、後述する実施例１，２の図１〜６
に示す如く、ＭＯＳ ＦＥＴのソース／ドレイン拡散
層９とＭＯＳ ＦＥＴのフィールド酸化膜２上のゲー
ト電極５とを、ＴｉＮ保護膜１１及びＣｏＳｉ高融点金
属シリサイド膜１２からなる２層配線で電気的に接続す
るように構成したため、ＴｉＮ膜よりも低抵抗なＣｏＳ
ｉ高融点金属シリサイド膜１２を接続している分、従来
のＴｉＮ膜配線のみで接続する場合よりもＭＯＳ ＦＥ
Ｔのソース／ドレイン拡散層９とＭＯＳＦＥＴのフ
ィールド酸化膜２上のゲート電極５間の抵抗を低くする
ことができ、ＳＲＡＭ等の読み取りスピードを速くして
高速化を実現することができる。また、ＴｉＮ保護膜１
１をエッチングする際、ＴｉＮ保護膜１１とＣｏＳｉ高
融点金属シリサイド膜１２とのエッチング選択比を大き
く取れるため、ソース／ドレイン拡散層９上のＣｏＳｉ
高融点金属シリサイド膜１２をエッチングし難くするこ
とができ、ジャンクション破壊を生じ難くしてリークを
生じ難くすることができる。
に示す如く、ＭＯＳ ＦＥＴのソース／ドレイン拡散
層９とＭＯＳ ＦＥＴのフィールド酸化膜２上のゲー
ト電極５とを、ＴｉＮ保護膜１１及びＣｏＳｉ高融点金
属シリサイド膜１２からなる２層配線で電気的に接続す
るように構成したため、ＴｉＮ膜よりも低抵抗なＣｏＳ
ｉ高融点金属シリサイド膜１２を接続している分、従来
のＴｉＮ膜配線のみで接続する場合よりもＭＯＳ ＦＥ
Ｔのソース／ドレイン拡散層９とＭＯＳＦＥＴのフ
ィールド酸化膜２上のゲート電極５間の抵抗を低くする
ことができ、ＳＲＡＭ等の読み取りスピードを速くして
高速化を実現することができる。また、ＴｉＮ保護膜１
１をエッチングする際、ＴｉＮ保護膜１１とＣｏＳｉ高
融点金属シリサイド膜１２とのエッチング選択比を大き
く取れるため、ソース／ドレイン拡散層９上のＣｏＳｉ
高融点金属シリサイド膜１２をエッチングし難くするこ
とができ、ジャンクション破壊を生じ難くしてリークを
生じ難くすることができる。
【００１３】また、本発明では、後述する実施例２の図
４〜６に示す如く、フィールド酸化膜２と高融点金属膜
１０又は高融点金属シリサイド膜１２間にアモルファス
Ｓｉ膜２１を形成したため、フィールド酸化膜２と高融
点金属膜１０又は高融点金属シリサイド膜１２間の密着
性を良くすることができ、高融点金属膜１０又は高融点
金属シリサイド膜１２のフィールド酸化膜２からの剥が
れを生じ難くすることができる。
４〜６に示す如く、フィールド酸化膜２と高融点金属膜
１０又は高融点金属シリサイド膜１２間にアモルファス
Ｓｉ膜２１を形成したため、フィールド酸化膜２と高融
点金属膜１０又は高融点金属シリサイド膜１２間の密着
性を良くすることができ、高融点金属膜１０又は高融点
金属シリサイド膜１２のフィールド酸化膜２からの剥が
れを生じ難くすることができる。
【００１４】
【実施例】以下、本発明の実施例を図面を参照して説明
する。 （実施例１）図１，２は本発明に係る実施例１の半導体
装置の製造方法を示す図である。図示例は、ＳＲＡＭ等
に適用する場合である。本実施例では、まず、図１
（ａ）に示すように、ＬＯＣＯＳ法によりＳｉ基板１に
膜厚３００ｎｍ程度のフィールド酸化膜２を形成した
後、トランジスタ領域の分離を行ったＳｉ基板１に８５
０℃，ドライＯ2 雰囲気で膜厚６０オングストローム程
度のゲート酸化膜３を形成する。次に、図１（ｂ）に示
すように、ＣＶＤ法により全面に膜厚１０００オングス
トローム程度ポリＳｉ膜４を形成した後、この堆積した
ポリＳｉ膜４に加速エネルギーが２０ｋｅＶでドーズ量
が２×１０15ｃｍ-2でＰ+ をイオン注入した後、図１
（ｃ）に示すように、ＣＦ4 ガスをエッチングガスとす
るＲＩＥにより、ポリＳｉ膜４をエッチングして幅が
０．２μｍのゲート電極５を形成する。次に、図１
（ｄ）に示すように、ＣＶＤ法により全面にＳｉＯ2 を
堆積して膜厚８００オングストローム程度の絶縁膜６を
形成した後、図２（ａ）に示すように、ＣＦ4 ／ＣＨＦ
3 をエッチングガスとしたＲＩＥによりＳｉＯ2 絶縁膜
６を８００オングストローム程度エッチングして、ゲー
ト電極５側壁にＳｉＯ2 側壁絶縁膜７を形成し、更に、
８５０℃，ドライＯ2 雰囲気で膜厚５０オングストロー
ム程度の絶縁膜８を形成した後、加速エネルギー２０ｋ
ｅＶ、ドーズ量２×１０15ｃｍ-2でＡｓ+ をイオン注入
して、ＮチャネルＭＯＳ ＦＥＴのソース／ドレイン拡
散層９を形成する。
する。 （実施例１）図１，２は本発明に係る実施例１の半導体
装置の製造方法を示す図である。図示例は、ＳＲＡＭ等
に適用する場合である。本実施例では、まず、図１
（ａ）に示すように、ＬＯＣＯＳ法によりＳｉ基板１に
膜厚３００ｎｍ程度のフィールド酸化膜２を形成した
後、トランジスタ領域の分離を行ったＳｉ基板１に８５
０℃，ドライＯ2 雰囲気で膜厚６０オングストローム程
度のゲート酸化膜３を形成する。次に、図１（ｂ）に示
すように、ＣＶＤ法により全面に膜厚１０００オングス
トローム程度ポリＳｉ膜４を形成した後、この堆積した
ポリＳｉ膜４に加速エネルギーが２０ｋｅＶでドーズ量
が２×１０15ｃｍ-2でＰ+ をイオン注入した後、図１
（ｃ）に示すように、ＣＦ4 ガスをエッチングガスとす
るＲＩＥにより、ポリＳｉ膜４をエッチングして幅が
０．２μｍのゲート電極５を形成する。次に、図１
（ｄ）に示すように、ＣＶＤ法により全面にＳｉＯ2 を
堆積して膜厚８００オングストローム程度の絶縁膜６を
形成した後、図２（ａ）に示すように、ＣＦ4 ／ＣＨＦ
3 をエッチングガスとしたＲＩＥによりＳｉＯ2 絶縁膜
６を８００オングストローム程度エッチングして、ゲー
ト電極５側壁にＳｉＯ2 側壁絶縁膜７を形成し、更に、
８５０℃，ドライＯ2 雰囲気で膜厚５０オングストロー
ム程度の絶縁膜８を形成した後、加速エネルギー２０ｋ
ｅＶ、ドーズ量２×１０15ｃｍ-2でＡｓ+ をイオン注入
して、ＮチャネルＭＯＳ ＦＥＴのソース／ドレイン拡
散層９を形成する。
【００１５】次に、図２（ｂ）に示すように、ゲート電
極５及びソース／ドレイン拡散層９上の絶縁膜８を除去
した後、スパッタ法により膜厚１００オングストローム
程度のＣｏ高融点金属膜１０とエッチング時に高融点金
属膜１０を保護する膜厚３００オングストローム程度の
ＴｉＮ保護膜１１を形成する。次に、図２（ｃ）に示す
ように、ランプアニールにより６５０℃、３０秒の熱処
理を行い、ＳｉとＣｏとを反応させてＣｏ高融点金属膜
１０をシリサイド化して高融点金属シリサイド膜１２を
形成し、ＭＯＳ ＦＥＴのソース／ドレイン拡散層９
と０．５μｍ程度の幅で重なる部分があり、かつ別のＭ
ＯＳ ＦＥＴのゲート電極５と０．５μｍ程度の幅で
重なる部分があるように、ＴｉＮ膜１０上に、のＭ
ＯＳ ＦＥＴを接続する配線のレジストパターニングを
行ってレジストパターン１３を形成した後、ＮＨ4 ＯＨ
＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ系の処理によりレジストパターン下
以外の場所のＴｉＮ膜１１部分と、Ｓｉと未反応のＣｏ
膜及びＳｉＯ2 側壁絶縁膜７上の高融点金属シリサイド
膜１２部分とを除去する。そして、レジストパターン１
３を除去することにより、図２（ｄ）及び図３に示すよ
うなＭＯＳ ＦＥＴのソース／ドレイン拡散層９とＭ
ＯＳ ＦＥＴのゲート電極５とを電気的に接続するＴ
ｉＮ保護膜１１／ＣｏＳｉ高融点金属シリサイド膜１２
からなる２層配線構造を得ることができる。
極５及びソース／ドレイン拡散層９上の絶縁膜８を除去
した後、スパッタ法により膜厚１００オングストローム
程度のＣｏ高融点金属膜１０とエッチング時に高融点金
属膜１０を保護する膜厚３００オングストローム程度の
ＴｉＮ保護膜１１を形成する。次に、図２（ｃ）に示す
ように、ランプアニールにより６５０℃、３０秒の熱処
理を行い、ＳｉとＣｏとを反応させてＣｏ高融点金属膜
１０をシリサイド化して高融点金属シリサイド膜１２を
形成し、ＭＯＳ ＦＥＴのソース／ドレイン拡散層９
と０．５μｍ程度の幅で重なる部分があり、かつ別のＭ
ＯＳ ＦＥＴのゲート電極５と０．５μｍ程度の幅で
重なる部分があるように、ＴｉＮ膜１０上に、のＭ
ＯＳ ＦＥＴを接続する配線のレジストパターニングを
行ってレジストパターン１３を形成した後、ＮＨ4 ＯＨ
＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ系の処理によりレジストパターン下
以外の場所のＴｉＮ膜１１部分と、Ｓｉと未反応のＣｏ
膜及びＳｉＯ2 側壁絶縁膜７上の高融点金属シリサイド
膜１２部分とを除去する。そして、レジストパターン１
３を除去することにより、図２（ｄ）及び図３に示すよ
うなＭＯＳ ＦＥＴのソース／ドレイン拡散層９とＭ
ＯＳ ＦＥＴのゲート電極５とを電気的に接続するＴ
ｉＮ保護膜１１／ＣｏＳｉ高融点金属シリサイド膜１２
からなる２層配線構造を得ることができる。
【００１６】このように、本実施例では、ＭＯＳ ＦＥ
Ｔのソース／ドレイン拡散層９とＭＯＳ ＦＥＴの
フィールド酸化膜２上のゲート電極５とを、ＴｉＮ保護
膜１１及びＣｏＳｉ高融点金属シリサイド膜１２からな
る２層配線で電気的に接続するように構成したため、Ｔ
ｉＮ膜よりも低抵抗なＣｏＳｉ高融点金属シリサイド膜
１２を接続している分、従来のＴｉＮ膜配線のみで接続
する場合よりもＭＯＳＦＥＴのソース／ドレイン拡散
層９とＭＯＳ ＦＥＴのフィールド酸化膜２上のゲー
ト電極５間の抵抗を低くすることができ、ＳＲＡＭ等の
読み取りスピードを速くして高速化を実現することがで
きる。また、本実施例では、ＴｉＮ保護膜１１をエッチ
ングする際、ＴｉＮ保護膜１１とＣｏＳｉ高融点金属シ
リサイド膜１２とのエッチング選択比を大きく取れるた
め、ソース／ドレイン拡散層９上のＣｏＳｉ高融点金属
シリサイド膜１２をエッチングし難くすることができ、
ジャンクション破壊を生じ難くしてリークを生じ難くす
ることができる。しかも、ＳｉＯ2 フィールド酸化膜２
上の高融点金属シリサイド膜１２部分は、露出している
とウォッシュアウトされてしまうが、この部分はレジス
トパターン１３とＴｉＮ保護膜１１で保護されているた
め、除去されて断線されないようにすることができる。
Ｔのソース／ドレイン拡散層９とＭＯＳ ＦＥＴの
フィールド酸化膜２上のゲート電極５とを、ＴｉＮ保護
膜１１及びＣｏＳｉ高融点金属シリサイド膜１２からな
る２層配線で電気的に接続するように構成したため、Ｔ
ｉＮ膜よりも低抵抗なＣｏＳｉ高融点金属シリサイド膜
１２を接続している分、従来のＴｉＮ膜配線のみで接続
する場合よりもＭＯＳＦＥＴのソース／ドレイン拡散
層９とＭＯＳ ＦＥＴのフィールド酸化膜２上のゲー
ト電極５間の抵抗を低くすることができ、ＳＲＡＭ等の
読み取りスピードを速くして高速化を実現することがで
きる。また、本実施例では、ＴｉＮ保護膜１１をエッチ
ングする際、ＴｉＮ保護膜１１とＣｏＳｉ高融点金属シ
リサイド膜１２とのエッチング選択比を大きく取れるた
め、ソース／ドレイン拡散層９上のＣｏＳｉ高融点金属
シリサイド膜１２をエッチングし難くすることができ、
ジャンクション破壊を生じ難くしてリークを生じ難くす
ることができる。しかも、ＳｉＯ2 フィールド酸化膜２
上の高融点金属シリサイド膜１２部分は、露出している
とウォッシュアウトされてしまうが、この部分はレジス
トパターン１３とＴｉＮ保護膜１１で保護されているた
め、除去されて断線されないようにすることができる。
【００１７】（実施例２）次に、図４，５は本発明に係
る実施例２の半導体装置の製造方法を示す図である。図
示例は、ＳＲＡＭ等に適用する場合である。本実施例で
は、まず、図４（ａ）に示すように、ＬＯＣＯＳ法によ
りＳｉ基板１に膜厚３００ｎｍ程度のフィールド酸化膜
２を形成した後、トランジスタ領域の分離を行ったＳｉ
基板１に８５０℃，ドライＯ2 雰囲気で膜厚６０オング
ストローム程度のゲート酸化膜３を形成する。次に、図
４（ｂ）に示すように、ＣＶＤ法により全面に膜厚１０
００オングストローム程度のポリＳｉ膜４を形成した
後、この堆積したポリＳｉ膜４に加速エネルギー２０ｋ
ｅＶ，ドーズ量２×１０15ｃｍ-2でＰ+ をイオン注入し
た後、図４（ｃ）に示すように、ＣＦ4 ガスをエッチン
グガスとするＲＩＥにより、ポリＳｉ膜４をエッチング
して幅が０．２μｍのゲート電極５を形成し、更に、Ｃ
ＶＤ法により全面にＳｉＯ2 を堆積して膜厚８００オン
グストローム程度の絶縁膜６を形成する。次に、図４
（ｄ）に示すように、ＣＦ4 ／ＣＨＦ3 ガスをエッチン
グガスとしたＲＩＥによりＳｉＯ2 絶縁膜６を８００オ
ングストローム程度エッチングして、ゲート電極５側壁
にＳｉＯ2 側壁絶縁膜７を形成し、更に、８５０℃，ド
ライＯ2 雰囲気で熱酸化して膜厚５０オングストローム
程度の絶縁膜８を形成する。
る実施例２の半導体装置の製造方法を示す図である。図
示例は、ＳＲＡＭ等に適用する場合である。本実施例で
は、まず、図４（ａ）に示すように、ＬＯＣＯＳ法によ
りＳｉ基板１に膜厚３００ｎｍ程度のフィールド酸化膜
２を形成した後、トランジスタ領域の分離を行ったＳｉ
基板１に８５０℃，ドライＯ2 雰囲気で膜厚６０オング
ストローム程度のゲート酸化膜３を形成する。次に、図
４（ｂ）に示すように、ＣＶＤ法により全面に膜厚１０
００オングストローム程度のポリＳｉ膜４を形成した
後、この堆積したポリＳｉ膜４に加速エネルギー２０ｋ
ｅＶ，ドーズ量２×１０15ｃｍ-2でＰ+ をイオン注入し
た後、図４（ｃ）に示すように、ＣＦ4 ガスをエッチン
グガスとするＲＩＥにより、ポリＳｉ膜４をエッチング
して幅が０．２μｍのゲート電極５を形成し、更に、Ｃ
ＶＤ法により全面にＳｉＯ2 を堆積して膜厚８００オン
グストローム程度の絶縁膜６を形成する。次に、図４
（ｄ）に示すように、ＣＦ4 ／ＣＨＦ3 ガスをエッチン
グガスとしたＲＩＥによりＳｉＯ2 絶縁膜６を８００オ
ングストローム程度エッチングして、ゲート電極５側壁
にＳｉＯ2 側壁絶縁膜７を形成し、更に、８５０℃，ド
ライＯ2 雰囲気で熱酸化して膜厚５０オングストローム
程度の絶縁膜８を形成する。
【００１８】次に、図５（ａ）に示すように、加速エネ
ルギーが２０ｋｅＶでドーズ量が２×１０15ｃｍ-2でＳ
ｉ基板１間にＡｓ+ をイオン注入して、ＮチャネルＮＯ
ＳＦＥＴのソース／ドレイン拡散層９を形成し、ＣＶＤ
法等により全面に膜厚３００オングストローム程度のア
モルファスＳｉを堆積してアモルファスＳｉ膜２１を形
成した後、ＭＯＳ ＦＥＴのソース／ドレイン拡散層
９と別のＭＯＳ ＦＥＴのゲート電極５とを接続する
ように、アモルファスＳｉ膜２１のパターニングを行
う。この時、アモルファスＳｉ膜２１配線の一方の端部
と上記のソース／ドレイン拡散層９の端部とが接し、か
つ、アモルファスＳｉ膜２１配線のもう一方の端部と上
記のゲート電極５の端部とが接するようにパターニング
を行う。次に、図５（ｂ）に示すように、ソース／ドレ
イン拡散層９とゲート電極５上の絶縁膜８を除去した
後、スパッタ法によりＣｏとＴｉＮを順次堆積して膜厚
１００オングストローム程度の高融点金属膜１０及び膜
厚３００オングストローム程度の保護膜１１を形成す
る。
ルギーが２０ｋｅＶでドーズ量が２×１０15ｃｍ-2でＳ
ｉ基板１間にＡｓ+ をイオン注入して、ＮチャネルＮＯ
ＳＦＥＴのソース／ドレイン拡散層９を形成し、ＣＶＤ
法等により全面に膜厚３００オングストローム程度のア
モルファスＳｉを堆積してアモルファスＳｉ膜２１を形
成した後、ＭＯＳ ＦＥＴのソース／ドレイン拡散層
９と別のＭＯＳ ＦＥＴのゲート電極５とを接続する
ように、アモルファスＳｉ膜２１のパターニングを行
う。この時、アモルファスＳｉ膜２１配線の一方の端部
と上記のソース／ドレイン拡散層９の端部とが接し、か
つ、アモルファスＳｉ膜２１配線のもう一方の端部と上
記のゲート電極５の端部とが接するようにパターニング
を行う。次に、図５（ｂ）に示すように、ソース／ドレ
イン拡散層９とゲート電極５上の絶縁膜８を除去した
後、スパッタ法によりＣｏとＴｉＮを順次堆積して膜厚
１００オングストローム程度の高融点金属膜１０及び膜
厚３００オングストローム程度の保護膜１１を形成す
る。
【００１９】次に、図５（ｃ）に示すように、ランプア
ニールにより６５０℃、３０秒の熱処理を行ってＳｉと
Ｃｏとを反応させ、高融点金属膜１０をシリサイド化し
て高融点金属シリサイド膜１２を形成し、上記のアモル
ファスＳｉ配線の端部を０．３μｍ程度内包するレジス
トパターン１３をＴｉＮ保護膜１１上に形成する。そし
て、ＮＨ4 ＯＨ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ系の処理によりレジ
ストパターン１３下以外の場所のＴｉＮ保護膜１１部分
と、Ｓｉと未反応のＣｏ高融点金属膜１０部分を除去し
た後、レジストパターン１３を除去することにより、図
５（ｄ）及び図６に示すような、ＭＯＳ ＦＥＴのソ
ース／ドレイン拡散層９とＭＯＳ ＦＥＴのゲート電
極５とを電気的に接続するＴｉＮ保護膜１１／ＣｏＳｉ
2 高融点金属シリサイド膜１２配線構造を得ることがで
きる。
ニールにより６５０℃、３０秒の熱処理を行ってＳｉと
Ｃｏとを反応させ、高融点金属膜１０をシリサイド化し
て高融点金属シリサイド膜１２を形成し、上記のアモル
ファスＳｉ配線の端部を０．３μｍ程度内包するレジス
トパターン１３をＴｉＮ保護膜１１上に形成する。そし
て、ＮＨ4 ＯＨ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ系の処理によりレジ
ストパターン１３下以外の場所のＴｉＮ保護膜１１部分
と、Ｓｉと未反応のＣｏ高融点金属膜１０部分を除去し
た後、レジストパターン１３を除去することにより、図
５（ｄ）及び図６に示すような、ＭＯＳ ＦＥＴのソ
ース／ドレイン拡散層９とＭＯＳ ＦＥＴのゲート電
極５とを電気的に接続するＴｉＮ保護膜１１／ＣｏＳｉ
2 高融点金属シリサイド膜１２配線構造を得ることがで
きる。
【００２０】このように、本実施例では、ＭＯＳ ＦＥ
Ｔのソース／ドレイン拡散層９とＭＯＳ ＦＥＴの
フィールド酸化膜２上のゲート電極５とを、ＴｉＮ保護
膜１１及びＣｏＳｉ高融点金属シリサイド膜１２及びア
モルファスＳｉ膜２１からなる３層配線で電気的に接続
するように構成したため、ＴｉＮ膜よりも低抵抗なＣｏ
Ｓｉ2 高融点金属シリサイド膜１２を接続している分、
従来のＴｉＮ膜配線のみで接続する場合よりもＭＯＳ
ＦＥＴのソース／ドレイン拡散層９とＭＯＳＦＥＴ
のフィールド酸化膜２上のゲート電極５間の抵抗を低く
することができ、ＳＲＡＭ等の読み取りスピードを速く
して高速化を実現することができる。また、本実施例で
は、ＴｉＮ保護膜１１をエッチングする際、ＴｉＮ保護
膜１１とＣｏＳｉ高融点金属シリサイド膜１２とのエッ
チング選択比を大きく取れるため、ソース／ドレイン拡
散層９上のＣｏＳｉ高融点金属シリサイド膜１２をエッ
チングし難くすることができ、ジャンクション破壊を生
じ難くしてリークを生じ難くすることができる。しか
も、ＳｉＯ2 フィールド酸化膜２上の高融点金属シリサ
イド膜１２部分は、露出しているとウォッシュアウトさ
れてしまうが、この部分はレジストパターン１３とＴｉ
Ｎ保護膜１１で保護されているため、除去されて断線さ
れないようにすることができる。
Ｔのソース／ドレイン拡散層９とＭＯＳ ＦＥＴの
フィールド酸化膜２上のゲート電極５とを、ＴｉＮ保護
膜１１及びＣｏＳｉ高融点金属シリサイド膜１２及びア
モルファスＳｉ膜２１からなる３層配線で電気的に接続
するように構成したため、ＴｉＮ膜よりも低抵抗なＣｏ
Ｓｉ2 高融点金属シリサイド膜１２を接続している分、
従来のＴｉＮ膜配線のみで接続する場合よりもＭＯＳ
ＦＥＴのソース／ドレイン拡散層９とＭＯＳＦＥＴ
のフィールド酸化膜２上のゲート電極５間の抵抗を低く
することができ、ＳＲＡＭ等の読み取りスピードを速く
して高速化を実現することができる。また、本実施例で
は、ＴｉＮ保護膜１１をエッチングする際、ＴｉＮ保護
膜１１とＣｏＳｉ高融点金属シリサイド膜１２とのエッ
チング選択比を大きく取れるため、ソース／ドレイン拡
散層９上のＣｏＳｉ高融点金属シリサイド膜１２をエッ
チングし難くすることができ、ジャンクション破壊を生
じ難くしてリークを生じ難くすることができる。しか
も、ＳｉＯ2 フィールド酸化膜２上の高融点金属シリサ
イド膜１２部分は、露出しているとウォッシュアウトさ
れてしまうが、この部分はレジストパターン１３とＴｉ
Ｎ保護膜１１で保護されているため、除去されて断線さ
れないようにすることができる。
【００２１】また、本実施例では、フィールド酸化膜２
と高融点金属膜１０又は高融点金属シリサイド膜１２間
にアモルファスＳｉ膜２１を形成したため、フィールド
酸化膜２と高融点金属膜１０又は高融点金属シリサイド
膜１２間の密着性を良くすることができ、高融点金属膜
１０又は高融点金属シリサイド膜１２のフィールド酸化
膜２からの剥がれを生じ難くすることができる。
と高融点金属膜１０又は高融点金属シリサイド膜１２間
にアモルファスＳｉ膜２１を形成したため、フィールド
酸化膜２と高融点金属膜１０又は高融点金属シリサイド
膜１２間の密着性を良くすることができ、高融点金属膜
１０又は高融点金属シリサイド膜１２のフィールド酸化
膜２からの剥がれを生じ難くすることができる。
【００２２】
【発明の効果】本発明によれば、ソース／ドレイン拡散
層とフィールド酸化膜上のゲート電極間の抵抗を低くし
て、高速化を実現することができ、しかも拡散層上の高
融点金属シリサイド膜をエッチングし難くして、ジャン
クション破壊を生じ難くしてリークを生じ難くできると
いう効果がある。
層とフィールド酸化膜上のゲート電極間の抵抗を低くし
て、高速化を実現することができ、しかも拡散層上の高
融点金属シリサイド膜をエッチングし難くして、ジャン
クション破壊を生じ難くしてリークを生じ難くできると
いう効果がある。
【図１】本発明に係る実施例１の半導体装置の製造方法
を示す図である。
を示す図である。
【図２】本発明に係る実施例１の半導体装置の製造方法
を示す図である。
を示す図である。
【図３】本発明に係る実施例１の半導体装置の構造を示
す平面図である。
す平面図である。
【図４】本発明に係る実施例２の半導体装置の製造方法
を示す図である。
を示す図である。
【図５】本発明に係る実施例２の半導体装置の製造方法
を示す図である。
を示す図である。
【図６】本発明に係る実施例２の半導体装置の構造を示
す平面図である。
す平面図である。
【図７】従来例の半導体装置の製造方法を示す図であ
る。
る。
【図８】従来例の半導体装置の製造方法を示す図であ
る。
る。
１ Ｓｉ基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ポリＳｉ膜 ５ ゲート電極 ６，８ 絶縁膜 ７ 側壁絶縁膜 ９ ソース／ドレイン拡散層 １０ 高融点金属膜 １１ 保護膜 １２ 高融点金属シリサイド膜 １３ レジストパターン ２１ アモルファスＳｉ膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 21/336
Claims (4)
- 【請求項１】シリコン基板（１）に拡散層（９）及び素
子分離絶縁膜（２）が形成され、該素子分離絶縁膜
（２）上に導電性膜（５）が形成され、該導電性膜
（５）と該拡散層（９）を電気的に接続するように高融
点金属シリサイド膜（１２）が形成され、該高融点金属
シリサイド膜（１２）を覆うように、該高融点金属シリ
サイド膜（１２）を保護する保護膜（１１）が形成され
てなることを特徴とする半導体装置。 - 【請求項２】前記素子分離絶縁膜（２）と前記高融点金
属シリサイド膜（１２）間に前記素子分離絶縁膜（２）
と前記高融点金属シリサイド膜（１２）の密着性を上げ
る多結晶又は非晶質シリコン膜（２１）が形成されてな
ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】シリコン基板（１）上に素子分離絶縁膜
（２）及びゲート絶縁膜（３）を順次形成する工程と、
次いで、全面に導電性膜を形成する工程と、次いで、該
導電性膜をエッチングして該ゲート絶縁膜（３）上に第
１のゲート電極（５）を形成するとともに、該素子分離
絶縁膜（２）上に第２のゲート電極（５）を形成する工
程と、次いで、全面に絶縁膜を形成する工程と、該絶縁
膜をエッチングして該第１のゲート電極（５）側壁に側
壁絶縁膜（７）を形成する工程と、次いで、該第１，第
２のゲート電極（５）及び該側壁絶縁膜（７）をマスク
として該シリコン基板（１）内に不純物を導入してソー
ス／ドレイン拡散層（９）を形成する工程と、次いで、
全面に高融点金属膜（１０）及び該高融点金属膜（１
０）をエッチング時に保護する保護膜（１１）を順次形
成する工程と、次いで、熱処理して該高融点金属膜（１
０）をシリサイド化して高融点金属シリサイド膜（１
２）を形成する工程と、次いで、該ソース／ドレイン拡
散層（９）と該第２のゲート電極（５）を接続する部分
のみが残るように保護膜（１１）をエッチングするとと
もに、該側壁絶縁膜（７）上の該高融点金属シリサイド
膜（１２）を除去する工程とを含むことを特徴とする半
導体装置の製造方法。 - 【請求項４】前記ソース／ドレイン拡散層（９）を形成
した後、前記ソース／ドレイン拡散層（９）と前記第２
のゲート電極（５）間の前記素子分離絶縁膜（２）上に
多結晶又は非晶質シリコン膜（２１）を形成することを
特徴とする請求項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5335874A JPH07201776A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5335874A JPH07201776A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07201776A true JPH07201776A (ja) | 1995-08-04 |
Family
ID=18293350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5335874A Withdrawn JPH07201776A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07201776A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418436B1 (ko) * | 1997-06-27 | 2004-05-03 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성 방법 |
-
1993
- 1993-12-28 JP JP5335874A patent/JPH07201776A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418436B1 (ko) * | 1997-06-27 | 2004-05-03 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |