KR100234378B1 - 실리사이드를 이용한 스위칭 소자 및 그 제조방법 - Google Patents

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Abstract

실리사이드를 이용한 스위칭 소자와 이의 제조방법이 제공된다. 본 발명에 의한 스위칭 소자는 산화막 패턴, 도전막 패턴, 제1 실리사이드막 패턴 및 절연막 패턴을 포함하는 적층된 게이트 구조를 상면에 구비하고 있는 기판을 포함한다. 상기 적층된 게이트 구조의 측벽에는 스페이서가 형성되어 있고, 상기 적층된 게이트 구조의 폭 만큼 서로 떨어져 불순물이 도우프된 영역이 상기 기판내에 형성되어 있다. 또한 상기 불순물이 도우프된 영역 위에는 제2 실리사이드막 패턴이 형성되어 있다.

Description

실리사이드를 이용한 스위칭 소자 및 그 제조방법
본 발명은 마이크로 전자 공학 분야에 관련된 것으로, 특히 실리사이드를 이용한 스위칭 소자 및 그 제조방법에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라, 저소비 전력 및 고속 동작 속도와 같은 특성이 반도체 장치의 중요 특성으로서 요구되고 있다. 따라서 반도체 소자의 소비 전력을 낮추고 동작 속도를 높이기 위해서는 반도체 장치의 콘택 저항을 낮추어야 한다. 그러나 반도체 소자의 콘택 크기가 감소함에 따라, 콘택 저항이 증가하며, 게다가, 소오스/드레인 영역의 얕은 접합 영역의 면 저항값 또한 증가한다.
상기 저항값들을 감소시키기 위하여, 매우 널리 사용되고 상대적으로 간단한 기술로서 샐리사이드(salicide : self-aligned silicide)가 알려져 있다. 샐리사이드 기술에 의하면, Ti, Ta 또는 Mo과 같은 전이 금속을 MOS 구조위에 적층한 후 열처리함으로써 상기 금속이 게이트위의 노출된 폴리실리콘과 소오스/드레인 영역의 노출된 실리콘과 반응하여 실리사이드를 형성하도록 한다. 실리사이드 형성 공정 동안, 산화막 스페이서는 산화막 스페이서위에 실리사이드가 형성되지 못하도록 함으로써 게이트와 소오스/드레인 영역이 전기적으로 연결되는 것을 방지한다. 실리사이드 형성후, 실리사이드, 실리콘 기판 또는 산화막 스페이서는 식각하지 않는 선택적 식각에 의해 미반응 전이 금속을 제거한다. 그 결과, 노출된 소오스/드레인 영역 및 폴리실리콘 게이트위에 각각 실리사이드막이 형성된다.
그러나, 유감스럽게도 이 실리사이드 기술은 브리지 효과에 기인한 단점을 지니고 있다. 브리지 효과는 실리콘이 산화막 스페이서를 덮고 있는 금속막 예를 들면 Ti막으로 확산되어 실리사이드를 형성하기 위한 열처리 공정시 Ti와 반응하게 된다. 따라서 산화막 스페이서와 금속간의 원하지 않는 반응에 의해 게이트와 소오스/드레인 영역의 분리를 쉽게 연결시킬 수 있는 실리사이드의 측면 형성을 일으킨다. 또한, 미반응 금속이 선택적 식각 공정에 의해서도 완전히 제거되지 않아서 기판위에 그대로 남아있게 되어 브리지를 일으킨다. 결과적으로, 원하지 않는 실리사이드와 남아있는 금속이 게이트와 소오스/드레인 영역간의 단락을 유발시키게 된다.
따라서 본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해결하기 위하여 실리사이드를 이용하고 게이트와 소오스/드레인 영역의 단락을 방지할 수 있는 스위칭 소자를 제공하는 것이다.
본 발명의 다른 목적은 단락이 일어나지 않는 스위칭 소자를 제조하는 방법을 제공하는 것이다.
도1 은 본 발명의 일 실시예에 따른 스위칭 소자의 단면도를 나타낸다.
도2 내지 도7 은 본 발명의 실시예에 의한 스위칭 소자의 제조방법을 설명하기 위한 제조 공정 중간 단계 구조물들의 단면도를 나타낸다.
본 발명에 따르면, 상기 기술적 과제는, 제1 실리사이드막 패턴위에 형성되고 제1실리사이드막 패턴과 제2 실리사이드막 패턴을 전기적으로 분리시키는 절연막 패턴을 구비하는 스위칭 소자에 의해 달성된다.
특히 본 발명에 따른 스위칭 소자는 산화막 패턴, 도전막 패턴, 제1 실리사이드막 패턴 및 절연막 패턴을 포함하는 적층된 게이트 구조를 상면에 구비하고 있는 기판을 포함한다. 상기 적층된 게이트 구조의 측벽에는 스페이서가 형성되어 있다. 상기 적층된 게이트 구조의 폭 만큼 서로 떨어져 불순물이 도우프된 영역이 상기 기판내에 형성되어 있다. 또한 상기 불순물이 도우프된 영역위에는 제2 실리사이드막 패턴이 형성되어 있다.
상기 절연막 패턴은 저온 산화막 및 질화막으로 이루어진 그룹에서 선택된 물질로 1000∼1500Å 두께로 형성되는 것이 바람직하다. 그리고 상기 스페이서는 저온산화막 및 질화막으로 이루어진 그룹에서 선택된 물질로 형성될 수 있다.
바람직하기로는, 상기 제1 및 제2 실리사이드막 패턴은 내화 금속 실리사이드막 및 VIII족 금속 실리사이드막중에서 선택된 어느 하나의 실리사이드막을 포함한다. 예를 들면, 상기 내화 금속 실리사이드막은 WSi2, TiSi2, TaSi2또는 MoSi를 포함하고, 상기 VIII족 금속 실리사이드막은 CoSi2, NiSi2, PdSi 또는 PtSi를 포함한다. 또한 상기 제1 실리사이드막 패턴의 두께는 상기 제2 실리사이드막의 두께보다 두꺼운 것이 바람직하다. 따라서 상기 제1 실리사이드막 패턴의 두께는 400∼500Å이고 상기 제2 실리사이드막 패턴의 두께는 300∼350Å이 바람직하다.
본 발명에 따른 스위칭 소자의 제조방법에 의하면, 먼저 적층된 게이트 구조를 기판위에 형성한다. 적층된 게이트 구조는 패터닝된 산화막, 패터닝된 도전막, 패터닝된 제1 금속막 및 패터닝된 절연막을 포함한다. 다음에 상기 적층된 게이트 구조를 마스크로 사용하여 상기 기판내에 낮은 도우즈로 불순물을 주입하여 낮은 농도로 도우핑된 영역을 형성한다. 상기 적층된 게이트 구조의 측벽에 스페이서를 형성한 후, 상기 스페이서를 마스크로 사용하여 상기 기판내에 높은 도우즈로 불순물을 주입하여 높은 농도로 도우핑된 영역을 형성한다. 계속해서, 상기 기판의 전면에 제2 금속막을 형성한다. 다음에 상기 패터닝된 제1 금속막과 상기 제2 금속막을 구비하고 있는 기판을 어닐링하여 패터닝된 제1 실리사이드막과 제2 실리사이드막을 형성한다. 마지막으로 상기 제2 금속막중 미반응된 제2 금속막을 제거하여 상기 패터닝된 제1 실리사이드막과 상기 제2 실리사이드막을 구비하는 스위칭 소자를 완성한다.
상기 적층된 게이트 구조는 상기 기판위에 산화막, 도전막, 제1 금속막 및 절연막을 차례대로 형성한 후, 상기 절연막, 상기 제1 금속막, 상기 도전막 및 상기 산화막을 차례대로 패터닝함으로써 형성한다.
상기 스페이서는 스페이서로 형성될 절연막을 낮은 농도로 도우핑된 영역을 포함하는 기판위에 형성한 후, 상기 절연막을 식각함으로써 형성된다.
상기 패터닝된 제1 실리사이드막과 상기 제2 실리사이드막을 형성하는 단계는 먼저 650∼870℃ 온도로 N2 또는 NH3기체 분위기하에서 기판을 급속 열처리(RTP)함으로써 수행된다.
상기 미반응된 제2 금속막은 상기 패터닝된 제1 실리사이드막, 상기 제2 실리사이드막, 상기 패터닝된 절연막, 상기 스페이서 및 상기 기판은 식각하지 않는 식각액을 사용하여 제거하는 것이 바람직하다.
그리고 상기 제1 금속막 및 제2 금속막은 내화 금속 및 VIII족 금속중에서 선택된 어느 하나의 금속으로 형성되는 것이 바람직하다. 예를 들면, 상기 내화 금속은 Ti, W, Mo 또는 Ta을 포함하고, 상기 VIII족 금속은 Co, Ni, Pd 또는 Pt을 포함한다. 또한 상기 제2 금속막은 상기 제1 금속막보다 얇게 형성되는 것이 바람직하다.
본 발명에 따르면, 브리지 효과를 방지할 수 있는 실리사이드를 이용한 스위칭 소자를 제공할 수 있게 된다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록하며, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었다. 또한 어느 한 막이 다른 막 또는 기판위에 존재하는 것으로 지칭될 때, 다른 막 또는 기판 바로 위에 있을 수도 있고, 층간막이 존재할 수도 있다. 그리고 본문에서 스위칭 소자는 트랜지스터를 포함하여 스위칭 기능을 하는 소자를 모두 포함하는 용어이다. 도면에서 동일참조부호는 동일부재를 나타낸다.
도1을 참조하여 본 발명의 일 실시예에 따른 스위칭 소자를 설명한다. 도시된 바와 같이, 기판(100)위에 게이트 산화막 패턴(102A), 도전막 패턴(104A), 제1 두께(T1)의 제1 실리사이드막 패턴(106B) 및 절연막 패턴(108A)으로 이루어진 적층 게이트 구조(109A)가 형성되어 있다. 측벽 스페이서(112)가 적층 게이트 구조(109A)의 가장자리에 형성되어 있다. 그리고소오스/드레인 영역(110,114)이 기판내에 형성되어 있다. 제2 두께(T2)의 제2 실리사이드막 패턴(116A)이 또한 소오스/드레인 영역(110,114)위에 형성되어 있다. 특히 도전막 패턴(104A)위의 제1 실리사이드막 패턴(106B)과 소오스/드레인 영역(110, 114)위의 제2 실리사이드막 패턴(116A)은 절연막 패턴(108A) 및 스페이서(112)에 의해 전기적으로 절연되어 있다. 절연막 패턴(108A)은 효과적인 전기 절연체로서 기능할 수 있는 물질로 형성되는 것이 바람직하다. 따라서 선택적 식각 단계이후에도 원하지 않는 실리사이드막과 미반응 금속이 스페이서(112)위에 남더라도, 도전막 패턴(104A)과 그 위의 제1실리사이드막 패턴(106B)은 소오스/드레인 영역(110, 114)과 그 위의 제2실리사이드막 패턴(116A)과 단락되지 않는다.
제1 실리사이드막 패턴(106B)과 제2 실리사이드막 패턴(116A)은 CoSi2, NiSi2, PdSi 또는 PtSi와 같은 VIII족 금속 실리사이드막 또는 WSi2, TiSi2, TaSi2또는 MoSi2와 같은 내화 금속 실리사이드막를 포함하는 것이 바람직하다.
또한, 도전막 패턴(104A)위의 제1 실리사이드막의 제1 두께(T1)는 소오스/드레인 영역(110, 114)위의 제2 실리사이드막의 제2 두께(T2)보다 두꺼운 것이 바람직하다. 그 이유는 게이트위의 실리사이드막은 그 두께가 두꺼워야 가능한한 낮은 면저항값을 가질 수 있는 반면 소오스/드레인 영역위의 실리사이드막은 그 두께가 상당히 제한되는데 이는 실리사이드 형성 공정시 기판(100) 실리콘의 과도한 소모를 방지하기 위해서이다. 따라서 본 발명에 따르면, 서로 다른 두께의 양 실리사이드막들과 게이트 패턴과 소오스/드레인 영역의 전기적 연결을 방지하기 위한 절연막 패턴에 의해 스위칭 소자가 낮은 콘택 저항과 높은 동작 안정성을 지니게 된다.
도2 내지 도7 은 도1 에 도시된 스위칭 소자의 제조 공정 단계에 있는 구조물들의 단면도들이다. 도2 에 도시되어 있는 바와 같이, 게이트 산화막(102), 다결정 실리콘막과 같은 도전막(104), 제1 금속막(106) 및 절연막(108)을 반도체 기판위에 각각 50∼80Å, 800∼1500Å, 400∼500Å 및 1000∼1500Å 두께로 형성한다. 제1 금속막(106)은 VIII족 금속 또는 내화 금속으로 형성되는 것이 바람직하다. 예를 들면, Ti, W, Mo, Ta, Co, Ni, Pd 또는 Pt이 사용될 수 있다. 절연막(108)은 게이트 구조를 소오스/드레인 영역으로부터 효과적으로 분리시킬수 있는 물질로 형성하는 것이 바람직하다. 따라서 저온산화막 또는 질화막등이 사용될수 있다.
제3 도를 참고하면, 상기 게이트 산화막(102), 도전막(104), 제1 금속막(106) 및 절연막(108)을 차례대로 식각하여 게이트 산화막 패턴(102A), 도전막 패턴(104A), 제1 실리사이드막 패턴(106A) 및 절연막 패턴(108A)를 포함하는 적층 게이트 구조(109)를 형성한다. 적층 게이트 구조(109)를 이온주입 마스크로 사용하여 N-형 도펀트를 낮은 도우즈로 기판(100)에 주입하여 저농도로 도우프된 영역(110)을 형성한다. 바람직하기로는 도펀트의 도우즈는 5×1012내지 1×1013cm-2로 40∼60keV로 주입한다.
도4 는 측벽 스페이서(112) 및 고농도로 도우프된 영역(114)을 형성하는 단계를 나타낸다. 측벽 스페이서(112) 형성용 절연막(미도시)을 도3 의 기판(100) 전면에 적층한다. 절연막은 저온산화막 또는 질화막으로 형성할 수 있다. 이어서 절연막을 식각하여 측벽 스페이서(112)를 형성한다. 측벽 스페이서(112)는 게이트 산화막 패턴(102A)에서부터 절연막 패턴(108A)의 상면에까지 연장되어 형성된다. 다음에 N+형 도펀트를 5×1015cm-2이상으로 40∼80keV로 주입하여 고농도로 도우프된 영역(114)을 형성한다.
도5를 참고하면, 300∼350Å 두께의 제2 금속막(116)을 기판(100)의 전면에 적층한다. 제2 금속막(116)은 VIII족 금속 또는 내화 금속으로 형성되는 것이 바람직하다. 예를 들면, Ti, W, Mo, Ta, Co, Ti, Pd 또는 Pt이 제1 금속막(106)의 경우와 마찬가지로 사용될수 있다. 또한 제2 금속막(116)은 제1 금속막(106)보다 얇게 형성함으로써 소오스/드레인 영역위에 형성될 실리사이드막은 실리사이드 형성 공정 동안 기판 실리콘을 최소량만 소모하면서 형성될 수 있도록 하는 반면 게이트위에 형성될 실리사이드막은 최소한의 면저항값을 가지도록 하는 것이 바람직하다.
도6을 참고하면, 제2 금속막(116)이 형성된 기판(100)을 열처리하여 제2 금속막(116)과 제1 금속막 패턴(106A)이 실리콘과 접촉하고 있는 부위에서 실리사이드화 반응이 일어나도록 한다. 그 결과로서, 제1 실리사이드막 패턴(106B)과 제2 실리사이드막 패턴(116A)이 도전막 패턴(104A)과 LDD 소오스/드레인 영역(110, 114)위에 각각 형성된다. 이 때 제1 금속막 패턴 전체가 실리사이드화될 수도 있고 일부만 실리사이드화되고 나머지는 금속막으로 남아 있을 수도 있다.
실리사이드 반응후에, 제7 도에 도시되어 있는 바와 같이, 제1 및 제2 실리사이드막 패턴(106B, 116A), 절연막 패턴(108A), 측벽 스페이서(112) 및 기판(100)을 식각하지 않는 식각액을 사용하여 미반응 금속을 선택적으로 제거한다. 최종적으로, 도전막 패턴(106A)과 노출된 소오스/드레인 영역(110, 114)이 각각 제1 및 제2 실리사이드막 패턴(106B, 116A)으로 덮이게 된다.
도면 및 상세한 설명에서 본 발명의 바람직한 실시예가 기술되었고, 특정 용어가 사용되었으나, 이는 이하의 청구범위에 개시되어 있는 발명의 범주로 이를 제한하고자 하는 목적이 아니라 기술적인 개념에서 사용된 것이다. 따라서 본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
이상에서 설명한 바와 같이, 본 발명은 원하지 않는 실리사이드와 미반응 금속이 측벽 스페이서위에 남더라도, 게이트와 소오스/드레인 영역간의 단락을 효과적으로 방지할수 있도록 하는 절연막 패턴에 의해 실리사이드를 이용한 스위칭 소자의 전기적 특성을 개선시킨다. 따라서 본 발명에 의한 스위칭 소자의 제조 방법 또한 넓은 공정 마진을 획득할 수 있게 된다.

Claims (19)

  1. 산화막 패턴, 도전막 패턴, 제1 실리사이드막 패턴 및 절연막 패턴을 포함하는 적층된 게이트 구조를 상면에 구비하고 있는 기판;
    상기 적층된 게이트 구조의 측벽에 형성된 스페이서;
    상기 적층된 게이트 구조의 폭 만큼 서로 떨어져 상기 기판내에 형성되어 있는 불순물이 도우프된 영역; 및
    상기 불순물이 도우프된 영역위에 형성된 제2 실리사이드막 패턴을 포함하는 것을 특징으로 하는 스위칭 소자.
  2. 제1항에 있어서, 상기 절연막 패턴은 상기 제1 실리사이드막 패턴과 상기 제2 실리사이드막 패턴을 전기적으로 분리시키는 것을 특징으로 하는 스위칭 소자.
  3. 제1항에 있어서, 상기 절연막 패턴은 저온 산화막 및 질화막으로 이루어진 그룹에서 선택된 물질로 형성된 것을 특징으로 하는 스위칭 소자.
  4. 제1항에 있어서, 상기 절연막 패턴의 두께는 1000∼1500Å 인 것을 특징으로 하는 스위칭 소자.
  5. 제1항에 있어서, 상기 제1 및 제2 실리사이드막 패턴은 VIII족 금속 실리사이드막 및 내화 금속 실리사이드막 중에서 선택된 어느 하나의 실리사이드막을 포함하는 것을 특징으로 하는 스위칭 소자.
  6. 제5항에 있어서, 상기 VIII족 금속 실리사이드막은 CoSi2, NiSi2, PdSi 또는 PtSi이고, 상기 내화 금속 실리사이드막은 WSi2, TiSi2, TaSi2또는 MoSi인 것을 특징으로 하는 스위칭 소자.
  7. 제1항에 있어서, 상기 제1 실리사이드막 패턴의 두께는 제2 실리사이드막 패턴의 두께보다 두꺼운 것을 특징으로 하는 스위칭 소자.
  8. 제8항에 있어서, 상기 제1 실리사이드막 패턴의 두께는 400∼500Å이고 상기 제2 실리사이드막 패턴의 두께는 300∼350Å인 것을 특징으로 하는 스위칭 소자.
  9. 제1항에 있어서, 상기 스페이서는 저온산화막 및 질화막으로 이루어진 그룹에서 선택된 물질로 이루어진 것을 특징으로 하는 스위칭 소자.
  10. 패터닝된 산화막, 패터닝된 도전막, 패터닝된 제1 금속막 및 패터닝된 절연막으로 이루어진 적층된 게이트 구조를 기판위에 형성하는 단계;
    상기 적층된 게이트 구조를 마스크로 사용하여 상기 기판내에 낮은 도우즈로 불순물을 주입하여 저농도로 도우핑된 영역을 형성하는 단계;
    상기 적층된 게이트 구조의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 마스크로 사용하여 상기 기판내에 높은 도우즈로 불순물을 주입하여 고농도로 도우핑된 영역을 형성하는 단계;
    상기 기판의 전면에 제2 금속막을 형성하는 단계;
    상기 패터닝된 제1 금속막과 상기 제2 금속막을 구비하고 있는 기판을 어닐링하여 패터닝된 제1 실리사이드막과 제2 실리사이드막을 형성하는 단계;
    상기 제2 금속막중 미반응된 제2 금속막을 제거하여 상기 패터닝된 제1 실리사이드막과 패터닝된 제2 실리사이드막을 구비하는 스위칭 소자를 완성하는 것을 특징으로 하는 스위칭 소자의 제조방법.
  11. 제10항에 있어서, 상기 적층된 게이트 구조를 형성하는 단계는
    상기 기판위에 산화막, 도전막, 제1 금속막 및 절연막을 차례대로 형성하는 단계; 및
    상기 절연막, 상기 제1 금속막, 상기 도전막 및 상기 산화막을 차례대로 패터닝하여 상기 적층된 게이트 구조를 완성하는 단계를 포함하는 것을 특징으로 하는 스위칭 소자의 제조방법.
  12. 제11항에 있어서, 상기 절연막은 저온산화막 및 질화막으로 이루어진 그룹에서 선택된 어느 하나의 물질로 이루어진 것을 특징으로 하는 스위칭 소자의 제조방법.
  13. 제10항에 있어서, 상기 스페이서를 형성하는 단계는
    스페이서로 형성될 절연막을 저농도로 도우핑된 영역을 포함하는 기판위에 형성하는 단계; 및
    상기 절연막을 식각하여 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 스위칭 소자의 제조방법.
  14. 제13항에 있어서, 상기 스페이서로 형성될 절연막은 저온산화막 및 질화막으로 이루어진 그룹에서 선택된 물질로 형성하는 것을 특징으로 하는 스위칭 소자의 제조방법.
  15. 제10항에 있어서, 상기 제1 및 제2 금속막은 내화 금속 및 VIII족 금속중에서 선택된 금속으로 형성하는 것을 특징으로 하는 스위칭 소자의 제조방법.
  16. 제15항에 있어서, 상기 내화 금속은 Ti, W, Mo 또는 Ta이고, 상기 VIII족 금속은 Co, Ni, Pd 또는 Pt인 것을 특징으로 하는 스위칭 소자의 제조방법.
  17. 제10항에 있어서, 상기 제2 금속막은 상기 제1 금속막보다 얇게 형성되는 것을 특징으로 하는 스위칭 소자의 제조방법.
  18. 제10항에 있어서, 상기 반도체 기판을 어닐링하여 패터닝된 제1 실리사이드막과 제2 실리사이드막을 형성하는 단계는 650∼870℃ 온도로 N2또는 NH3기체 분위기하에서 기판을 급속 열처리(RTP)하는 단계로 이루어지는 것을 특징으로 하는 스위칭 소자의 제조방법.
  19. 제10항에 있어서, 상기 미반응된 제2 금속막을 제거하는 단계는
    상기 패터닝된 제1 실리사이드막, 상기 제2 실리사이드막, 상기 패터닝된 절연막, 상기 스페이서 및 상기 기판은 식각하지 않는 식각액을 사용하여 상기 미반응된 제2 금속막을 선택적으로 제거하는 단계로 이루어지는 것을 특징으로 하는 스위칭 소자의 제조방법.
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