JPH10335645A - シリサイドを利用したスイッチング素子及びその製造方法 - Google Patents
シリサイドを利用したスイッチング素子及びその製造方法Info
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- JPH10335645A JPH10335645A JP10031714A JP3171498A JPH10335645A JP H10335645 A JPH10335645 A JP H10335645A JP 10031714 A JP10031714 A JP 10031714A JP 3171498 A JP3171498 A JP 3171498A JP H10335645 A JPH10335645 A JP H10335645A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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Abstract
(57)【要約】
【課題】 シリサイドを利用したスイッチング素子及び
その製造方法を提供する。 【解決手段】 スイッチング素子は酸化膜パターン、導
電膜パターン、第１シリサイド膜パターン及び絶縁膜パ
ターンを含めて積層されたゲート構造を上面に備えてい
る基板を含む。前記積層されたゲート構造の側壁にはス
ペーサが形成されており、前記積層されたゲート構造の
幅ほど相互離れて不純物がドープされた領域が前記基板
内に形成されている。また前記不純物がドープされた領
域の上には第２シリサイド膜パターンが形成されてい
る。これによりゲートとソース／ドレーン領域間の短絡
を効果的に防止できるようにする絶縁膜パターンにより
シリサイドを利用したスイッチング素子の電気的特性を
改善させる。
その製造方法を提供する。 【解決手段】 スイッチング素子は酸化膜パターン、導
電膜パターン、第１シリサイド膜パターン及び絶縁膜パ
ターンを含めて積層されたゲート構造を上面に備えてい
る基板を含む。前記積層されたゲート構造の側壁にはス
ペーサが形成されており、前記積層されたゲート構造の
幅ほど相互離れて不純物がドープされた領域が前記基板
内に形成されている。また前記不純物がドープされた領
域の上には第２シリサイド膜パターンが形成されてい
る。これによりゲートとソース／ドレーン領域間の短絡
を効果的に防止できるようにする絶縁膜パターンにより
シリサイドを利用したスイッチング素子の電気的特性を
改善させる。
Description
【０００１】
【発明の属する技術分野】本発明はマイクロ電子工学分
野に係り、特にシリサイドを利用したスイッチング素子
及びその製造方法に関する。
野に係り、特にシリサイドを利用したスイッチング素子
及びその製造方法に関する。
【０００２】
【従来の技術】半導体装置が高集積化することにつれ、
低消費電力及び高速動作のような特性が半導体装置の重
要特性として要求されている。したがって、半導体素子
の消費電力を低くして動作速度を速めるためには半導体
装置のコンタクト抵抗を低くすべきである。しかし、半
導体素子のコンタクトの大きさが小さくなることによっ
て、コンタクト抵抗が上がり、その上、ソース／ドレー
ン領域の浅い接合領域の面抵抗値もさらに上がる。
低消費電力及び高速動作のような特性が半導体装置の重
要特性として要求されている。したがって、半導体素子
の消費電力を低くして動作速度を速めるためには半導体
装置のコンタクト抵抗を低くすべきである。しかし、半
導体素子のコンタクトの大きさが小さくなることによっ
て、コンタクト抵抗が上がり、その上、ソース／ドレー
ン領域の浅い接合領域の面抵抗値もさらに上がる。
【０００３】前記抵抗値を下げるために、非常に広く使
われ相対的に簡単な技術として自動調心シリサイド（ｓ
ａｌｉｃｉｄｅ：ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｉｌｉ
ｃｉｄｅ）が知られている。自動調心シリサイド技術に
よれば、Ｔｉ、ＴａまたはＭｏのような遷移金属をＭＯ
Ｓ構造の上に積層した後に、熱処理することにより前記
金属がゲートの上の露出されたポリシリコンとソース／
ドレーン領域の露出されたシリコンと反応してシリサイ
ドを形成するようにする。シリサイド形成工程の間、酸
化膜スペーサは、酸化膜スペーサの上にシリサイドが形
成されないようにすることでゲートとソース／ドレーン
領域が電気的で連結されることを防止する。
われ相対的に簡単な技術として自動調心シリサイド（ｓ
ａｌｉｃｉｄｅ：ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｉｌｉ
ｃｉｄｅ）が知られている。自動調心シリサイド技術に
よれば、Ｔｉ、ＴａまたはＭｏのような遷移金属をＭＯ
Ｓ構造の上に積層した後に、熱処理することにより前記
金属がゲートの上の露出されたポリシリコンとソース／
ドレーン領域の露出されたシリコンと反応してシリサイ
ドを形成するようにする。シリサイド形成工程の間、酸
化膜スペーサは、酸化膜スペーサの上にシリサイドが形
成されないようにすることでゲートとソース／ドレーン
領域が電気的で連結されることを防止する。
【０００４】シリサイド形成後、シリサイド、シリコン
基板または酸化膜スペーサは、蝕刻をしない選択的蝕刻
により未反応遷移金属を除ける。その結果、露出された
ソース／ドレーン領域及びポリシリコンゲートの上に各
々シリサイド膜が形成される。
基板または酸化膜スペーサは、蝕刻をしない選択的蝕刻
により未反応遷移金属を除ける。その結果、露出された
ソース／ドレーン領域及びポリシリコンゲートの上に各
々シリサイド膜が形成される。
【０００５】しかし、残念ながらこのシリサイド技術
は、ブリッジ効果に起因した短所を持っている。ブリッ
ジ効果は、シリコンが酸化膜スペーサを覆っている金属
膜、例えばＴｉ膜に拡散されシリサイドを形成するため
の熱処理工程の時Ｔｉと反応するようになる。
は、ブリッジ効果に起因した短所を持っている。ブリッ
ジ効果は、シリコンが酸化膜スペーサを覆っている金属
膜、例えばＴｉ膜に拡散されシリサイドを形成するため
の熱処理工程の時Ｔｉと反応するようになる。
【０００６】したがって、酸化膜スペーサと金属間の望
まない反応によりゲートとソース／ドレーン領域の分離
を容易に連結させることができるシリサイドの側面形成
を起こす。また、未反応金属が選択的蝕刻工程によって
も完全に除けられなく基板上にそのまま残っているよう
になってブリッジを起こす。結果的に、望まないシリサ
イドと残っている金属がゲートとソース／ドレーン領域
間の短絡を誘発するようになる。
まない反応によりゲートとソース／ドレーン領域の分離
を容易に連結させることができるシリサイドの側面形成
を起こす。また、未反応金属が選択的蝕刻工程によって
も完全に除けられなく基板上にそのまま残っているよう
になってブリッジを起こす。結果的に、望まないシリサ
イドと残っている金属がゲートとソース／ドレーン領域
間の短絡を誘発するようになる。
【０００７】
【発明が解決しようとする課題】したがって、本発明の
目的は、前述した従来技術が持つ問題点を解決するため
に、シリサイドを利用してゲートとソース／ドレーン領
域の短絡を防止することができるスイッチング素子を提
供することである。
目的は、前述した従来技術が持つ問題点を解決するため
に、シリサイドを利用してゲートとソース／ドレーン領
域の短絡を防止することができるスイッチング素子を提
供することである。
【０００８】本発明の他の目的は短絡が起こらないスイ
ッチング素子を製造する方法を提供することである。
ッチング素子を製造する方法を提供することである。
【０００９】
【課題を解決するための手段】本発明によれば、前記技
術的課題は、第１シリサイド膜パターンの上に形成され
て第１シリサイド膜パターンと第２シリサイド膜パター
ンを電気的に分離させる絶縁膜パターンを備えるスイッ
チング素子により達成される。
術的課題は、第１シリサイド膜パターンの上に形成され
て第１シリサイド膜パターンと第２シリサイド膜パター
ンを電気的に分離させる絶縁膜パターンを備えるスイッ
チング素子により達成される。
【００１０】特に本発明にともなうスイッチング素子は
酸化膜パターン、導電膜パターン、第１シリサイド膜パ
ターン及び絶縁膜パターンを含めて積層されたゲート構
造を上面に備えている基板を含む。前記積層されたゲー
ト構造の側壁にはスペーサが形成されている。前記積層
されたゲート構造の幅ほど相互に離れて不純物がドープ
された領域が前記基板内に形成されている。また前記不
純物がドープされた領域の上には第２シリサイド膜パタ
ーンが形成されている。
酸化膜パターン、導電膜パターン、第１シリサイド膜パ
ターン及び絶縁膜パターンを含めて積層されたゲート構
造を上面に備えている基板を含む。前記積層されたゲー
ト構造の側壁にはスペーサが形成されている。前記積層
されたゲート構造の幅ほど相互に離れて不純物がドープ
された領域が前記基板内に形成されている。また前記不
純物がドープされた領域の上には第２シリサイド膜パタ
ーンが形成されている。
【００１１】前記絶縁膜パターンは、低温酸化膜及び窒
化膜でなされたグループから選択された物質で１０００
〜１５００Å厚さに形成されることが望ましい。そして
前記スペーサは、低温酸化膜及び窒化膜でなされたグル
ープから選択された物質で形成することができる。
化膜でなされたグループから選択された物質で１０００
〜１５００Å厚さに形成されることが望ましい。そして
前記スペーサは、低温酸化膜及び窒化膜でなされたグル
ープから選択された物質で形成することができる。
【００１２】望ましくは、前記第１及び第２シリサイド
膜パターンは、耐火金属シリサイド膜及びＶＩＩＩ族金
属シリサイド膜の中から選択されたいずれか一つのシリ
サイド膜を含む。例えば、前記耐火金属シリサイド膜は
ＷＳｉ2 、ＴｉＳｉ2 、ＴａＳｉ2 またはＭｏＳｉを含
み、前記ＶＩＩＩ族金属シリサイド膜はＣｏＳｉ2 、Ｎ
ｉＳｉ2 、ＰｄＳｉまたはＰｔＳｉを含む。また前記第
１シリサイド膜パターンは前記第２シリサイド膜より厚
いことが望ましい。したがって前記第１シリサイド膜パ
ターンの厚さは、７００〜８００Åが、前記第２シリサ
イド膜パターンの厚さは５００〜６００Åが望ましい。
膜パターンは、耐火金属シリサイド膜及びＶＩＩＩ族金
属シリサイド膜の中から選択されたいずれか一つのシリ
サイド膜を含む。例えば、前記耐火金属シリサイド膜は
ＷＳｉ2 、ＴｉＳｉ2 、ＴａＳｉ2 またはＭｏＳｉを含
み、前記ＶＩＩＩ族金属シリサイド膜はＣｏＳｉ2 、Ｎ
ｉＳｉ2 、ＰｄＳｉまたはＰｔＳｉを含む。また前記第
１シリサイド膜パターンは前記第２シリサイド膜より厚
いことが望ましい。したがって前記第１シリサイド膜パ
ターンの厚さは、７００〜８００Åが、前記第２シリサ
イド膜パターンの厚さは５００〜６００Åが望ましい。
【００１３】本発明にともなうスイッチング素子の製造
方法によれば、まず積層されたゲート構造を基板上に形
成する。積層されたゲート構造は、パターニングされた
酸化膜、パターニングされた導電膜、パターニングされ
た第１金属膜及びパターニングされた絶縁膜を含む。次
に前記積層されたゲート構造をマスクとして使用し前記
基板内に低いドーズで不純物を注入して低い濃度でドー
ピングされた領域を形成する。前記積層されたゲート構
造の側壁にスペーサを形成した後、前記スペーサをマス
クとして使用し前記基板内に高いドーズで不純物を注入
して高い濃度でドーピングされた領域を形成する。
方法によれば、まず積層されたゲート構造を基板上に形
成する。積層されたゲート構造は、パターニングされた
酸化膜、パターニングされた導電膜、パターニングされ
た第１金属膜及びパターニングされた絶縁膜を含む。次
に前記積層されたゲート構造をマスクとして使用し前記
基板内に低いドーズで不純物を注入して低い濃度でドー
ピングされた領域を形成する。前記積層されたゲート構
造の側壁にスペーサを形成した後、前記スペーサをマス
クとして使用し前記基板内に高いドーズで不純物を注入
して高い濃度でドーピングされた領域を形成する。
【００１４】引続き、前記基板の全面に第２金属膜を形
成する。次に前記パターニングされた第１金属膜と前記
第２金属膜を備えている基板をアニーリングしてパター
ニングされた第１シリサイド膜と第２シリサイド膜を形
成する。最後に前記第２金属膜の内未反応の第２金属膜
を除いて前記パターニングされた第１シリサイド膜と前
記第２シリサイド膜を備えるスイッチング素子を完成す
る。
成する。次に前記パターニングされた第１金属膜と前記
第２金属膜を備えている基板をアニーリングしてパター
ニングされた第１シリサイド膜と第２シリサイド膜を形
成する。最後に前記第２金属膜の内未反応の第２金属膜
を除いて前記パターニングされた第１シリサイド膜と前
記第２シリサイド膜を備えるスイッチング素子を完成す
る。
【００１５】前記積層されたゲート構造は、前記基板上
に酸化膜、導電膜、第１金属膜及び絶縁膜を順序通り形
成した後、前記絶縁膜、前記第１金属膜、前記導電膜及
び前記酸化膜を順序通りパターニングすることで形成す
る。
に酸化膜、導電膜、第１金属膜及び絶縁膜を順序通り形
成した後、前記絶縁膜、前記第１金属膜、前記導電膜及
び前記酸化膜を順序通りパターニングすることで形成す
る。
【００１６】前記スペーサはスペーサとして形成される
絶縁膜を低い濃度でドーピングされた領域を含む基板上
に形成した後、前記絶縁膜を蝕刻することによって形成
される。
絶縁膜を低い濃度でドーピングされた領域を含む基板上
に形成した後、前記絶縁膜を蝕刻することによって形成
される。
【００１７】前記パターニングされた第１シリサイド膜
と前記第２シリサイド膜を形成する段階は６５０〜８７
０℃温度でＮ2 またはＮＨ3 気体雰囲気の下で基板を急
速熱処理（ＲＴＰ）することで遂行される。
と前記第２シリサイド膜を形成する段階は６５０〜８７
０℃温度でＮ2 またはＮＨ3 気体雰囲気の下で基板を急
速熱処理（ＲＴＰ）することで遂行される。
【００１８】前記未反応の第２金属膜は、前記パターニ
ングされた第１シリサイド膜、前記第２シリサイド膜、
前記パターニングされた絶縁膜、前記スペーサ及び前記
基板は蝕刻しない蝕刻液を使用して除けることが望まし
い。
ングされた第１シリサイド膜、前記第２シリサイド膜、
前記パターニングされた絶縁膜、前記スペーサ及び前記
基板は蝕刻しない蝕刻液を使用して除けることが望まし
い。
【００１９】そして前記第１金属膜及び第２金属膜は耐
火金属及びＶＩＩＩ族金属中から選択されたいずれか一
つの金属で形成されることが望ましい。例えば、前記耐
火金属はＴｉ、Ｗ、ＭｏまたはＴａを含んで、前記ＶＩ
ＩＩ族金属はＣｏ、Ｎｉ、ＰｄまたはＰｔを含む。また
前記第２金属膜は、前記第１金属膜より薄く形成される
ことが望ましい。
火金属及びＶＩＩＩ族金属中から選択されたいずれか一
つの金属で形成されることが望ましい。例えば、前記耐
火金属はＴｉ、Ｗ、ＭｏまたはＴａを含んで、前記ＶＩ
ＩＩ族金属はＣｏ、Ｎｉ、ＰｄまたはＰｔを含む。また
前記第２金属膜は、前記第１金属膜より薄く形成される
ことが望ましい。
【００２０】本発明によれば、ブリッジ効果を防止でき
るシリサイドを利用したスイッチング素子を提供するこ
とができるようになる。
るシリサイドを利用したスイッチング素子を提供するこ
とができるようになる。
【００２１】
【発明の実施の形態】以下、添付した図面を参照して本
発明の一実施例を詳細に説明する。本発明は、以下に開
示される実施例に限定されることでなく相互他の多様な
形態で具現されることであり、単に本実施例は本発明の
開示が完全なることにし、通常の知識を持った者に発明
の範疇を完全に知らせるために提供されることである。
添付された図面で多様な膜と領域の厚さは明瞭性のため
強調された。またいずれか一膜が他の膜または基板上に
存在することと指称される時、他の膜または基板の真上
にあることもあり、層間膜が存在することもある。そし
て本文におけるスイッチング素子はトランジスターを含
んでスイッチング機能をする素子をすべて含む用語であ
る。図面において同一参照符号は同一部材を示す。
発明の一実施例を詳細に説明する。本発明は、以下に開
示される実施例に限定されることでなく相互他の多様な
形態で具現されることであり、単に本実施例は本発明の
開示が完全なることにし、通常の知識を持った者に発明
の範疇を完全に知らせるために提供されることである。
添付された図面で多様な膜と領域の厚さは明瞭性のため
強調された。またいずれか一膜が他の膜または基板上に
存在することと指称される時、他の膜または基板の真上
にあることもあり、層間膜が存在することもある。そし
て本文におけるスイッチング素子はトランジスターを含
んでスイッチング機能をする素子をすべて含む用語であ
る。図面において同一参照符号は同一部材を示す。
【００２２】図１を参照して本発明の一実施例にともな
うスイッチング素子を説明する。図示されたように、基
板１００の上にゲート酸化膜パターン１０２Ａ、導電膜
パターン１０４Ａ、第１厚さＴ１の第１シリサイド膜パ
ターン１０６Ｂ及び絶縁膜パターン１０８Ａでなされた
積層ゲート構造１０９Ａが形成されている。側壁スペー
サ１１２が積層ゲート構造１０９Ａの縁に形成されてい
る。そしてソース／ドレーン領域１１０、１１４が基板
内に形成されている。第２厚さＴ２の第２シリサイド膜
パターン１１６Ａがさらにソース／ドレーン領域１１
０、１１４の上に形成されている。
うスイッチング素子を説明する。図示されたように、基
板１００の上にゲート酸化膜パターン１０２Ａ、導電膜
パターン１０４Ａ、第１厚さＴ１の第１シリサイド膜パ
ターン１０６Ｂ及び絶縁膜パターン１０８Ａでなされた
積層ゲート構造１０９Ａが形成されている。側壁スペー
サ１１２が積層ゲート構造１０９Ａの縁に形成されてい
る。そしてソース／ドレーン領域１１０、１１４が基板
内に形成されている。第２厚さＴ２の第２シリサイド膜
パターン１１６Ａがさらにソース／ドレーン領域１１
０、１１４の上に形成されている。
【００２３】特に導電膜パターン１０４Ａの上の第１シ
リサイド膜パターン１０６Ｂとソース／ドレーン領域１
１０、１１４の上の第２シリサイド膜パターン１１６Ａ
は、絶縁膜パターン１０８Ａ及びスペーサ１１２により
電気的に絶縁されている。絶縁膜パターン１０８Ａは効
果的な電気絶縁体として機能し得る物質で形成されるこ
とが望ましい。したがって、選択的蝕刻段階以後にも望
まないシリサイド膜と未反応金属がスペーサ１１２の上
に残っても、導電膜パターン１０４Ａとその上の第１シ
リサイド膜パターン１０６Ｂはソース／ドレーン領域１
１０、１１４とその上の第２シリサイド膜パターン１１
６Ａと短絡されない。
リサイド膜パターン１０６Ｂとソース／ドレーン領域１
１０、１１４の上の第２シリサイド膜パターン１１６Ａ
は、絶縁膜パターン１０８Ａ及びスペーサ１１２により
電気的に絶縁されている。絶縁膜パターン１０８Ａは効
果的な電気絶縁体として機能し得る物質で形成されるこ
とが望ましい。したがって、選択的蝕刻段階以後にも望
まないシリサイド膜と未反応金属がスペーサ１１２の上
に残っても、導電膜パターン１０４Ａとその上の第１シ
リサイド膜パターン１０６Ｂはソース／ドレーン領域１
１０、１１４とその上の第２シリサイド膜パターン１１
６Ａと短絡されない。
【００２４】第１シリサイド膜パターン１０６Ｂと第２
シリサイド膜パターン１１６ＡはＣｏＳｉ2 、ＮｉＳｉ
2 、ＰｄＳｉまたはＰｔＳｉのようなＶＩＩＩ族金属シ
リサイド膜またはＷＳｉ2 、ＴｉＳｉ2 、ＴａＳｉ2 ま
たはＭｏＳｉ2 のような耐火金属シリサイド膜を含むこ
とが望ましい。
シリサイド膜パターン１１６ＡはＣｏＳｉ2 、ＮｉＳｉ
2 、ＰｄＳｉまたはＰｔＳｉのようなＶＩＩＩ族金属シ
リサイド膜またはＷＳｉ2 、ＴｉＳｉ2 、ＴａＳｉ2 ま
たはＭｏＳｉ2 のような耐火金属シリサイド膜を含むこ
とが望ましい。
【００２５】また、導電膜パターン１０４Ａの上の第１
シリサイド膜の第１厚さＴ１は、ソース／ドレーン領域
１１０、１１４の上の第２シリサイド膜の第２厚さＴ２
より厚いことが望ましい。その理由は、ゲートの上のシ
リサイド膜は厚くて低い面抵抗値を持つことができる反
面、ソース／ドレーン領域の上のシリサイド膜は厚さが
だいぶ制限され、これはシリサイド形成工程の時基板１
００のシリコンの過度な消耗を防止するためである。し
たがって本発明によれば、相異なる厚さの両シリサイド
膜とゲートパターンとソース／ドレーン領域の電気的連
結を防止するための絶縁膜パターンによりスイッチング
素子が低いコンタクト抵抗と高い動作安全性をもつよう
になる。
シリサイド膜の第１厚さＴ１は、ソース／ドレーン領域
１１０、１１４の上の第２シリサイド膜の第２厚さＴ２
より厚いことが望ましい。その理由は、ゲートの上のシ
リサイド膜は厚くて低い面抵抗値を持つことができる反
面、ソース／ドレーン領域の上のシリサイド膜は厚さが
だいぶ制限され、これはシリサイド形成工程の時基板１
００のシリコンの過度な消耗を防止するためである。し
たがって本発明によれば、相異なる厚さの両シリサイド
膜とゲートパターンとソース／ドレーン領域の電気的連
結を防止するための絶縁膜パターンによりスイッチング
素子が低いコンタクト抵抗と高い動作安全性をもつよう
になる。
【００２６】図２ないし図７は、図１に示されたスイッ
チング素子の製造工程段階にある構造物の断面図であ
る。図２に示されているように、ゲート酸化膜１０２、
多結晶シリコン膜のような導電膜１０４、第１金属膜１
０６及び絶縁膜１０８を半導体基板上に各々５０〜８０
Å、８００〜１５００Å、４００〜５００Å及び１００
０〜１５００Å厚さで形成する。第１金属膜１０６はＶ
ＩＩＩ族金属または耐火金属で形成されることが望まし
い。例えば、Ｔｉ、Ｗ、Ｍｏ、Ｔａ、Ｃｏ、Ｎｉ、Ｐｄ
またはＰｔを使うことができる。絶縁膜１０８は、ゲー
ト構造をソース／ドレーン領域から効果的に分離させる
ことができる物質で形成することが望ましい。したがっ
て低温酸化膜または窒化膜などを使うことができる。
チング素子の製造工程段階にある構造物の断面図であ
る。図２に示されているように、ゲート酸化膜１０２、
多結晶シリコン膜のような導電膜１０４、第１金属膜１
０６及び絶縁膜１０８を半導体基板上に各々５０〜８０
Å、８００〜１５００Å、４００〜５００Å及び１００
０〜１５００Å厚さで形成する。第１金属膜１０６はＶ
ＩＩＩ族金属または耐火金属で形成されることが望まし
い。例えば、Ｔｉ、Ｗ、Ｍｏ、Ｔａ、Ｃｏ、Ｎｉ、Ｐｄ
またはＰｔを使うことができる。絶縁膜１０８は、ゲー
ト構造をソース／ドレーン領域から効果的に分離させる
ことができる物質で形成することが望ましい。したがっ
て低温酸化膜または窒化膜などを使うことができる。
【００２７】図３を参考にすれば、前記ゲート酸化膜１
０２、導電膜１０４、第１金属膜１０６及び絶縁膜１０
８を順序通り蝕刻してゲート酸化膜パターン１０２Ａ、
導電膜パターン１０４Ａ、第１シリサイド膜パターン１
０６Ａ及び絶縁膜パターン１０８Ａを含む積層ゲート構
造１０９を形成する。積層ゲート構造１０９をイオン注
入マスクとして使用しＮ−型ドーパント（ｄｏｐａｎ
ｔ）を低いドーズで基板１００に注入して低濃度でドー
プされた領域１１０を形成する。望ましくはドーパント
のドーズは５×１０12ないし１×１０13ｃｍ-2で４０〜
６０ｋｅＶで注入する。
０２、導電膜１０４、第１金属膜１０６及び絶縁膜１０
８を順序通り蝕刻してゲート酸化膜パターン１０２Ａ、
導電膜パターン１０４Ａ、第１シリサイド膜パターン１
０６Ａ及び絶縁膜パターン１０８Ａを含む積層ゲート構
造１０９を形成する。積層ゲート構造１０９をイオン注
入マスクとして使用しＮ−型ドーパント（ｄｏｐａｎ
ｔ）を低いドーズで基板１００に注入して低濃度でドー
プされた領域１１０を形成する。望ましくはドーパント
のドーズは５×１０12ないし１×１０13ｃｍ-2で４０〜
６０ｋｅＶで注入する。
【００２８】図４は、側壁スペーサ１１２及び高濃度で
ドープされた領域１１４を形成する段階を示す。側壁ス
ペーサ１１２形成用絶縁膜（図示せず）を図３の基板１
００の全面に積層する。絶縁膜は、低温酸化膜または窒
化膜で形成することができる。続いて絶縁膜を蝕刻して
側壁スペーサ１１２を形成する。側壁スペーサ１１２は
ゲート酸化膜パターン１０２Ａから絶縁膜パターン１０
８Ａの上面まで延長して形成される。次にＮ＋型ドーパ
ントを５×１０15ｃｍ-2以上で４０〜８０ｋｅＶで注入
して高濃度でドープされた領域１１４を形成する。
ドープされた領域１１４を形成する段階を示す。側壁ス
ペーサ１１２形成用絶縁膜（図示せず）を図３の基板１
００の全面に積層する。絶縁膜は、低温酸化膜または窒
化膜で形成することができる。続いて絶縁膜を蝕刻して
側壁スペーサ１１２を形成する。側壁スペーサ１１２は
ゲート酸化膜パターン１０２Ａから絶縁膜パターン１０
８Ａの上面まで延長して形成される。次にＮ＋型ドーパ
ントを５×１０15ｃｍ-2以上で４０〜８０ｋｅＶで注入
して高濃度でドープされた領域１１４を形成する。
【００２９】図５を参考にすれば、３００〜３５０Å厚
さの第２金属膜１１６を基板１００の全面に積層する。
第２金属膜１１６はＶＩＩＩ族金属または耐火金属で形
成されることが望ましい。例えば、Ｔｉ、Ｗ、Ｍｏ、Ｔ
ａ、Ｃｏ、Ｔｉ、ＰｄまたはＰｔが第１金属膜１０６の
場合と同じく使うことができる。また第２金属膜１１６
は、第１金属膜１０６より薄く形成することによってソ
ース／ドレーン領域の上に形成されるシリサイド膜はシ
リサイド形成工程の間基板シリコンを最小量のみ消耗し
ながら形成されることができるようにする反面、ゲート
の上に形成されるシリサイド膜は最小限の面抵抗値を持
つようにすることが望ましい。
さの第２金属膜１１６を基板１００の全面に積層する。
第２金属膜１１６はＶＩＩＩ族金属または耐火金属で形
成されることが望ましい。例えば、Ｔｉ、Ｗ、Ｍｏ、Ｔ
ａ、Ｃｏ、Ｔｉ、ＰｄまたはＰｔが第１金属膜１０６の
場合と同じく使うことができる。また第２金属膜１１６
は、第１金属膜１０６より薄く形成することによってソ
ース／ドレーン領域の上に形成されるシリサイド膜はシ
リサイド形成工程の間基板シリコンを最小量のみ消耗し
ながら形成されることができるようにする反面、ゲート
の上に形成されるシリサイド膜は最小限の面抵抗値を持
つようにすることが望ましい。
【００３０】図６を参考にすれば、第２金属膜１１６が
形成された基板１００を熱処理して、第２金属膜１１６
と第１金属膜パターン１０６Ａがシリコンと接触してい
る部位でシリサイド化反応を起こす。その結果として、
７００〜８００Å厚さの第１シリサイド膜パターン１０
６Ｂと５００〜６００Å厚さの第２シリサイド膜パター
ン１１６Ａが導電膜パターン１０４ＡとＬＤＤソース／
ドレーン領域１１０、１１４の上に各々形成される。こ
の時、第１金属膜パターン１０６Ａ全体がシリサイド化
されることもあり、一部のみシリサイド化されて残りは
金属膜で残っていることもある。
形成された基板１００を熱処理して、第２金属膜１１６
と第１金属膜パターン１０６Ａがシリコンと接触してい
る部位でシリサイド化反応を起こす。その結果として、
７００〜８００Å厚さの第１シリサイド膜パターン１０
６Ｂと５００〜６００Å厚さの第２シリサイド膜パター
ン１１６Ａが導電膜パターン１０４ＡとＬＤＤソース／
ドレーン領域１１０、１１４の上に各々形成される。こ
の時、第１金属膜パターン１０６Ａ全体がシリサイド化
されることもあり、一部のみシリサイド化されて残りは
金属膜で残っていることもある。
【００３１】シリサイド反応後に、図７に示されている
ように、第１及び第２シリサイド膜パターン１０６Ｂ、
１１６Ａ、絶縁膜パターン１０８Ａ、側壁スペーサ１１
２及び基板１００を蝕刻しない蝕刻液を使用して未反応
金属を選択的に除去する。最終的に、導電膜パターン１
０６Ａと露出されたソース／ドレーン領域１１０、１１
４が各々第１及び第２シリサイド膜パターン１０６Ｂ、
１１６Ａで覆われるようになる。
ように、第１及び第２シリサイド膜パターン１０６Ｂ、
１１６Ａ、絶縁膜パターン１０８Ａ、側壁スペーサ１１
２及び基板１００を蝕刻しない蝕刻液を使用して未反応
金属を選択的に除去する。最終的に、導電膜パターン１
０６Ａと露出されたソース／ドレーン領域１１０、１１
４が各々第１及び第２シリサイド膜パターン１０６Ｂ、
１１６Ａで覆われるようになる。
【００３２】
【発明の効果】前述したように、本発明は望まないシリ
サイドと未反応金属が側壁スペーサの上に残っても、ゲ
ートとソース／ドレーン領域間の短絡を効果的に防止す
ることができるようにする絶縁膜パターンにより、シリ
サイドを利用したスイッチング素子の電気的特性を改善
させる。したがって、本発明によるスイッチング素子の
製造方法もさらに広い工程マージンを獲得することがで
きるようになる。
サイドと未反応金属が側壁スペーサの上に残っても、ゲ
ートとソース／ドレーン領域間の短絡を効果的に防止す
ることができるようにする絶縁膜パターンにより、シリ
サイドを利用したスイッチング素子の電気的特性を改善
させる。したがって、本発明によるスイッチング素子の
製造方法もさらに広い工程マージンを獲得することがで
きるようになる。
【００３３】図面及び詳細な説明で本発明の望ましい実
施例が記述されており、特定用語が使われたが、これは
請求範囲に開示されている発明の範疇でこれを制限しよ
うとする目的でなく技術的な概念で使われたことであ
る。したがって本発明は前記実施例に限定されなく当業
者の水準でその変形及び改良が可能なことは明白であ
る。
施例が記述されており、特定用語が使われたが、これは
請求範囲に開示されている発明の範疇でこれを制限しよ
うとする目的でなく技術的な概念で使われたことであ
る。したがって本発明は前記実施例に限定されなく当業
者の水準でその変形及び改良が可能なことは明白であ
る。
【図１】 本発明の一実施例にともなうスイッチング素
子の断面図である。
子の断面図である。
【図２】 本発明の実施例によるスイッチング素子の製
造方法を説明するための製造工程の中間段階構造物の断
面図である。
造方法を説明するための製造工程の中間段階構造物の断
面図である。
【図３】 本発明の実施例によるスイッチング素子の製
造方法を説明するための製造工程の中間段階構造物の断
面図である。
造方法を説明するための製造工程の中間段階構造物の断
面図である。
【図４】 本発明の実施例によるスイッチング素子の製
造方法を説明するための製造工程の中間段階構造物の断
面図である。
造方法を説明するための製造工程の中間段階構造物の断
面図である。
【図５】 本発明の実施例によるスイッチング素子の製
造方法を説明するための製造工程の中間段階構造物の断
面図である。
造方法を説明するための製造工程の中間段階構造物の断
面図である。
【図６】 本発明の実施例によるスイッチング素子の製
造方法を説明するための製造工程の中間段階構造物の断
面図である。
造方法を説明するための製造工程の中間段階構造物の断
面図である。
【図７】 本発明の実施例によるスイッチング素子の製
造方法を説明するための製造工程の中間段階構造物の断
面図である。
造方法を説明するための製造工程の中間段階構造物の断
面図である。
１００…基板、 １０９Ａ…積層ゲート構造、 １１０、１１４…ソース／ドレイン領域、 １１６Ａ…第２シリサイド膜パターン。
Claims (14)
- 【請求項１】 酸化膜パターン、導電膜パターン、第１
シリサイド膜パターン及び絶縁膜パターンを含める上面
に積層されたゲート構造を備えている基板と、 前記積層されたゲート構造の側壁に形成されたスペーサ
と、 前記積層されたゲート構造の幅ほど相互に離れて前記基
板内に形成されている不純物がドープされた領域と、 前記不純物がドープされた領域の上に形成された第２シ
リサイド膜パターンとを含むことを特徴とするスイッチ
ング素子。 - 【請求項２】 前記絶縁膜パターンは、低温酸化膜及び
窒化膜でなされたグループから選択された物質で形成さ
れたことを特徴とする請求項１に記載のスイッチング素
子。 - 【請求項３】 前記絶縁膜パターンの厚さは、１０００
〜１５００Åであることを特徴とする請求項１に記載の
スイッチング素子。 - 【請求項４】 前記第１及び第２シリサイド膜パターン
は、ＣｏＳｉ2 、ＮｉＳｉ2 、ＰｄＳｉ、ＰｔＳｉ、Ｗ
Ｓｉ2 、ＴｉＳｉ2 、ＴａＳｉ2 及びＭｏＳｉの中から
選択されたいずれか一つでなされたことを特徴とする請
求項１に記載のスイッチング素子。 - 【請求項５】 前記第１シリサイド膜パターンは、第２
シリサイド膜パターンより厚いことを特徴とする請求項
１に記載のスイッチング素子。 - 【請求項６】 前記第１シリサイド膜パターンの厚さ
は、７００〜８００Åで、前記第２シリサイド膜パター
ンの厚さは５００〜６００Åであることを特徴とする請
求項５に記載のスイッチング素子。 - 【請求項７】 前記スペーサは、低温酸化膜及び窒化膜
でなされたグループから選択された物質でなされたこと
を特徴とする請求項１に記載のスイッチング素子。 - 【請求項８】 パターニングされた酸化膜、パターニン
グされた導電膜、パターニングされた第１金属膜及びパ
ターニングされた絶縁膜でなされ積層されたゲート構造
を基板上に形成する段階と、 前記積層されたゲート構造をマスクとして使用し前記基
板内に低いドーズで不純物を注入し低濃度でドーピング
された領域を形成する段階と、 前記積層されたゲート構造の側壁にスペーサを形成する
段階と、 前記スペーサをマスクとして使用し前記基板内に高いド
ーズで不純物を注入し高濃度でドーピングされた領域を
形成する段階と、 前記基板の全面に第２金属膜を形成する段階と、 前記パターニングされた第１金属膜と前記第２金属膜を
備えている基板をアニーリングしてパターニングされた
第１シリサイド膜と第２シリサイド膜を形成する段階
と、 前記第２金属膜の内未反応の第２金属膜を除いて前記パ
ターニングされた第１シリサイド膜とパターニングされ
た第２シリサイド膜を備えるスイッチング素子を完成す
ることを特徴とするスイッチング素子の製造方法。 - 【請求項９】 前記積層されたゲート構造を形成する段
階は、前記基板上に酸化膜、導電膜、第１金属膜及び絶
縁膜を順序通り形成する段階と、 前記絶縁膜、前記第１金属膜、前記導電膜及び前記酸化
膜を順序通りパターニングして前記積層されたゲート構
造を完成する段階とを含むことを特徴とする請求項８に
記載のスイッチング素子の製造方法。 - 【請求項１０】 前記絶縁膜は、低温酸化膜及び窒化膜
でなされたグループから選択されたいずれか一つの物質
でなされたことを特徴とする請求項９に記載のスイッチ
ング素子の製造方法。 - 【請求項１１】 前記スペーサを形成する段階は、低温
酸化膜及び窒化膜でなされたグループから選択された絶
縁膜を低濃度でドーピングされた領域を含む基板上に形
成する段階と、 前記絶縁膜を蝕刻してスペーサを形成する段階とを含む
ことを特徴とする請求項８に記載のスイッチング素子の
製造方法。 - 【請求項１２】 前記第１及び第２金属膜は、Ｔｉ、
Ｗ、Ｍｏ、Ｔａ、Ｃｏ、Ｎｉ、Ｐｄ及びＰｔの中から選
択されたいずれか一つで形成されることを特徴とする請
求項８に記載のスイッチング素子の製造方法。 - 【請求項１３】 前記第２金属膜は、前記第１金属膜よ
り薄く形成されることを特徴とする請求項８に記載のス
イッチング素子の製造方法。 - 【請求項１４】 前記半導体基板をアニーリングしてパ
ターニングされた第１シリサイド膜と第２シリサイド膜
を形成する段階は６５０〜８７０℃温度でＮ2 またはＮ
Ｈ3 気体雰囲気下で基板を急速熱処理する段階でなされ
ることを特徴とする請求項８に記載のスイッチング素子
の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970019559A KR100234378B1 (ko) | 1997-05-20 | 1997-05-20 | 실리사이드를 이용한 스위칭 소자 및 그 제조방법 |
| KR97P19559 | 1997-05-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335645A true JPH10335645A (ja) | 1998-12-18 |
Family
ID=19506413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10031714A Pending JPH10335645A (ja) | 1997-05-20 | 1998-02-13 | シリサイドを利用したスイッチング素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5970380A (ja) |
| JP (1) | JPH10335645A (ja) |
| KR (1) | KR100234378B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3389075B2 (ja) * | 1997-10-01 | 2003-03-24 | 株式会社東芝 | 半導体装置の製造方法 |
| KR100328810B1 (ko) * | 1999-07-08 | 2002-03-14 | 윤종용 | 반도체 장치를 위한 콘택 구조 및 제조 방법 |
| US6451693B1 (en) * | 2000-10-05 | 2002-09-17 | Advanced Micro Device, Inc. | Double silicide formation in polysicon gate without silicide in source/drain extensions |
| KR100669664B1 (ko) * | 2004-09-14 | 2007-01-15 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| US9006099B2 (en) * | 2011-06-08 | 2015-04-14 | Great Wall Semiconductor Corporation | Semiconductor device and method of forming a power MOSFET with interconnect structure silicide layer and low profile bump |
| JP2013041927A (ja) * | 2011-08-12 | 2013-02-28 | Toshiba Corp | 半導体装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0346237A (ja) * | 1989-07-14 | 1991-02-27 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH07273330A (ja) * | 1994-03-31 | 1995-10-20 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH08250716A (ja) * | 1995-03-07 | 1996-09-27 | Toshiba Corp | 半導体装置の製造方法および半導体装置の製造装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5027185A (en) * | 1988-06-06 | 1991-06-25 | Industrial Technology Research Institute | Polycide gate FET with salicide |
| KR0141195B1 (ko) * | 1994-06-08 | 1998-07-15 | 김광호 | 저저항 게이트전극을 갖는 반도체소자의 제조방법 |
| JPH08148561A (ja) * | 1994-11-16 | 1996-06-07 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| KR0161380B1 (ko) * | 1994-12-28 | 1998-12-01 | 김광호 | 반도체장치의 트랜지스터 및 그 제조방법 |
-
1997
- 1997-05-20 KR KR1019970019559A patent/KR100234378B1/ko not_active IP Right Cessation
- 1997-09-05 US US08/924,164 patent/US5970380A/en not_active Expired - Lifetime
-
1998
- 1998-02-13 JP JP10031714A patent/JPH10335645A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0346237A (ja) * | 1989-07-14 | 1991-02-27 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH07273330A (ja) * | 1994-03-31 | 1995-10-20 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH08250716A (ja) * | 1995-03-07 | 1996-09-27 | Toshiba Corp | 半導体装置の製造方法および半導体装置の製造装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5970380A (en) | 1999-10-19 |
| KR100234378B1 (ko) | 1999-12-15 |
| KR19980084001A (ko) | 1998-12-05 |
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