JPH0346237A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0346237A JPH0346237A JP18016989A JP18016989A JPH0346237A JP H0346237 A JPH0346237 A JP H0346237A JP 18016989 A JP18016989 A JP 18016989A JP 18016989 A JP18016989 A JP 18016989A JP H0346237 A JPH0346237 A JP H0346237A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体装置の製造方法に関し、特に浅い接合
形成方法及び低抵抗なシリサイド化配線形成方法に関す
るものである。
形成方法及び低抵抗なシリサイド化配線形成方法に関す
るものである。
（従来の技術）
ＭＯ８集積回路の集積度が向上するに従い、ＭＯＳＦＥ
Ｔのゲート長、ゲート幅の縮少のみならず、浅い接合の
形成、拡散層の低抵抗化、及び配線の低抵抗化が重要な
要素となる。このことに関し、本願発明者は先に特願平
１−３６１１４号を出願し、その中で集積回路縮少化の
ためのシリサイド配線プロセスを開示した。この出願に
おける配線プロセスを第２図を参照してその概略を簡単
に説明する。
Ｔのゲート長、ゲート幅の縮少のみならず、浅い接合の
形成、拡散層の低抵抗化、及び配線の低抵抗化が重要な
要素となる。このことに関し、本願発明者は先に特願平
１−３６１１４号を出願し、その中で集積回路縮少化の
ためのシリサイド配線プロセスを開示した。この出願に
おける配線プロセスを第２図を参照してその概略を簡単
に説明する。
第２図（ａ）〜（ｄ）は従来プロセスによる半導体装置
の製造工程説明図である。ここでは、シリサイド化接合
及び配線の形成方法を示し、接合深さ０．１μＬ配線抵
抗１Ω／口程度が得られる場合について説明する。
の製造工程説明図である。ここでは、シリサイド化接合
及び配線の形成方法を示し、接合深さ０．１μＬ配線抵
抗１Ω／口程度が得られる場合について説明する。
まず、Ｐ型（Ｎ型）シリコン基板２１上に選択酸化法に
よりフィールド酸化膜２２を形威し、続いてゲート酸化
膜２３、多結晶シリコンゲート電極２４を通常の工程に
従って形威し、さらに、高融点金属３５として例えばチ
タン（Ｔｉ）を１０００ Ａ程度スパッタ法により堆積
し、シリコン酸化膜３４を１０００〜２０００人程度Ｃ
Ｖ Ｄ （Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉ
ｔｉｏｎ ）法により堆積する。続いて、ゲートパター
ニングを行ない、Ｎ−（又はｐ−）層（低濃度拡散層）
２６ａをイオン注入により形成する。
よりフィールド酸化膜２２を形威し、続いてゲート酸化
膜２３、多結晶シリコンゲート電極２４を通常の工程に
従って形威し、さらに、高融点金属３５として例えばチ
タン（Ｔｉ）を１０００ Ａ程度スパッタ法により堆積
し、シリコン酸化膜３４を１０００〜２０００人程度Ｃ
Ｖ Ｄ （Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉ
ｔｉｏｎ ）法により堆積する。続いて、ゲートパター
ニングを行ない、Ｎ−（又はｐ−）層（低濃度拡散層）
２６ａをイオン注入により形成する。
（第２図（ａ））
次に、サイドウオール酸化膜２５を形成後、イオン注入
によりＮ”（又はＰ＋）層（高濃度拡散層）２６ｂを形
成し、全面に高融点金属として例えばチタン（Ｔｉ）を
１００ＯＡ程度堆積する（第２図（ｂ））。
によりＮ”（又はＰ＋）層（高濃度拡散層）２６ｂを形
成し、全面に高融点金属として例えばチタン（Ｔｉ）を
１００ＯＡ程度堆積する（第２図（ｂ））。
次にアモルファスシリコン（ａ−５Ｌ） ２８を全面に
堆積後、パターニングする。アモルファスシリコンのパ
ターニング形状をしてフィールド酸化膜上では配線とし
て使用する部分を残し、ソース／ドレイン領域上では、
アモルファスシリコン２８がこの領域を完全に覆うよう
にし、さらにアモルファスシリコン２８のパターニング
・エッチの間隔（■）（第２図（ｃ）参照）をゲート長
と等しくし、アモルファスシリコンのエッチをゲート・
エッチ上にほぼ位置するようにアモルファスシリコン２
８をパターニングする。この際、マスク合わせ余裕とし
てサイドウオール酸化膜厚の倍程度まで許容される（サ
イドウオール膜厚０．２μｍの場合、合わせ余裕は０．
４μｍとなる）ことになる。なお、ゲート上のアモルフ
ァスシリコンをエツチング除去する条件として、フロン
（ＣＦ４ ）ガスを用いたＲ Ｉ Ｅ （Ｒｅａｃｔｉ
ｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を行なうと、エツチン
グレートは約６００ Ａｒｍ程度であり、３分程度でエ
ツチングされる。（第２図（Ｃ））次に、ＲＴ Ａ （
Ｒａｐｉｄ Ｔｈｅｒ＋＊ａｌ Ａｎｎｅａｌ）法によ
り６００℃〜７００℃程度、Ｎ２中で６０ＳｅＣ・アニ
ールを行なう。アモルファスシリコン２８で覆われた領
域は、その下層の高融点金属２７（例えばチタン）と反
応してシリサイド化し、多結晶シリコンゲート電極２４
上の高融点金属３５（例えばチタン）は下層の多結晶シ
リコン２４の一部と反応してその上層部分がシリサイド
化される。この際、ゲート電極２４上方のシリコン酸化
膜３４とその上部の高融点金属（例えばチタン）２７と
は反応せず、この高融点金属２７はアニール雰囲気の窒
素と反応して窒化する。
堆積後、パターニングする。アモルファスシリコンのパ
ターニング形状をしてフィールド酸化膜上では配線とし
て使用する部分を残し、ソース／ドレイン領域上では、
アモルファスシリコン２８がこの領域を完全に覆うよう
にし、さらにアモルファスシリコン２８のパターニング
・エッチの間隔（■）（第２図（ｃ）参照）をゲート長
と等しくし、アモルファスシリコンのエッチをゲート・
エッチ上にほぼ位置するようにアモルファスシリコン２
８をパターニングする。この際、マスク合わせ余裕とし
てサイドウオール酸化膜厚の倍程度まで許容される（サ
イドウオール膜厚０．２μｍの場合、合わせ余裕は０．
４μｍとなる）ことになる。なお、ゲート上のアモルフ
ァスシリコンをエツチング除去する条件として、フロン
（ＣＦ４ ）ガスを用いたＲ Ｉ Ｅ （Ｒｅａｃｔｉ
ｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を行なうと、エツチン
グレートは約６００ Ａｒｍ程度であり、３分程度でエ
ツチングされる。（第２図（Ｃ））次に、ＲＴ Ａ （
Ｒａｐｉｄ Ｔｈｅｒ＋＊ａｌ Ａｎｎｅａｌ）法によ
り６００℃〜７００℃程度、Ｎ２中で６０ＳｅＣ・アニ
ールを行なう。アモルファスシリコン２８で覆われた領
域は、その下層の高融点金属２７（例えばチタン）と反
応してシリサイド化し、多結晶シリコンゲート電極２４
上の高融点金属３５（例えばチタン）は下層の多結晶シ
リコン２４の一部と反応してその上層部分がシリサイド
化される。この際、ゲート電極２４上方のシリコン酸化
膜３４とその上部の高融点金属（例えばチタン）２７と
は反応せず、この高融点金属２７はアニール雰囲気の窒
素と反応して窒化する。
この窒化した高融点金属、及び未反応の高融点金属は、
続くウェットエツチングにより、選択的に除去される。
続くウェットエツチングにより、選択的に除去される。
エッチャントとして硫酸又はアンモニアと過酸化水素水
の混合液を７０℃〜９０℃としたものを用いると５分程
度でエツチングされる。（第２図（ｄ））次にＲＴＡ、
８００℃〜９００℃、Ｎ２中又はＡｒ中で３０ＳｅＣ程
度アニールすることにより、シリサイド層のシート抵抗
は、１０００程度に低減される。
の混合液を７０℃〜９０℃としたものを用いると５分程
度でエツチングされる。（第２図（ｄ））次にＲＴＡ、
８００℃〜９００℃、Ｎ２中又はＡｒ中で３０ＳｅＣ程
度アニールすることにより、シリサイド層のシート抵抗
は、１０００程度に低減される。
（発明が解決しようとする課題）
ところが、上記シリサイド化配線プロセスにおいて、ア
モルファスシリコンをゲーＩ〜上でパターニングする際
、現状の技術ではマスク合わせ余裕が小さく、パターニ
ングが困難であるという問題点があった。
モルファスシリコンをゲーＩ〜上でパターニングする際
、現状の技術ではマスク合わせ余裕が小さく、パターニ
ングが困難であるという問題点があった。
この発明は、以上述べたゲート上でのアモルファスシリ
コンのパターニングが困難であるという問題点を除去し
、浅い接合形成とシリサイド化配線層のシート抵抗低減
とを同時に可能となるようにすることによって、デバイ
スが微細化された場合でも高性能な集積回路を得ること
が出来る半導体装置の製造方法を提供することを目的と
する。
コンのパターニングが困難であるという問題点を除去し
、浅い接合形成とシリサイド化配線層のシート抵抗低減
とを同時に可能となるようにすることによって、デバイ
スが微細化された場合でも高性能な集積回路を得ること
が出来る半導体装置の製造方法を提供することを目的と
する。
（課題を解決するための手段）
この発明は、高融点金属とアモルファスシリコンとの反
応により、シリサイドを形成する上において、ゲート構
造を、高融点金属／シリコン酸化膜／ゲートポリシリコ
ン電極／ゲート酸化膜とすることによりゲート上でのア
モルファスシリコンのパターニングを自己整合的に行な
うことによって、従来プロセスで問題となったゲート上
でのアモルファスシリコンパターニング時のマスク合わ
せの困難さを排除するようにしたものである。
応により、シリサイドを形成する上において、ゲート構
造を、高融点金属／シリコン酸化膜／ゲートポリシリコ
ン電極／ゲート酸化膜とすることによりゲート上でのア
モルファスシリコンのパターニングを自己整合的に行な
うことによって、従来プロセスで問題となったゲート上
でのアモルファスシリコンパターニング時のマスク合わ
せの困難さを排除するようにしたものである。
（作用）
ゲート構造上層の高融点金属はアモルファスシリコンと
反応してシリサイド化する。このシリサイド化がアモル
ファスシリコンの選択的除去に寄与する。また、この後
ゲート構造のサイドウオールが残り、このサイドウオー
ルが高融点金属の選択的除去に寄与する。
反応してシリサイド化する。このシリサイド化がアモル
ファスシリコンの選択的除去に寄与する。また、この後
ゲート構造のサイドウオールが残り、このサイドウオー
ルが高融点金属の選択的除去に寄与する。
（実施例）
第１図（ａ）〜（ｆ）は１本発明におけるシリサイド化
配線プロセスの形成方法の実施例である。なお。
配線プロセスの形成方法の実施例である。なお。
従来技術同様、接合深さ００１μｍ、配線抵抗ｌΩ／口
程度が得られる場合について述べる。
程度が得られる場合について述べる。
まず、Ｐ型（Ｎ型）シリコン基板ｌ上に選択酸化法によ
りフィールド酸化膜２を形成し、続いてゲート酸化膜３
、ポリシリコンゲート電極４を通常の工程に従って形成
し、さらにＣＶ Ｄ （Ｃｈｅｍｉ−ｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン酸化膜５
を例えば２０００ Ａ程度、続いて第１の高融点金属６
として例えばチタン（Ｔ１）を１０００ Ａ程度スパッ
タ堆積する。続いてゲートパターニングを行ない、ｎ−
（又はｐ−）層７ａ及びｐ−（又はｎ−）層７ｂを各々
イオン注入により形成する。（第１図（ａ）） 次に、サイドウオールとしてシリコン窒化膜８を形成後
、イオン注入によりｎ （又はｐ＋）Ｍ９ａ及びｐ （
又はｎ＋）Ｍ９ｂを各々イオン注入により形成し、続い
て、全面に、アモルファスシリコン（ａ−３Ｌ） １０
を２０００λ程度スパッタ堆積する。（第１図（ｂ）） 次に、ＲＴＡ法により６００℃〜８００℃程度、３０ｓ
ｅｃ〜６０ｓｅｃ程度にてアニールする。この際、第１
の高融点金属６は上層部のアモルファスシリコン１０と
のみ反応してシリサイド１３を形成し、下層シリコン酸
化膜５とは反応しない。（第１図（Ｃ）） その後、５％程度のフッ酸溶液に浸すことによって、ゲ
ート上のシリサイド１３及びその下層のシリコン酸化膜
５を選択的にエツチング除去する。
りフィールド酸化膜２を形成し、続いてゲート酸化膜３
、ポリシリコンゲート電極４を通常の工程に従って形成
し、さらにＣＶ Ｄ （Ｃｈｅｍｉ−ｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン酸化膜５
を例えば２０００ Ａ程度、続いて第１の高融点金属６
として例えばチタン（Ｔ１）を１０００ Ａ程度スパッ
タ堆積する。続いてゲートパターニングを行ない、ｎ−
（又はｐ−）層７ａ及びｐ−（又はｎ−）層７ｂを各々
イオン注入により形成する。（第１図（ａ）） 次に、サイドウオールとしてシリコン窒化膜８を形成後
、イオン注入によりｎ （又はｐ＋）Ｍ９ａ及びｐ （
又はｎ＋）Ｍ９ｂを各々イオン注入により形成し、続い
て、全面に、アモルファスシリコン（ａ−３Ｌ） １０
を２０００λ程度スパッタ堆積する。（第１図（ｂ）） 次に、ＲＴＡ法により６００℃〜８００℃程度、３０ｓ
ｅｃ〜６０ｓｅｃ程度にてアニールする。この際、第１
の高融点金属６は上層部のアモルファスシリコン１０と
のみ反応してシリサイド１３を形成し、下層シリコン酸
化膜５とは反応しない。（第１図（Ｃ）） その後、５％程度のフッ酸溶液に浸すことによって、ゲ
ート上のシリサイド１３及びその下層のシリコン酸化膜
５を選択的にエツチング除去する。
このエツチングにおいて、チタンシリサイドはフッ酸に
対して、溶解速度が速いため容易に選択除去可能である
。（第１図（ｄ）） 次に、第２の高融点金属１１として例えばチタン（Ｔｉ
）を１０００人程度ユバッタ堆積する。（第１図（ｅ）
）続いてＲＴＡによりＮ２中６００℃〜７００℃程度、
６０ｓｅｃにてアニールし、第２の高融点金属１１がア
モルファスシリコン及びポリシリコンと接している領域
でシリサイド１２が形成される。続いて、サイドウオー
ル内壁に接した未反応あるいは窒化した高融点金属を硫
酸と過酸化水素又はアンモニアと過酸化水素の混合液を
７０℃〜９０℃としたもの・を用いて選択的にエツチン
グ除去する。次にＲＴＡ、Ｎ、又はＡｒ中にて８００℃
〜９００℃程度のアニールを行ない、シリサイドを低抵
抗化する。（この場１合、１Ω／ロ程度となる。）（第
１図（ｆ）） （発明の効果） この発明の製造方法によれば、以下のような効果が得ら
れる。
対して、溶解速度が速いため容易に選択除去可能である
。（第１図（ｄ）） 次に、第２の高融点金属１１として例えばチタン（Ｔｉ
）を１０００人程度ユバッタ堆積する。（第１図（ｅ）
）続いてＲＴＡによりＮ２中６００℃〜７００℃程度、
６０ｓｅｃにてアニールし、第２の高融点金属１１がア
モルファスシリコン及びポリシリコンと接している領域
でシリサイド１２が形成される。続いて、サイドウオー
ル内壁に接した未反応あるいは窒化した高融点金属を硫
酸と過酸化水素又はアンモニアと過酸化水素の混合液を
７０℃〜９０℃としたもの・を用いて選択的にエツチン
グ除去する。次にＲＴＡ、Ｎ、又はＡｒ中にて８００℃
〜９００℃程度のアニールを行ない、シリサイドを低抵
抗化する。（この場１合、１Ω／ロ程度となる。）（第
１図（ｆ）） （発明の効果） この発明の製造方法によれば、以下のような効果が得ら
れる。
ソース／ドレイン領域を完全に覆う形でアモルファスシ
リコンをパターニングし、高融点金属とアモルファスシ
リコンとの主たる反応によって形成したシリサイドが基
板シリコン中にもぐり込むことがないため、接合破壊に
至らない。また、基、板シリコンへのもぐり込みとは無
関係にシリサイド層を厚く形成することが出来るため、
シリサイド層の抵抗を低減することを可能である。さら
に、シリサイド配線プロセスにおいて、ゲート構造を高
融点金属／シリコン酸化膜／ゲート電極／ゲート酸化膜
とすることにより、その後のゲート上でのアモルファス
シリコンのパターニングを自己整合的に行なえる。
リコンをパターニングし、高融点金属とアモルファスシ
リコンとの主たる反応によって形成したシリサイドが基
板シリコン中にもぐり込むことがないため、接合破壊に
至らない。また、基、板シリコンへのもぐり込みとは無
関係にシリサイド層を厚く形成することが出来るため、
シリサイド層の抵抗を低減することを可能である。さら
に、シリサイド配線プロセスにおいて、ゲート構造を高
融点金属／シリコン酸化膜／ゲート電極／ゲート酸化膜
とすることにより、その後のゲート上でのアモルファス
シリコンのパターニングを自己整合的に行なえる。
これにより、従来プロセスで問題であったパターニング
の困難性を排除し、上記シリサイド配線プロセスの歩留
まりを向上させるようにする。
の困難性を排除し、上記シリサイド配線プロセスの歩留
まりを向上させるようにする。
第１図は本発明の工程断面図、第２図は従来の工程説明
図である。 １・・・シリコン基板、２・・・フィールド酸化膜、３
・・・ゲート酸化膜、４・・・ポリシリコン酸化膜、５
・・・シリコン酸化膜、６・・・第１の高融点金属、８
・・・サイドウオール、１０・・・アモルファスシリコ
ン。 １１・・・第２の高融点金属、１２．１３・・・高融点
金属シリサイド。
図である。 １・・・シリコン基板、２・・・フィールド酸化膜、３
・・・ゲート酸化膜、４・・・ポリシリコン酸化膜、５
・・・シリコン酸化膜、６・・・第１の高融点金属、８
・・・サイドウオール、１０・・・アモルファスシリコ
ン。 １１・・・第２の高融点金属、１２．１３・・・高融点
金属シリサイド。
Claims (1)
- （１）半導体基板のアクティブ領域にゲート酸化膜、ポ
リシリコン酸化膜、シリコン酸化膜及び第１の高融点金
属を順次積層した後パターニングしてゲート積層体とす
る工程と、 前記ゲート積層体側面にサイドウォールを形成する工程
と、 この後前記基板全面にアモルファスシリコン層を形成す
る工程と、 前記基板をラピッドサーマルアニール法によりアニール
することにより、前記第１の高融点金属と前記アモルフ
ァスシリコンとを反応させ高融点金属シリサイドにする
工程と、 この高融点金属シリサイドと前記シリコン酸化膜とを選
択的に除去する工程と、 前記工程までで得た構造の全面に第２の高融点金属を形
成する工程と、 前記基板をラピッドサーマルアニール法によりアニール
することにより前記第２の高融点金属と前記ポリシリコ
ン酸化膜及び前記アモルファスシリコンとを反応させて
高融点金属シリサイドとする工程と、 この後、未反応の前記第２の高融点金属を除去する工程
とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18016989A JP2758444B2 (ja) | 1989-07-14 | 1989-07-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18016989A JP2758444B2 (ja) | 1989-07-14 | 1989-07-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0346237A true JPH0346237A (ja) | 1991-02-27 |
| JP2758444B2 JP2758444B2 (ja) | 1998-05-28 |
Family
ID=16078604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18016989A Expired - Fee Related JP2758444B2 (ja) | 1989-07-14 | 1989-07-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2758444B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5306665A (en) * | 1992-10-06 | 1994-04-26 | Nec Corporation | Manufacturing a wiring for a semiconductor device by a forwardly tapered stack of two conductor films |
| US5804499A (en) * | 1996-05-03 | 1998-09-08 | Siemens Aktiengesellschaft | Prevention of abnormal WSix oxidation by in-situ amorphous silicon deposition |
| JPH10335645A (ja) * | 1997-05-20 | 1998-12-18 | Samsung Electron Co Ltd | シリサイドを利用したスイッチング素子及びその製造方法 |
| US6107154A (en) * | 1998-05-12 | 2000-08-22 | United Microelectronics Corp. | Method of fabricating a semiconductor embedded dynamic random-access memory device |
-
1989
- 1989-07-14 JP JP18016989A patent/JP2758444B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5306665A (en) * | 1992-10-06 | 1994-04-26 | Nec Corporation | Manufacturing a wiring for a semiconductor device by a forwardly tapered stack of two conductor films |
| US5804499A (en) * | 1996-05-03 | 1998-09-08 | Siemens Aktiengesellschaft | Prevention of abnormal WSix oxidation by in-situ amorphous silicon deposition |
| JPH10335645A (ja) * | 1997-05-20 | 1998-12-18 | Samsung Electron Co Ltd | シリサイドを利用したスイッチング素子及びその製造方法 |
| US6107154A (en) * | 1998-05-12 | 2000-08-22 | United Microelectronics Corp. | Method of fabricating a semiconductor embedded dynamic random-access memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2758444B2 (ja) | 1998-05-28 |
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