JPS62291176A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 （産業上の利用分野） 本発明は、半導体装置およびその製造方法に係り、特に
その電極取り出し部の高密度化および半導体素子領域の
微細化に好適な半導体装置およびその製造方法に関する
。

（従来の技術） 半導体集積回路のパターン寸法がサブミクロンオーダま
で進展してきた現在、通常用いられるホトリソゲラフイ
ーのマスク合わせ精菅の大きさが、半導体素子領域の微
細化、および応答の高速化を進めろ上での障害となって
きている。

特にＭＯＳＦＥＴのソース／ドレイン領域は、電極申出
しくコンタクト）部の形成におけるマスク合わせｎ度で
、その大きさく而ｆ’ＪＩ）が決定されているため、素
子の活性領域の微細化が困難であり、高速化が図れない
。

例えば第４図（ａ）（ｂ）に、従来のＭＯ８Ｆ’ＥＴの
断面図および平面パターンを示す。それぞれの構成要素
は、Ｐ型半導体基板１００、フィールド酸化膜１０１、
ゲート酸化膜１０２、ゲート電極１０３・低濃麿ドレイ
ン領域１０４、ゲート電極１０３の側壁に設けられたシ
リコン酸化膜によるサイドウ＃　−ル１０５、高ｆｓ度
ソース／ドレイン領域１０６、パッシヘ−’／１１ンＷ
ＣＰＳＩＩ）ｌ　Ｏ７、コンタクトホール１０８．電極
配線層１０９から成る。

（発明が解決しようとする問題点） 上記した従来のＭＯＳＦＥＴでは、ソース／ドレイン領
域（ｎ＋層）１０６上にある酸化＠１０２に直接、コン
タクトホール】０８を設けて電極配線層１０９を形成す
るため、ソース／ドレイン領域１０６の面積を大きく確
保する必要がある。

すなわち、例えば第５図に示すように、パッジベージ四
ン＠１０７にコンタクトホール１０８％形成する際に、
マスクの位置合せがずれて、フィールド酸化膜】０１の
端部Ｖこコンタクトホールが重なると、電極配線層１０
９とＰ型半導体基板１００とが接触するため、゛ノース
又はドレイン領域１０６と基板１００とが電極配線層１
０９で短絡されてしまう。

従って、第４図（ｂ）に示したように、コンタクトホー
ル１０８は、フィールド酸化１１１１０１の内側端から
、ホトリソグラフィーのマスク合わせ精度以上の距離Ｄ
ａを隔てて形成する必要がある。また同様に、コンタク
トホール１０８は、ゲート電極１０３からも、マスク合
わせ精度以上の距離Ｄｂを隔てて形成する必要がある。

このため、従来のＭＯＳＦＥＴのソース／ドレイン領域
（ｎ＋層）１０６０面積は、電極形成に附随した領域分
だけ大きく確保する必要があり、微細化が図れない。の
みならず、機能的には、ソース／ドレイン領域１０６の
寄生容量が大きくなり、素子の高速化が図れない等の欠
点があった。

なお、前述した例はＮチャネルＭＯ８ＦＥＴについてで
あったが、ＰチャネルＭＯ８ＦＥＴにおいても全く同様
であり、さらにバイポーラトランジスタのベース領域に
おける電極形成においても、同様の問題があった。

本発明の目的は、電極形成のためだけに必要な半導体領
域（ＭＯＳＦＥＴではソース／ドレイン領域、またバイ
ポーラトランジスタではベース領域）を不要とすること
により、高集積化、高性能化（高速、高信頼性化）に適
した半導体装置およびその製造方法を提供することにあ
る。

（問題点を解決するための手段） 上記目的は、ソース／ドレイン領域またはベース領域と
接し、かつゲート電極またはエミッタ電極によって自己
帳合（セルファジイン）的に分離された多結晶シリコン
膜を、これらの領域に対するコンタクト部材として設け
ることにより達成される。

本発明者らによる検討結果では、Ａｓ＋Ｐ　　またはｓ
ｂ等のドナー型不純物が高ｍｌｆに添加された多結晶シ
リコン膜のエツチング速度又は醒化速変は、これらが添
加されていない多結晶シリコン喚のそれに比べて著しく
大きい、という現象を利用することで上記構造の半導体
装１〃を実現することができる。

すＩＬわち、本発明をＮチャネルＭＯ８ＦＥＴに適用す
る場合は、ゲート電極中にＡｓ、Ｐ又はｓｂのいずれか
を高濃度に添加する工程と、該ゲート電極の側壁に厚み
の制御された絶縁膜を設けると同時に、ソース／ドレイ
ン領域とゲート電極の表面を露出させる工程とを実施し
、次いで全面に不純物が添加されていない多結晶シリコ
ン膜を被着した後、熱処理することで該ゲート電極中に
添加されている該不純物をゲート電極の上面と接する領
域の多結晶シリコン膜中に拡散させる。

しかる後に、該不純物が高濃度に拡散された多結晶シリ
コンのエツチング連間又は酸化速度は、該不純物無添加
の多結晶シリコンに比べて著しく大きいことを利用し、
不純物が拡散された、前記ゲート電極上の多結晶シリコ
ン膜のみを自己整合的にエツチング除去する。

その結果、残された多結晶シリコン膜を、ソース領域及
びドレイン領域およびフィールド酸化膜の少なくとも一
部を積うような形成５寸法に加工することにより、所望
のＮチャネル間Ｏ８ＦＥＴが得られる。

（作　用） 以上に説明したようにして形成された、Ｎチャネル間Ｏ
８ＦＥＴの多結晶シリコン膜は、ゲート電極によって自
己整合的にソース領域上の部分とドレイン領域上の部分
とに分離されており、またソース領域及びドレイン領域
に自己整合的に接続されている。

このため、前記多結晶シリコン膜に不純物をドーピング
して低抵抗化することにより、これをソースおよびドレ
インの電極配線として利用できる。

従って、電極配線の形成に附随して従来必要であったソ
ース／ドレイン領域の面積拡大が必要でなくなり、従来
の不都合が除去できる。

本発明は、ＰチャネルＭＯ８ＦＥＴにも同様に適用でき
るのはもちろん、バイポーラトランジス夕のベース領域
の電極配線にも同様に適用することができる。

（実　施例） 以下、本発明の実施例を図面を用いて説明する。

第１図は本発明の一実施例におけるＮチャネル間Ｏ８Ｆ
ＥＴの製造方法を製造工程順に示す断面図である。

第１図（ａｔ まずＰ型半導体基板１０上に、選択酸化によってフィー
ルド酸化膜１１を形成し、フィールド酸化膜１１で囲ま
れた領域内に薄いゲート酸化［１２を形成する。

次いで、第１の多結晶シリコン１ｌｉｉ２０００Ａの厚
みで全面に被着し、その上にモリブデンシリサイド（Ｍ
ｏｓｔ、）膜を３００ＯＡ　　の厚みで重ねて被着する
。つゾいて、これらの層ＫＡｓを３×１０　　ｃｍ　　
イオン打込した後、写ｘｉ刻法により一１２＝ 所望形状に加工することで、ゲート電極１３を形成する
。

さらに、該ゲート電極１３をマスクとして、低濃ｌ１ｆ
ｎ型のソース／ドレイン領域１４をイオン打込みによっ
て形成する。

第１図（ｂｌ 全面に、ＣＶＤ法によって酸化珪累嘆を被着した後、異
方性のドライエツチング技術で、該酸化珪索暎をエツチ
ングすることにより、ゲート電極１３の側壁に酸化珪素
から成るサイドウオール１５を設けると同時に、ソース
領域、ドレイン領域及びゲート電極１３の上面を露出す
る。

第１図（ｃｌ 全面に、第２の多結晶シリコン膜１６を２００ＯＡの厚
みで被着した後に、乾燥酸素雰囲気中で８００℃、１０
分の熱処理することにより、前記第２の多結晶シリコン
嗅１６の表面に数１ＯＡの薄い酸化珪累嘆を形成する。

次いで、窒素雰囲気中で９００℃、３０分の熱処理を施
こし、前記ゲート電極１３中にドーピングされたＡｓを
、ゲート電極１３の上面と接する領域の多結晶シリコン
瞑１６中に拡散させ、Ａｓがドーピングされた多結晶シ
リコン膜１６Ａを形成する。

第１図（ｄ） 前記多結晶シリコン膜１６．１６Ａ上の薄い酸化珪素膜
をＨＦ’水溶液で除去した後、ＨＰ”：ＨＮＯ，：ＣＩ
［Ｃ００Ｈ＝１：３：３２のエッチャントを用いて多結
晶シリコン膜をエツチングする。

このとき、Ａｓがドーピングされた多結晶シリコン膜１
６Ａだけがエツチングされ、ドーピングされていない多
結晶シリコン膜１６は全くエツチングされないので、多
結晶シリコン［１６人を選択的にエツチング除去できる
。

また前記エッチャントの、ゲート電極１３を構成するＭ
。Ｓ１２に対するエツチング速■は小さいので、この工
程でゲート電極１３がエツチングされることはない。

次いで、乾燥酸素雰囲気中、８００’Ｃ，１０分の熱処
理をすることで、多結晶シリコン＠１６上とゲート電極
１３上に薄い酸化珪素膜を形成し、その後、全面ＫＡｓ
イオン１７を１×１０　信注入し、窒素雰囲気中、９５
０℃、１０分の熱処理を施こすことにより、半導体基板
１０の領域１４内に高濃度ｎ型のソース／ドレイン領域
１８を形成する。

第１図（ｅ） 通常の写真蝕刻技術を用いて、前記多結晶シリコン膜１
６が少なくともフィールド酸化＠１１を覆うような寸法
、形状となるように・これを選択蝕刻してソース／ドレ
イン電極１６Ｂを形成する。

次いで、パッシベーション膜としてのＰｓＧ　膜１９を
被着した後、通常の写真蝕刻技術を用いて、前記ソース
／ドレイン電極１６Ｂ上のＰＳＧ膜１９にコンタクトホ
ール２０を形成する。

最後にＡＪ−２％Ｓｔを被着した後、前述と同様に選択
蝕刻して電極配線層２１を形成することで、ｎチャネル
ＭＯ８ＦＥＴの製造工程が終了する。

なお第１図（ｇｌは同図（ｆ＋の平面パターンを示す図
である。

以上に説明した製造方法を用いろことにより・ソース領
域及びドレイン領域１８は、自己整合的に形成されたソ
ース／ドレイン電極１６Ｂにより、フィールド酸化膜１
１の上にまで延長されおり、少なくともフィールド酸化
膜１１上において（ソース／ドレイン電極１８上のみに
ではなく）コンタクトホール２０が形成できるので、従
来のようなコンタクトホールの形成のためのみに必要と
されていた、広面積のソース及びドレイン領域は必要で
なくなる。

従って、ＭＯＳＦＥＴの微細化が容易に達成できる。し
かも、ソース／ドレイン領域の面積の減少に伴なって、
その寄生容量も大幅に小さくできるので、素子の高速化
が達成できる。

また、電極配線層２１とソース／ドレイン領域１４．１
８との接続が・多結晶シリコン膜（ソース／ドレイン電
、極）　１６　Ｂ％介して成されるので、電極配線層に
含まれるＡＪ原子の侵入などによる接合特性の劣化が防
止できる。

更に、高濃度のｎ型ソース／ドレイン領域１８の形成は
、多結晶シリコン１６甲からのＡｓの拡散により成され
るため、その拡散深さを十分に浅くすることが可能であ
り、このため短チヤネル効果（ドレイン領域の空乏層が
ソース領域と連９って空間電荷制限の大電流が流れる、
すなわちパンチスルーを起こすことの影響を受はすこく
い肛旧を実現することができる。

なお本実施例では、ゲート電極１３中にドーピングする
不純物としてｈ　Ａｓを用いろ場合について説明したが
、ｐ、ｓｂ又は他のドナー型不純物であっても、十分大
きな増速エツチングが観測され、本発明の効果を奏する
ことが確認できた。

また、多結晶シリコン１６ムのエツチング液として、Ｈ
Ｆ：ＨＮＯ：ＣＨ，Ｃ００Ｈ＝１：３：３２のエラチャ
ントラ用いた例について説明したが、他の組成のエッチ
ャントであってもよい。さらに、ウェットエッチのみな
らず、ドライエッチ（ＲＩＥ。

光励起エツチング）においても前記増速エツチングが可
能であり、本発明の効果を奏することができる。

本発明はＰチャネルＭＯ８ＦＥＴに適用しても、バイポ
ーラトランジスタに適用しても全く同様の効果を確認で
きた。

次に、本発明の第２の実施例について説明する。

第２図は本発明によるＮチャネル間Ｏ８ＦＥＴの製造方
法を製造工程順に示す断面図である。

第２図（ａ） まず、Ｐ型半導体基板３０上に、第１実施例と同様に、
フィールド酸化＠３１を彰成し、フィールド酸化膜３１
で囲まれた領域内に薄いゲート酸化膜３２を形成する。

次いで、全面に第１の多結晶シリコン膜を２００ＯＡの
膜厚で被着し、その上にＭｏ　Ｓ　ｌ　２膜を３００Ｏ
Ａの厚みで被着する。さらに、Ａｓを２．５Ｘ１０１６
α−２イオン注入した後、写真蝕刻法により所望形状に
加工し、ゲート電極３３を形成する。

該ゲート電極３３をマスクとして低濃度ｎ型のソース／
ドレイン領域３４をイオン注入により形成する。

第２図（ｂ） 全面にＣＶＤ法による酸化珪化膜を被λ７した後、異方
性のドライエツチング技術で該酸化珪化＠をエツチング
することにより、ゲート電極３３の側壁に酸化珪素から
成るサイドウオール３５を設けると同時に、ソース領域
、ドレイン領域３４及びゲート電極３３の各上面を露出
させる。

第２図ｆｃｔ 第２の多結晶シリコン膜３６を、３０００Ａの厚みで全
面に被着した後に、乾燥酸素雰囲気中で８００℃、１０
分の熱処理をすることにより、前記第２の多結晶シリコ
ン膜３６の表面に数１ＯＡの薄い酸化珪素膜を形成する
。

次いで、窒素雰囲気中で９００’Ｃ，３０分の熱処理を
施こし、前記ゲート電極３３中にドーピングされていた
Ａｓを、ゲート電極３３の上面と接する領域の多結晶シ
リコン中に拡散させ、Ａ８がドーピングされた多結晶シ
リコン膜３６Ａを、ゲート電極３３の真上に形成する。

第２図（ｄ） Ｈ，１０Ｒ＝１．６／１　の混合ガスを燃焼させた水蒸
気中で７５０℃、６０分の熱処理を施こすと、Ａ８がド
ープされた多結晶シリコン膜３６Ａ上には約２００ＯＡ
　の酸化珪素膜３７が成長し、一方、ドープされていな
い多結晶シリコン膜３６上には約２５０大の酸化珪素膜
３８が成長する。

第２図ｔｅｌ ＨＦ系水溶液で前記酸化珪素膜３８を除去した後、全面
にＭｏを５０ＯＡの厚みで被着する。

次いで、窒素雰囲気中で６００℃、３０分の熱処理を施
こし、Ｍｏ　と多結晶シリコン３６の上層部を反応させ
た後、酸化珪素［３７上の未反応ＭＯを王水で除去する
ことにより、′ｔｌＩ化珪累膜３７上を除く表面部分に
、自己整合的にＭｏ　Ｓ　ｓ　２３９を形成する。

さらに、乾燥＃累算囲気中でＳＯＯ℃、１０分間の熱処
理を施こし、前記Ｍ　ｏ　Ｓ　ｉ　ｇ　　３９上に薄い
酸化珪素膜を形成し、全面にＡｍイオン４０を１×ｌｏ
”ｃｒｎ−”　　注入し、窒素雰囲気中で９５０’Ｃ。

１０分の熱処理を施こすことで、半導体基板３０内に高
沸ｌｆｎ型ソース／ドレイン領域４１を形成する。

第２図（ｆ） 通常の゛Ｕ真蝕刻法を用いて、前記多結晶シリコン摸３
６及びＭｏ５ｔ□嘆３９を、少なくともその一部がフィ
ールド酸化嗅３１−ヒにまで延在するように選択蝕刻す
る。

次いで、写真蝕刻法により前記酸化珪化膜３７をエツチ
ング除去した後、７０℃程麿に熱したＫ　ＯＨ水溶液／
イソプロピルアルコール混合液ヲ用いて、ゲート電極３
３上の多結晶シリコン嗅３６　　Ａｉ除去し、ソース／
ドレイン’を極４２Ｅ−形成する。

このとき、ゲート電極３３及び多結晶シリコン模３６上
のＭｏ　Ｓ　ｌ　！膜　３９は、前記エッチャントによ
っては全く溶解されない。

第２図（ｇ） パンシベーシ譜ン膜としてＰＳＧ［４３を全面に被着し
た後、通常の写真蝕刻法を用いて、前記ソース／ドレイ
ン電極４２上にコンタクトホール４４を形成する。次に
、Ａｌ−２チＳｌを全面に被着した後、前述と同様に選
択蝕刻して電極配線層４５を形成することで、ｎチャネ
ルＭＯ８ＦＥＴの製造工程が終了する。

なお、第２図（ｈｌは同図（ｇ＋の平面パターンを示す
図である。

以上に説明した製造方法を用いることにより、第１実施
例に関して、前述したのと全く同様の理由で従来の不都
合が除去でき、素子の高集積、高性能、高信頼化が達成
できる。

なお本実施例では、ゲート電極３３中にドーピングする
不純物にＡｓを用いた場合を説明したが。

ｐ、ｓｂ等の不純物を用いても、本発明の目的とする効
果を奏することができた。

また、ゲート電極３３及びソース／ドレイン電極上にＭ
ｏ５ｔｉ’Ｔ；用いたが、他のシリサイドを用いてもよ
い。さらに、ゲート電極上の多結晶シリコン膜３６のエ
ツチングに、ＫＯＴ（水溶液系のエッチャントを用いる
ものとしたが、例えばヒドラジン水溶液、水酸化アンモ
ニウムなどのアルカリ溶液を用いても、あるいは塩素系
ガスによる光励起エツチング決算他のエツチング法を用
いても。

本発明の効果を達成できる。

本発明の前記第１および第２９！施例は、ＰチャネルＭ
Ｏ８ＦＥＴ及びバイボー２トランジスタに適用しても、
全く同様の効果を奏することができることが確認できた
。

次に、本発明の第３の実施例について説明する。

第３図は１本発明をバイポーラトランジスタのエミッタ
及びベース領域の製造に適用した場合の、製造工程を順
に示す断面図である。

第３図（ａｔ まず、Ｐ型半導体基板５０上に高ｍ　Ｋ　ｎ型導電性層
（ｎ＋層）５１を形成し、エピタキシャル成長法により
低Ｓ度導電性の単結晶層（ｎ一層）５２を形成し、次い
で選択酸化によりフィールド酸化１［１Ｉ５３を形成す
る。

次に、フィールド酸化＠５３で囲まれた領域内に薄い酸
化珪累喚５４を形成した後、Ｂをイオン注入することで
、ベース層となるＰ型厚電性領域５５を形成する。

第３図ｆｂ） 薄い酸化珪素嘆５４の所望領域を選択蝕刻し、開口部を
形成する。次いで、全面に第１の多結晶シリコン膜を２
０００Ａ　被着し、更にその上圧Ｍ　ｏ　Ｓ　ｉ　を膜
を１００ＯＡ　積層被着する。その後、乾燥した酸素雰
囲気中で８００℃、１０分の熱処理を施こし、前記Ｍｏ
５１２の表面に薄い酸化珪素摸を形成する。

次イテ、全ｒｌｌｃ　Ａｌｌ　イオ７ｆ　１．５Ｘ１０
　”　ｎ　−’注入し、窒素雰囲気中で熱処理すること
により、Ｐ型溝電性領域５５内に高沸ｆｎ型導電性のエ
ミツタ層５７を形成する。

しか７）後に繭記酸化珪累嗅５４を蝕刻して設けた開口
部を櫟うように残して、曲記多結晶シリフン換およびそ
の上のＭｏ５ｔ！＠を選択蝕刻することで、エミッタ電
極５６を形成する。

第３図（ｅ） 全面にＣＶＤ法による酸化珪素膜そ被着した後に、異方
性のドライエツチング技術で該酸化珪素８Ｉをエツチン
グすることにより、エミッタ電極の側壁に厚みの制御さ
れたサイドウオール５８を設けろと同時に、ベース領域
５５とエミッタ電極５６の上面を露出させる。

第３図（ｄｌ 全面に第２の多結晶シリコン膜５９を２００ＯＡの厚み
で被着した後に、乾燥した酸素雰囲気中で８００℃、１
０分の熱処理を施こして、前記多結晶シリコン−５９の
表面に数十人の薄い酸化膜を形成する。

次いで、窒素雰囲気中で９００℃、３０分の熱処理を施
こし、前記エミッタ電極５６中にドーピングされたＡ８
原子を、エミッタ電極５６の上面と接する領域の、第２
の多結晶シリコン膜５９申に拡散させ、Ａ、ｓ　　ガド
ーピングされた多結晶シリコン摸５９Ａを形成する。

第３図ｆｅ） Ｅ（２１０，＝　１．６／１の混合ガスを燃焼させた気
流中でｓＯｏ’ｃ、６０分の熱処理を施こすと、Ａ８が
ドープされた第２多結晶シリコン膜　５９Ａ上には、厚
さ約２２０ＯＡ　　の酸化畦化膜６０が成長し、一方、
ドープされない他の領域の第２多結晶シリコン膜５９Ａ
上には、厚さ約５０ＯＡの酸化珪素膜６１　が成長する
。

次に、酸化珪素膜６１を通して全面にＢイオンを３×１
０１１１ｃＩｎ−２注入し、９５０℃、１０分の熱処理
を施こすことにより、前記第２多結晶シリコン膜５９と
接するベース領域に高濃度のＰ型導電性層６２８形成す
る。このとき、前記のように厚い酸化珪素膜６０は、Ｂ
イオンのエミッタ電極５６内への注入を阻止するマスク
として機能する。

第３図ｆｆ） まずエツチングにより前記酸化珪素膜６１を除去する。

このとき、厚い酸化珪累模６０は、その一部が残される
。その後に、プラズマ熱窒化法により、前記第２多結晶
シリコン膜５９上に、選択的に窒化珪化＠６３を形成す
る。

第３図（ｇ） 第２多結晶シリコン膜５９　Ａ上の酸化珪素膜６０をＨ
Ｆ系溶液で除去した後、前記窒化珪化膜６３をマスクと
して、エミッタ電極５６上の第２多結晶シリコン膜５９
Ａ　を、ヒドシジン水溶液を用いて除去し、エミッタ電
極５６の上面を露出する。

次いで、熱リン酸液を用いて前記窒化珪化＠６３を除去
した後、通常の写真蝕刻法を用いて、前記第２多結晶シ
リコン膜５９を、これが少なくともフィールド酸化膜５
３の内側端を櫟うように残して選択蝕刻することで、第
２多結晶シリコン膜５９からなるベース電極６４を形成
する。

第３図山） つぎに、パッジベージ目ン膜としてのＰＳＧ膜６５８被
着した後、前記ＰＳＧ膜６５を選択蝕刻して、ベース電
極６４に対するコンタクトホール６６とエミッタ電極５
６に対するコンタクトホール６６Ａをそれぞれ開口する
。

次に、全面にＡ７Ｉ−２チＳｔを被着した後、前述と同
様に選択蝕刻して電極配線層６７を形成することで、バ
イポーラトランジスタの製造工程が完了する。

なお、第３図（１１は同図（ｈ）の平面パターン図であ
る。

以上に説明した製造方法を用いれば、ベース層５５は、
自己整合的にオーミック接続されたベース電極６４を有
し、前記ベース電極６４はフィールド酸化ｌ！５３の上
にまで延在しているので、ベース領域のコンタクトホー
ル６６は、このフィールド酸化膜５３上のベース電極６
４の上に設けろことができろ。

従って、従来法においてベース領域のコンタクトホール
形成のためのみに必要とされていた、拡大されたベース
領域を完全に除去することができる。

この結果、ベース領域を必要最小限に縮小してバイポー
ラトランジスタを微細化することが容易に可能となるの
みならず、さらにベース領域の寄生容量が大幅に低減で
きるので、素子の高速化が図れる。

また従来法では、外部ベースとなる高沸［Ｐｆｆｌ導電
層の形成位置は、マスクそれ自体およびマスク合わせの
誤差を考慮して、エミッタ電極からマスク合わせ精１以
上の十分な距離（第４図のＤｂに相当する）を隔てなけ
ればならなかったが、本発明では、エミッタ電極上の厚
い酸化膜６０により、Ｂイオンがエミッタ電極中に注入
されるのを阻止するため、合わせ精度を考慮する必要が
ない。

すなわち、高Ｓ度Ｐ型導電層６２を、自己整合的にエミ
ッタ電極５６（（近づけることができるので、ベース直
列抵抗が低減し、より一層の高速化が図れる。

また、電極配線＃６５とベース層５５．６２　　との接
続が、第２多結呂シリコン摸（ベース電極）６４を介し
て成されるので、電極配線層６７を構成するＡｌ原子の
浸入などによる筋合特性の劣化が防止できる。従って、
素子の信頼性を大幅に向上できる。

（発明の効果） 本発明によれば、ＭＯＳＦＥＴのソース／ドレイン領域
上、或いはバイポーラトランジスタのベース領域上に、
多結晶シリコン電極を自己整合的に設けることができる
ので、前記ソース／ドレイン領域及びベース領域の面積
を十分に微細化できる。この結果、素子の高集積化が容
易であり、寄−３１＝ 生容量、寄生抵抗が大幅に低減でき、素子の高速化が達
成できる。

【図面の簡単な説明】

第１図は本発明の実施例であるｎチャネルＭＯ８ＦＥＴ
の製造方法を製造工程順に示す断面図及び平面パターン
図、第２図は本発明の他の実施例であろｎチャネルＭＯ
８ＦＥＴを製造方法を製造工程順に示す断面図及び平面
パターン図、第３図は本発明のさらに他の実施例である
バイポーラトランジスタの製造方法を製造工程順に示す
断面図及び平面パターン図、第４図は従来法により製造
したＭＯＳＦＥＴの断面図及びその平面パターン図、第
５図は従来法の欠点を説明するためのＭＯＳＦＥＴの断
面図である。 １１・・・フィールド酸化膜、　　１６　、１６Ａ、１
６Ｂ・・・多結晶シリコン膜（ソース／ドレイン電極）
１３・・・’７’−ト電極、　　２０・・・コンタクト
ホール２１・・電極配線層（ＡＪ−８ｔ）　　　３１・
・・フィールド酸化膜、　３３・・・ゲート電極、　４
２・・・Ｍｏ　Ｓ　Ｉ　２／多結晶シリコン膜（ソース
／ドレイン電極）、　４４・・・コンタクトホール、４
５・・・電極配線層、　　５３・・・フィールド酸化膜
、５６・・・エミッタ電極、　　６４・・・多結晶シリ
コン膜、　６６・・・コンタクトホール、　６７・・・
電極配線層

Claims (1)

1. 【特許請求の範囲】 （１）互いに隣接し、同じ主面に露出する１導電型およ
   び反対導電型の半導体領域を有する半導体基板と、 前記１導電型半導体領域の上に形成された第１の電極と
   、 前記第１電極の側壁を覆う絶縁層と、 前記半導体基板の主面から基板内に侵入するように形成
   され、反対導電型半導体領域の輪郭の少なくとも一部を
   規定するフィールド絶縁層と、前記反対導電型半導体領
   域、絶縁層およびフィールド絶縁層の上に延在し、前記
   反対導電型半導体領域にオーミック接続された第２電極
   とを具備し、 前記第２電極は、第１電極に関して自己整合的関係にあ
   ることを特徴とする半導体装置。（２）第１電極が１導
   電型半導体領域にオーミック接続されたことを特徴とす
   る前記特許請求の範囲第１項記載の半導体装置。 （３）第１電極と１導電型半導体領域との間に絶縁層が
   介在されたことを特徴とする前記特許請求の範囲第１項
   記載の半導体装置。 （４）互いに隣接し、同じ主面に露出する１導電型およ
   び反対導電型の半導体領域を有する半導体基板の、前記
   １導電型半導体領域上に、Ａｓ，Ｐ，Ｓｂの内の少なく
   とも一種の不純物が添加され、かつ所望形状に加工され
   た導電性膜よりなる第１電極を形成する工程と、 反対導電型半導体領域の輪郭の少なくとも一部を規定す
   るフィールド絶縁層を、前記半導体基板の主面から基板
   内に侵入するように形成する工程と、 該第１電極の側壁を覆うように絶縁層を形成する工程と
   、 該第１電極、その側壁に設けられた絶縁層、反対導電型
   半導体領域およびフィールド絶縁層を覆うように多結晶
   シリコン膜を設ける工程と、その後、熱処理して前記第
   １電極と接する領域の多結晶シリコン膜中に、該不純物
   を拡散させる工程と、 不純物が拡散されていない多結晶シリコン膜を残して、
   該不純物が拡散された多結晶シリコン膜を、前記第１電
   極に関して自己整合的にエッチングして除去し、前記反
   対導電型半導体領域にオーミック接続された第２電極を
   形成する工程とを含むことを特徴とする半導体装置の製
   造方法。 （５）第１電極が１導電型半導体領域にオーミック接続
   されたことを特徴とする前記特許請求の範囲第４項記載
   の半導体装置の製造方法。 （６）第１電極は１導電型半導体領域から絶縁して形成
   されていることを特徴とする前記特許請求の範囲第４項
   記載の半導体装置の製造方法。 （７）互いに隣接し、同じ主面に露出する１導電型およ
   び反対導電型の半導体領域を有する半導体基板の前記１
   導電型半導体領域上にＡｓ，Ｐ，Ｓｂの内の少なくとも
   一種の不純物が添加され、かつ所望形状に加工された導
   電性膜よりなる第１電極を形成する工程と、反対導電型
   半導体領域の輪郭の少なくとも一部を規定するフィール
   ド絶縁層を、前記半導体基板の主面から基板内に侵入す
   るように形成する工程と、 該第１電極の側壁を覆うように絶縁層を形成する工程と
   、 該第１電極、その側壁に設けられた絶縁層、反対導電型
   半導体領域およびフィールド絶縁層を覆うように多結晶
   シリコン膜を設ける工程と、その後、熱処理して前記第
   １電極と接する領域の多結晶シリコン膜中に、該不純物
   を拡散させる工程と、 その後に酸化性雰囲気中で熱処理することにより、該不
   純物が拡散された領域の多結晶シリコン膜上に厚い酸化
   珪素膜を形成すると共に、不純物が拡散されていない領
   域の多結晶シリコン膜上に薄い酸化珪素膜を形成する工
   程と、 該厚い酸化膜をマスクとして、該薄い酸化膜を除去した
   後、露出した多結晶シリコン上に高融点金属の珪化膜お
   よび窒化珪素膜の少くとも一方を形成する工程と、 該厚い酸化膜を除去した後、該高融点金属珪化膜および
   窒化珪化膜の少くとも一方をマスクとして、該不純物が
   拡散された領域の多結晶シリコンをエッチングして除去
   し、前記反対導電型半導体領域にオーミック接続された
   第２電極を形成する工程とを含むことを特徴とする半導
   体装置の製造方法。 （８）第２電極が１導電型半導体領域にオーミック接続
   されたことを特徴とする前記特許請求の範囲第７項記載
   の半導体装置の製造方法。 （９）第１電極は１導電型半導体領域から絶縁して形成
   されていることを特徴とする前記特許請求の範囲第７項
   記載の半導体装置の製造方法。