JPS62147777A - Mos形電界効果トランジスタの製造方法 - Google Patents
Mos形電界効果トランジスタの製造方法Info
- Publication number
- JPS62147777A JPS62147777A JP28902785A JP28902785A JPS62147777A JP S62147777 A JPS62147777 A JP S62147777A JP 28902785 A JP28902785 A JP 28902785A JP 28902785 A JP28902785 A JP 28902785A JP S62147777 A JPS62147777 A JP S62147777A
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- JP
- Japan
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- insulating film
- forming
- oxide film
- semiconductor substrate
- gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はMOS形電界効果トランジスタ(M O5F
ET )の製造方法に係り、特に、そのソース、ドレイ
ンのコンタクト電極の形成全容易にできるようにした改
良に関する。
ET )の製造方法に係り、特に、そのソース、ドレイ
ンのコンタクト電極の形成全容易にできるようにした改
良に関する。
第2図A −Fは従来のMOSFETの製造方法の主要
段階における状態を示す断面図である−5まず、第2図
Aに示すように、シリコン基板(1)に分離酸化膜(2
)を形成した後K、ゲート絶縁膜(3)及びゲート電極
(4)を形成し、このゲート電極(4)をマスクとして
低濃度のn形不純物イオンエを注入し、ソース・ドレイ
ンの低濃in形領域(5)を形成する。次に第1図Bに
示すように、減圧CVD (Low Pressure
Chemica’l Vapor Depositi
on :以下LPOVDと記すう)法で酸化膜(6)を
堆積させる。続いて、第2図CK示すように異方性エツ
チング(Rθactive工on Etc憂ing:R
工P)を施して、ゲート側壁部(5ide wall)
にのみ側壁酸化膜(6a)を残し、その後、全上面に高
融点金属であるタングステン層(7)をスパッタ形成し
、次に、第2図りに示すように、熱処理を施して、念傘
幸≠唾咄ソース・ドレイン導電シリサイド領域(8)と
、ゲート電極(4)の上のタングステン層(7)をシリ
サイド化してゲート・シリサイド電極(9)とを形成し
、ゲート側壁酸化膜(6a)上のタングステン層(7)
を除去する。続いて、第2図Eに示すように、全上面に
表面酸化@00を堆積させ、更に、その上のコンタク)
−ホールを形成すべき領域以外をレジスト膜α℃で覆う
。更に、第2図Fに示すように、レジスト膜α刀をマス
クとして表面酸化膜αOにエツチングを施して、コンタ
クトホールを形成し、レジスト膜ODを除去した後、ア
ルミニウム(1’)配線α■を形成して、このMOSF
’ETが完成するっ 〔発明が解決しようとする問題点〕 従来のMOSF’ETの製造方法では、ソース・ドレイ
ン電極をソース−ドレイン領域上すなわち、素子形成領
域上に形成せねばならず、素子の微細化が進むに伴い、
コンタクト孔の形成領域は益々小さくなり、ゲートとの
コンタクトマージン分離酸化膜とのコンタクトマージン
がきびしくなり、コンタクト孔自体も小さくする必要が
あり、電極金属による被覆が不十分となり電極のコンタ
クト不良、断線を生じるという問題点があった。
段階における状態を示す断面図である−5まず、第2図
Aに示すように、シリコン基板(1)に分離酸化膜(2
)を形成した後K、ゲート絶縁膜(3)及びゲート電極
(4)を形成し、このゲート電極(4)をマスクとして
低濃度のn形不純物イオンエを注入し、ソース・ドレイ
ンの低濃in形領域(5)を形成する。次に第1図Bに
示すように、減圧CVD (Low Pressure
Chemica’l Vapor Depositi
on :以下LPOVDと記すう)法で酸化膜(6)を
堆積させる。続いて、第2図CK示すように異方性エツ
チング(Rθactive工on Etc憂ing:R
工P)を施して、ゲート側壁部(5ide wall)
にのみ側壁酸化膜(6a)を残し、その後、全上面に高
融点金属であるタングステン層(7)をスパッタ形成し
、次に、第2図りに示すように、熱処理を施して、念傘
幸≠唾咄ソース・ドレイン導電シリサイド領域(8)と
、ゲート電極(4)の上のタングステン層(7)をシリ
サイド化してゲート・シリサイド電極(9)とを形成し
、ゲート側壁酸化膜(6a)上のタングステン層(7)
を除去する。続いて、第2図Eに示すように、全上面に
表面酸化@00を堆積させ、更に、その上のコンタク)
−ホールを形成すべき領域以外をレジスト膜α℃で覆う
。更に、第2図Fに示すように、レジスト膜α刀をマス
クとして表面酸化膜αOにエツチングを施して、コンタ
クトホールを形成し、レジスト膜ODを除去した後、ア
ルミニウム(1’)配線α■を形成して、このMOSF
’ETが完成するっ 〔発明が解決しようとする問題点〕 従来のMOSF’ETの製造方法では、ソース・ドレイ
ン電極をソース−ドレイン領域上すなわち、素子形成領
域上に形成せねばならず、素子の微細化が進むに伴い、
コンタクト孔の形成領域は益々小さくなり、ゲートとの
コンタクトマージン分離酸化膜とのコンタクトマージン
がきびしくなり、コンタクト孔自体も小さくする必要が
あり、電極金属による被覆が不十分となり電極のコンタ
クト不良、断線を生じるという問題点があった。
この発明は以上のような問題点を解消するためKなされ
たもので、分スW酸化模の上にもコンタクト電極が可能
なMOSFETの製造方法を提供することを目的とする
っ 〔問題点を解決するための手段〕 この発明に係るMOSFETの製造方法では、分離酸化
膜形成後、ソース・ドレイン形成領域の上から上記分離
酸化膜の上にわたって高融点金属層を形成しこれに不純
物イオンを注入しておき、後刻熱処理によってソース・
ドレイン形成のための拡散源とするとともに、その上に
形成した表面絶縁膜にコンタクト孔を形成してコンタク
ト電極を引出す際K、上記高融点金属層を利用して分離
酸化膜の上であってもコンタクト電極を形成できるよう
にするものである。
たもので、分スW酸化模の上にもコンタクト電極が可能
なMOSFETの製造方法を提供することを目的とする
っ 〔問題点を解決するための手段〕 この発明に係るMOSFETの製造方法では、分離酸化
膜形成後、ソース・ドレイン形成領域の上から上記分離
酸化膜の上にわたって高融点金属層を形成しこれに不純
物イオンを注入しておき、後刻熱処理によってソース・
ドレイン形成のための拡散源とするとともに、その上に
形成した表面絶縁膜にコンタクト孔を形成してコンタク
ト電極を引出す際K、上記高融点金属層を利用して分離
酸化膜の上であってもコンタクト電極を形成できるよう
にするものである。
この発明における方法では、ソース・ドレイン領域に直
接接続された高融点金属層が隣接する分離酸化膜の上ま
で延在するようにしたので、分離酸化膜の上からコンタ
クト電極を引き出すことができる。
接接続された高融点金属層が隣接する分離酸化膜の上ま
で延在するようにしたので、分離酸化膜の上からコンタ
クト電極を引き出すことができる。
第1図A−Hはこの発明の一火施例方法の主要段階での
状態を示す断面図で、第2図の従来例と同一符号は同勢
部分を示す。
状態を示す断面図で、第2図の従来例と同一符号は同勢
部分を示す。
まず、第1図Aに示すように、p形半導体基板(1)K
分離酸化膜(2)を形成した後に、この基板(1)上に
分離酸化膜(2)の上を含めて高融点金属であるタング
ステン# (7)を形成した後、n形の不純物としてヒ
素イオンを図示工のように30にθVのエネルギーで、
4 X xo”cm−2の量注入するっこの段階ではヒ
素はタングステン層(7)内に留っている。次に第1図
Bに示すように、第1の絶縁膜シDを全上面に形成し、
タングステン層(7)のコンタクト領域及び配線となる
べき部分の上にのみレジスト層(イ)を形成する。次に
、第1図Cに示すよって、このレジスト層囚をマスクと
して、第1の絶縁[f21)及びタングステン層(7)
に異方性エツチングを施し、その後にレジスト層翰を除
去する。次に、第1図りに示すように、上記異方性エツ
チングによってEili’を出した半導体基板(1)の
上を含めて、全上面に第2の絶縁膜(ハ)をLPCVD
法で形成する。続いて、この第2の絶縁膜−に異方性エ
ツチングを施し、第1図PK示すように、タングステン
層(7)の開口側壁部のみに開口側壁残存絶縁膜(23
a )を残す。次に、第1図Fに示すように、上記開口
部に露出した半導体基板(1)の表面にゲート酸化膜(
3)を形成し、同時にタングステン層(7)に注入され
ていたヒ素を拡散させて、n形のソース・ドレイン領域
(5) t−形成し、更に、全上面に多結晶シリコン層
(4)を形成する。次に、第1図Gに示すように、ゲー
ト電極として残すべき部分の上に形成したレジスト層(
ハ)をマスクとして多結晶シリコン層(4)にエツチン
グを施してゲート電極(4)とする。そして、第1図H
に示すように、全上面に表面絶縁膜(至)を形成し、ソ
ス・ドレイン領域のタングステン層(7)の上のFfr
望位置にコンタクト孔を形成し、このコンタクト孔を介
してタングステン層(7)に接続するA7?配線(6)
を形成して、MOSFETが完成する。
分離酸化膜(2)を形成した後に、この基板(1)上に
分離酸化膜(2)の上を含めて高融点金属であるタング
ステン# (7)を形成した後、n形の不純物としてヒ
素イオンを図示工のように30にθVのエネルギーで、
4 X xo”cm−2の量注入するっこの段階ではヒ
素はタングステン層(7)内に留っている。次に第1図
Bに示すように、第1の絶縁膜シDを全上面に形成し、
タングステン層(7)のコンタクト領域及び配線となる
べき部分の上にのみレジスト層(イ)を形成する。次に
、第1図Cに示すよって、このレジスト層囚をマスクと
して、第1の絶縁[f21)及びタングステン層(7)
に異方性エツチングを施し、その後にレジスト層翰を除
去する。次に、第1図りに示すように、上記異方性エツ
チングによってEili’を出した半導体基板(1)の
上を含めて、全上面に第2の絶縁膜(ハ)をLPCVD
法で形成する。続いて、この第2の絶縁膜−に異方性エ
ツチングを施し、第1図PK示すように、タングステン
層(7)の開口側壁部のみに開口側壁残存絶縁膜(23
a )を残す。次に、第1図Fに示すように、上記開口
部に露出した半導体基板(1)の表面にゲート酸化膜(
3)を形成し、同時にタングステン層(7)に注入され
ていたヒ素を拡散させて、n形のソース・ドレイン領域
(5) t−形成し、更に、全上面に多結晶シリコン層
(4)を形成する。次に、第1図Gに示すように、ゲー
ト電極として残すべき部分の上に形成したレジスト層(
ハ)をマスクとして多結晶シリコン層(4)にエツチン
グを施してゲート電極(4)とする。そして、第1図H
に示すように、全上面に表面絶縁膜(至)を形成し、ソ
ス・ドレイン領域のタングステン層(7)の上のFfr
望位置にコンタクト孔を形成し、このコンタクト孔を介
してタングステン層(7)に接続するA7?配線(6)
を形成して、MOSFETが完成する。
以上nチャネルMOSFETについて説明したがpチャ
ネルMOSFETにもこの発明は適用できる。
ネルMOSFETにもこの発明は適用できる。
以上説明したように、この発明ではソース−ドレイン領
域だコンタクトする高融点金属層を分離酸化膜の上まで
延在させたので、コンタクト電極の引出し可能領域が広
くなり、素子の微細化に有効である。
域だコンタクトする高融点金属層を分離酸化膜の上まで
延在させたので、コンタクト電極の引出し可能領域が広
くなり、素子の微細化に有効である。
第1図はこの発明の一災施例方法の主要段階における状
態を示す断面図、第2図は従来のMOSFETの製造方
法の主要段階における状態を示す断面図であろう 図において、(1)は半導体基板、(3)はゲート絶縁
膜、(4)はゲート電極、(5)はソース・ドレイン領
域、(7)は高融点金属層、I2刀は第1の絶縁膜、(
イ)はレジスト層、翰は第2の絶縁膜、(23a)は開
口ftT11壁残存絶縁膜であるっ なお、図中同一符号は同一または相当部分を示すっ
態を示す断面図、第2図は従来のMOSFETの製造方
法の主要段階における状態を示す断面図であろう 図において、(1)は半導体基板、(3)はゲート絶縁
膜、(4)はゲート電極、(5)はソース・ドレイン領
域、(7)は高融点金属層、I2刀は第1の絶縁膜、(
イ)はレジスト層、翰は第2の絶縁膜、(23a)は開
口ftT11壁残存絶縁膜であるっ なお、図中同一符号は同一または相当部分を示すっ
Claims (1)
- (1)p(またはn)形の半導体基板上に高融点金属層
を形成する工程と、 この高融点金属層に上記半導体基板には到達しないよう
な加速電圧でn(またはp)形の不純物をイオン注入す
る工程と、 上記高融点金属層の上に第1の絶縁膜を形成する工程と
、 ゲート領域とすべき部位以外の上記第1の絶縁膜上に形
成したレジスト層をマスクとして上記第1の絶縁膜及び
上記高融点金属層に異方性エッチングを施し、上記ゲー
ト領域とすべき部位の上記半導体基板が露出する開口を
形成する工程と、この開口に露出する上記半導体基板の
表面上から上記第1の絶縁膜の上にわたつて第2の絶縁
膜を形成し、この第2の絶縁膜に直角方向から異方性エ
ッチングを施し上記開口の内側壁部のみに開口側壁残存
絶縁膜を残す工程と、 この工程で再び露出した上記開口内の上記半導体基体上
に熱酸化によつてゲート絶縁膜を形成するとともに上記
高融点金属層内の上記不純物をこれに接する上記半導体
基板の部分へ拡散させてソース・ドレイン領域を形成す
る工程と、 上記ゲート絶縁膜の上にゲート電極を形成する工程とを
備えたMOS形電界効果トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28902785A JPS62147777A (ja) | 1985-12-20 | 1985-12-20 | Mos形電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28902785A JPS62147777A (ja) | 1985-12-20 | 1985-12-20 | Mos形電界効果トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62147777A true JPS62147777A (ja) | 1987-07-01 |
Family
ID=17737875
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28902785A Pending JPS62147777A (ja) | 1985-12-20 | 1985-12-20 | Mos形電界効果トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62147777A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0274043A (ja) * | 1988-09-09 | 1990-03-14 | Mitsubishi Electric Corp | 電界効果型半導体装置およびその製造方法 |
US5298443A (en) * | 1991-10-10 | 1994-03-29 | Goldstar Electron Co., Ltd. | Process for forming a MOSFET |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54102883A (en) * | 1978-01-30 | 1979-08-13 | Sony Corp | Manufacture for semiconductor device |
-
1985
- 1985-12-20 JP JP28902785A patent/JPS62147777A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54102883A (en) * | 1978-01-30 | 1979-08-13 | Sony Corp | Manufacture for semiconductor device |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0274043A (ja) * | 1988-09-09 | 1990-03-14 | Mitsubishi Electric Corp | 電界効果型半導体装置およびその製造方法 |
US5298443A (en) * | 1991-10-10 | 1994-03-29 | Goldstar Electron Co., Ltd. | Process for forming a MOSFET |
US5834816A (en) * | 1991-10-10 | 1998-11-10 | Goldstar Electron Co., Ltd. | MOSFET having tapered gate electrode |
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