JPH05226672A - 縦型電界効果トランジスタの製造方法およびその方法により製造されるトランジスタ - Google Patents
縦型電界効果トランジスタの製造方法およびその方法により製造されるトランジスタInfo
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- JPH05226672A JPH05226672A JP4207387A JP20738792A JPH05226672A JP H05226672 A JPH05226672 A JP H05226672A JP 4207387 A JP4207387 A JP 4207387A JP 20738792 A JP20738792 A JP 20738792A JP H05226672 A JPH05226672 A JP H05226672A
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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Abstract
(57)【要約】
【構成】縦型電界効果トランジスタおよびその製造方法
において、半導体基板（２）の主面（２ａ）から突き出
たソース領域（Ｓ）の両側にイオンを注入することによ
りジャンクションを形成し、こうして形成されたグリッ
ド領域（Ｇ）上に金属ケイ化物を形成する。 【効果】本トランジスタおよび製造方法は、ＣＭＯＳ等
のＭＯＳ技術と共通性が高く、容易に融合する。
において、半導体基板（２）の主面（２ａ）から突き出
たソース領域（Ｓ）の両側にイオンを注入することによ
りジャンクションを形成し、こうして形成されたグリッ
ド領域（Ｇ）上に金属ケイ化物を形成する。 【効果】本トランジスタおよび製造方法は、ＣＭＯＳ等
のＭＯＳ技術と共通性が高く、容易に融合する。
Description
【０００１】
【産業上の利用分野】本発明は縦型電界効果トランジス
タの製造方法およびその方法により製造される電界効果
トランジスタに関する。
タの製造方法およびその方法により製造される電界効果
トランジスタに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】一般
に、縦型電界効果トランジスタと通常の電界効果トラン
ジスタとの違いは、その電気伝導チャネルの方向が基板
に対して略垂直であることであり、そのためその電界効
果型トランジスタの集積回路における集積度の改善が期
待できるという格別の利点を有する点である。
に、縦型電界効果トランジスタと通常の電界効果トラン
ジスタとの違いは、その電気伝導チャネルの方向が基板
に対して略垂直であることであり、そのためその電界効
果型トランジスタの集積回路における集積度の改善が期
待できるという格別の利点を有する点である。
【０００３】現在生産されている縦型電界効果トランジ
スタにおいては、制御グリッドがイオンの注入（ＪＦＥ
Ｔ）か、または、半導体にエッチング形成されたトレン
チの底に金属を蒸着する（パーミアブルベーストランジ
スタ（permeable base transistors））ことによって形
成される。製造の難易という点では、縦型電界効果トラ
ンジスタの制御グリッドの形成は金属被覆法によるより
もイオン注入法による方が困難の度合いが低い。しかし
ながら、スイッチング速度等の性能という点では、金属
制御グリッドの方が抵抗が小さいためにイオン注入グリ
ッドよりもよい結果を示す。もっとも、イオン注入グリ
ッドによれば良好な整流特性を得ることが可能になる。
スタにおいては、制御グリッドがイオンの注入（ＪＦＥ
Ｔ）か、または、半導体にエッチング形成されたトレン
チの底に金属を蒸着する（パーミアブルベーストランジ
スタ（permeable base transistors））ことによって形
成される。製造の難易という点では、縦型電界効果トラ
ンジスタの制御グリッドの形成は金属被覆法によるより
もイオン注入法による方が困難の度合いが低い。しかし
ながら、スイッチング速度等の性能という点では、金属
制御グリッドの方が抵抗が小さいためにイオン注入グリ
ッドよりもよい結果を示す。もっとも、イオン注入グリ
ッドによれば良好な整流特性を得ることが可能になる。
【０００４】本発明の目的は、制御グリッドがイオン注
入法によって形成されるトランジスタ（ＪＦＥＴ）と制
御グリッドが金属被覆法によって形成されるトランジス
タ（パーシアブルベースＦＥＴ）の両者の利点をそれら
の問題点を伴うことなく享受しなおかつ固有の利点をも
享受する新規な縦型電界効果トランジスタを提供するこ
とである。
入法によって形成されるトランジスタ（ＪＦＥＴ）と制
御グリッドが金属被覆法によって形成されるトランジス
タ（パーシアブルベースＦＥＴ）の両者の利点をそれら
の問題点を伴うことなく享受しなおかつ固有の利点をも
享受する新規な縦型電界効果トランジスタを提供するこ
とである。
【０００５】
【課題を解決するための手段】そのために本発明は、ト
ランジスタの制御グリッドをジャンクションを作ること
によって形成し、そのジャンクション上に金属ケイ化物
を形成することを特徴とする縦型電界効果トランジスタ
の製造方法を提供する。
ランジスタの制御グリッドをジャンクションを作ること
によって形成し、そのジャンクション上に金属ケイ化物
を形成することを特徴とする縦型電界効果トランジスタ
の製造方法を提供する。
【０００６】本発明によれば、以下の各工程(1) 〜(5)
を行うことにより、ＮまたはＰチャネル縦型電界効果ト
ランジスタが製造される： (1) 本トランジスタのチャネルの型に対応する所定の電
気伝導型のドレーン領域を成す活性領域を有するシリコ
ン基板等の半導体基板の主面上に、所定の電気伝導型の
多結晶シリコン層を設ける工程と、(2) 前記多結晶シリ
コン層におけると同じ電気伝導型を有しかつ前記半導体
基板の主面から突き出るソース活性領域を形成する工程
と、(3) 前記半導体基板における所定の電気伝導型とは
反対の電気伝導型を有するイオンを前記ソース領域の両
側に注入してジャンクションを作ることによって活性グ
リッド領域を形成する工程と、(4) 前記ソース領域の側
壁に酸化ケイ素等の絶縁体を設ける工程と、(5) 前記グ
リッドおよびソース領域に金属ケイ化物を形成する工程
とである。
を行うことにより、ＮまたはＰチャネル縦型電界効果ト
ランジスタが製造される： (1) 本トランジスタのチャネルの型に対応する所定の電
気伝導型のドレーン領域を成す活性領域を有するシリコ
ン基板等の半導体基板の主面上に、所定の電気伝導型の
多結晶シリコン層を設ける工程と、(2) 前記多結晶シリ
コン層におけると同じ電気伝導型を有しかつ前記半導体
基板の主面から突き出るソース活性領域を形成する工程
と、(3) 前記半導体基板における所定の電気伝導型とは
反対の電気伝導型を有するイオンを前記ソース領域の両
側に注入してジャンクションを作ることによって活性グ
リッド領域を形成する工程と、(4) 前記ソース領域の側
壁に酸化ケイ素等の絶縁体を設ける工程と、(5) 前記グ
リッドおよびソース領域に金属ケイ化物を形成する工程
とである。
【０００７】ここで、一般には、トランジスタのソース
領域を形成する前記工程(2) は、イオン注入された多結
晶シリコン層上に感光層を設け、さらにマスキングとフ
ォトエッチングとによって前記ソース領域の両側におい
てその感光層と多結晶シリコン層とを除去するものであ
る。
領域を形成する前記工程(2) は、イオン注入された多結
晶シリコン層上に感光層を設け、さらにマスキングとフ
ォトエッチングとによって前記ソース領域の両側におい
てその感光層と多結晶シリコン層とを除去するものであ
る。
【０００８】また、前記ソース領域の側壁上に絶縁部な
いしスペーサを形成する工程(4) は、好適には、前記基
板の主面を厚さｅの酸化ケイ素層で被覆し、さらに異方
性エッチングによってその酸化ケイ素層を同じ厚さｅま
で、前記ソース領域の側壁上の酸化ケイ素のみを残して
除去するものである。
いしスペーサを形成する工程(4) は、好適には、前記基
板の主面を厚さｅの酸化ケイ素層で被覆し、さらに異方
性エッチングによってその酸化ケイ素層を同じ厚さｅま
で、前記ソース領域の側壁上の酸化ケイ素のみを残して
除去するものである。
【０００９】また、前記グリッド領域およびソース領域
上に金属ケイ化物を形成する工程(5) は、好適には、既
知のサリサイド（salicide）法によって行われるもので
ある。もっとも、この工程(5) は金属化合物を選択的に
蒸着することによって行ってもよい。
上に金属ケイ化物を形成する工程(5) は、好適には、既
知のサリサイド（salicide）法によって行われるもので
ある。もっとも、この工程(5) は金属化合物を選択的に
蒸着することによって行ってもよい。
【００１０】また、前記グリッド領域の形成のためのイ
オン注入の工程(3) と前記ソースおよびグリッド領域に
おけるケイ化物の形成工程(5) とは、前記基板から突き
出た前記ソース領域に対する相対位置を自動的に決定す
る態様で行うものである。従って、従来のようにマスク
の精確な位置決定および一致操作という難しい作業が不
要である。
オン注入の工程(3) と前記ソースおよびグリッド領域に
おけるケイ化物の形成工程(5) とは、前記基板から突き
出た前記ソース領域に対する相対位置を自動的に決定す
る態様で行うものである。従って、従来のようにマスク
の精確な位置決定および一致操作という難しい作業が不
要である。
【００１１】
【作用および発明の効果】本発明の製造方法によれば、
前記目的を満たす単一または基本的な縦型電界効果トラ
ンジスタを製造することができる。本発明はさらに、そ
の基本的構造に基づいて、マイクロ波周波数で良好な作
動特性を示す等の優れたトランジスタを得るための改良
の可能性をも含むものである。
前記目的を満たす単一または基本的な縦型電界効果トラ
ンジスタを製造することができる。本発明はさらに、そ
の基本的構造に基づいて、マイクロ波周波数で良好な作
動特性を示す等の優れたトランジスタを得るための改良
の可能性をも含むものである。
【００１２】本発明の方法を使用して製造されるトラン
ジスタのさらに別の利点は、本方法を構成する各工程は
ＭＯＳトランジスタの製造等に利用されている従来の技
術を使用して行うことができることである。ＭＯＳトラ
ンジスタにおいても同様に、グリッドの活性領域は基板
の主面から突き出している。従って、本発明のトランジ
スタはＣＭＯＳ等のＭＯＳトランジスタと容易に一体化
され、それにより、例えば合成ＪＦＥＴ／ＣＯＭＳコン
ポーネントを形成することができる。
ジスタのさらに別の利点は、本方法を構成する各工程は
ＭＯＳトランジスタの製造等に利用されている従来の技
術を使用して行うことができることである。ＭＯＳトラ
ンジスタにおいても同様に、グリッドの活性領域は基板
の主面から突き出している。従って、本発明のトランジ
スタはＣＭＯＳ等のＭＯＳトランジスタと容易に一体化
され、それにより、例えば合成ＪＦＥＴ／ＣＯＭＳコン
ポーネントを形成することができる。
【００１３】本発明の方法においては、好適には、前記
絶縁体の形成の後に、初めに前記グリッド活性領域を成
した前記基板のイオン注入領域を化学的にエッチングす
ることにより前記スペーサの底面下に隙間を形成し、次
いで、ケイ化物を選択的に適用する工程において、金属
でそれらの隙間を満たす。ケイ化物の選択的適用工程に
続いて、前記所定の電気伝導型と反対の電気伝導型を有
するドープ剤イオンを再度前記ケイ化物を介して注入す
ることにより、前記グリッド領域のジャンクションを再
形成することができる。
絶縁体の形成の後に、初めに前記グリッド活性領域を成
した前記基板のイオン注入領域を化学的にエッチングす
ることにより前記スペーサの底面下に隙間を形成し、次
いで、ケイ化物を選択的に適用する工程において、金属
でそれらの隙間を満たす。ケイ化物の選択的適用工程に
続いて、前記所定の電気伝導型と反対の電気伝導型を有
するドープ剤イオンを再度前記ケイ化物を介して注入す
ることにより、前記グリッド領域のジャンクションを再
形成することができる。
【００１４】上記の方法によって得られる縦型電界効果
トランジスタにおいては、制御グリッドの抵抗を低く抑
えることができ、それによりトランジスタの作動性能を
高めることができる。
トランジスタにおいては、制御グリッドの抵抗を低く抑
えることができ、それによりトランジスタの作動性能を
高めることができる。
【００１５】
【実施例】本発明の他の利点、特徴および詳細が図面を
参照する以下の記載から明らかになるであろう。ただ
し、以下に説明する実施例はあくまでも本発明の例示に
すぎない。
参照する以下の記載から明らかになるであろう。ただ
し、以下に説明する実施例はあくまでも本発明の例示に
すぎない。
【００１６】図１は、本発明の方法を使用して製造され
たＮ型チャネル縦型電界効果トランジスタ１の制御グリ
ッドの基本構造を示す。縦型電界効果トランジスタ１は
シリコン基板２等の半導体基板から成り、基板２内に形
成された活性ドレーン領域Ｄと、基板２の主面２ａから
突き出た活性ソース領域Ｓと、ソース領域Ｓの両側にお
いて基板２の主面２ａ上に形成された活性グリッド領域
Ｇとを含む。
たＮ型チャネル縦型電界効果トランジスタ１の制御グリ
ッドの基本構造を示す。縦型電界効果トランジスタ１は
シリコン基板２等の半導体基板から成り、基板２内に形
成された活性ドレーン領域Ｄと、基板２の主面２ａから
突き出た活性ソース領域Ｓと、ソース領域Ｓの両側にお
いて基板２の主面２ａ上に形成された活性グリッド領域
Ｇとを含む。
【００１７】以下、図１の構造を有するトランジスタの
製造方法を図２の(a) 〜(d) を参照しながら説明する。
製造方法を図２の(a) 〜(d) を参照しながら説明する。
【００１８】図２の(a) において、シリコン基板２はＮ
型不純物の注入によりＮ型の電気伝導性を有している。
第１の工程において、従来と同様に、基板２の主面２ａ
上に多結晶シリコン層１１を設ける。
型不純物の注入によりＮ型の電気伝導性を有している。
第１の工程において、従来と同様に、基板２の主面２ａ
上に多結晶シリコン層１１を設ける。
【００１９】さらに同図に示される第２の工程におい
て、感光層１２を多結晶シリコン層１１の上に設けた
後、感光層１２と多結晶シリコン層１１をフォトエッチ
ング法によってソース領域Ｓとなるべき部分の両側から
除去し、ソース領域Ｓを基板２の主面２ａから突き出さ
せる。多結晶シリコン層１１は、反応性イオン（reacti
ve ion）エッチング法によって好適に除くことができ、
これによりソース領域Ｓは基板２の主面２ａに垂直な側
壁を有する。
て、感光層１２を多結晶シリコン層１１の上に設けた
後、感光層１２と多結晶シリコン層１１をフォトエッチ
ング法によってソース領域Ｓとなるべき部分の両側から
除去し、ソース領域Ｓを基板２の主面２ａから突き出さ
せる。多結晶シリコン層１１は、反応性イオン（reacti
ve ion）エッチング法によって好適に除くことができ、
これによりソース領域Ｓは基板２の主面２ａに垂直な側
壁を有する。
【００２０】図２の(b) に示される第３の工程では、ホ
ウ素等のＰ型アクセプタドープ剤（acceptor dopant ）
のイオンをソース領域Ｓの両側において基板２に注入す
ることにより、グリッド領域ＧをジャンクションＪと共
に形成する。この注入自体は従来と同様に行われるが、
突出するソース領域Ｓを注入操作の際の目印として利用
できる利点がある。その結果、イオンは、ソース領域Ｓ
に対する相対位置が自動的に決定された態様で注入され
る。上記イオン注入の終了の際には、ホウ素イオンを基
板２内により深く拡散させるためにアニーリング（anne
aling ）を行う。
ウ素等のＰ型アクセプタドープ剤（acceptor dopant ）
のイオンをソース領域Ｓの両側において基板２に注入す
ることにより、グリッド領域ＧをジャンクションＪと共
に形成する。この注入自体は従来と同様に行われるが、
突出するソース領域Ｓを注入操作の際の目印として利用
できる利点がある。その結果、イオンは、ソース領域Ｓ
に対する相対位置が自動的に決定された態様で注入され
る。上記イオン注入の終了の際には、ホウ素イオンを基
板２内により深く拡散させるためにアニーリング（anne
aling ）を行う。
【００２１】図２の(c) に示される第４の工程では、ソ
ース領域Ｓの側壁を酸化ケイ素ＳｉＯ2 等の絶縁体で被
覆して保護する。上記作業においては、まず、酸化シリ
コン層１３を厚さｅとなるように基板２の主面２ａ上に
設け、その後、異方性エッチング（anisotropic etchin
g ）を同様に厚さｅについて行って、ソース領域Ｓの側
壁の隣接部分を除いて全ての酸化ケイ素を除去する。こ
うして、『スペーサ』１４と称される絶縁部が形成さ
れ、それらが基板２から突き出るソース領域Ｓを保護す
る。
ース領域Ｓの側壁を酸化ケイ素ＳｉＯ2 等の絶縁体で被
覆して保護する。上記作業においては、まず、酸化シリ
コン層１３を厚さｅとなるように基板２の主面２ａ上に
設け、その後、異方性エッチング（anisotropic etchin
g ）を同様に厚さｅについて行って、ソース領域Ｓの側
壁の隣接部分を除いて全ての酸化ケイ素を除去する。こ
うして、『スペーサ』１４と称される絶縁部が形成さ
れ、それらが基板２から突き出るソース領域Ｓを保護す
る。
【００２２】図２の(d) に示される第５の工程では、Ｐ
型イオンを再度注入してグリッドＧにおける注入を増大
させ、さらにソース領域Ｓとグリッド領域Ｇの表面をケ
イ化する。この工程は、ソース領域Ｓを目印として利用
し、それに対する相対位置を自動的に決定して行う点で
有利である。
型イオンを再度注入してグリッドＧにおける注入を増大
させ、さらにソース領域Ｓとグリッド領域Ｇの表面をケ
イ化する。この工程は、ソース領域Ｓを目印として利用
し、それに対する相対位置を自動的に決定して行う点で
有利である。
【００２３】ケイ化は既存の何れの方法でも行うことが
できる。例えば、グリッド領域Ｇ上と側壁を保護するス
ペーサ１４部分を除いたソース領域Ｓ上とに金属ケイ化
物層を選択的に蒸着するのであるが、それは、サリサイ
ド（salicide）法によって有利に行うことができる。本
方法においては、まず、基板２の主面２ａ上にチタン等
の金属の層を設け、次いでアニーリングを行う。それに
より、その金属が基板２とソース領域Ｓのそれぞれのシ
リコン部分と接触によって反応し、ソース領域Ｓの側壁
（酸化ケイ素によって保護された部分）上を除いて、ケ
イ化チタンＴｉ2 Ｓｉ，ＴｉＳｉ2 が形成される。さら
に、スペーサ１４上の金属層を除去する。こうして、グ
リッドＭＧとソースＭＳのためのケイ化領域が得られ
る。
できる。例えば、グリッド領域Ｇ上と側壁を保護するス
ペーサ１４部分を除いたソース領域Ｓ上とに金属ケイ化
物層を選択的に蒸着するのであるが、それは、サリサイ
ド（salicide）法によって有利に行うことができる。本
方法においては、まず、基板２の主面２ａ上にチタン等
の金属の層を設け、次いでアニーリングを行う。それに
より、その金属が基板２とソース領域Ｓのそれぞれのシ
リコン部分と接触によって反応し、ソース領域Ｓの側壁
（酸化ケイ素によって保護された部分）上を除いて、ケ
イ化チタンＴｉ2 Ｓｉ，ＴｉＳｉ2 が形成される。さら
に、スペーサ１４上の金属層を除去する。こうして、グ
リッドＭＧとソースＭＳのためのケイ化領域が得られ
る。
【００２４】以上、図２の(a) 〜(d) を参照しながら本
発明の方法の主要な工程を説明したが、これらの工程の
実施によって、図２の(d) に示される基本構造を有する
縦型電界効果トランジスタが得られる。この縦型電界効
果トランジスタは、基板２にイオンを注入することによ
ってグリッド領域Ｇを形成し、その注入部にケイ化物を
適用することによって形成されるトランジスタである。
発明の方法の主要な工程を説明したが、これらの工程の
実施によって、図２の(d) に示される基本構造を有する
縦型電界効果トランジスタが得られる。この縦型電界効
果トランジスタは、基板２にイオンを注入することによ
ってグリッド領域Ｇを形成し、その注入部にケイ化物を
適用することによって形成されるトランジスタである。
【００２５】図３は、Ｎ型チャネル縦型電界効果トラン
ジスタの別の構成例を示す断面略図である。本トランジ
スタと図２の(d) のトランジスタとの違いは、基板２が
Ｎ型でなくＰ型の電気伝導性を有する点のみである。こ
のトランジスタの製造方法には、予備的な工程が含まれ
る。その工程は、基板２に燐イオン等のＮ型不純物イオ
ンを注入することによって、活性ドレイン領域Ｄを形成
することである。ドレイン領域Ｄは『ウェル（well）』
を構成する。
ジスタの別の構成例を示す断面略図である。本トランジ
スタと図２の(d) のトランジスタとの違いは、基板２が
Ｎ型でなくＰ型の電気伝導性を有する点のみである。こ
のトランジスタの製造方法には、予備的な工程が含まれ
る。その工程は、基板２に燐イオン等のＮ型不純物イオ
ンを注入することによって、活性ドレイン領域Ｄを形成
することである。ドレイン領域Ｄは『ウェル（well）』
を構成する。
【００２６】本発明の方法の別の実施例においては、低
いグリッド抵抗を有することによって特にマイクロ波領
域における性能を高めた改良縦型電界効果トランジスタ
を製造することができる。以下、その製造方法を図４の
(a) 〜(d) を参照しながら説明する。本方法では、スペ
ーサ１４の形成までの各工程は、図２の(a) 〜(c) の各
工程と同様であり、図４の(a) は図２の(c) に略対応す
る。ただし、グリッド領域Ｇを形成するために注入され
るイオンは基板２の表面部分にのみ浅く注入される点が
異なる。
いグリッド抵抗を有することによって特にマイクロ波領
域における性能を高めた改良縦型電界効果トランジスタ
を製造することができる。以下、その製造方法を図４の
(a) 〜(d) を参照しながら説明する。本方法では、スペ
ーサ１４の形成までの各工程は、図２の(a) 〜(c) の各
工程と同様であり、図４の(a) は図２の(c) に略対応す
る。ただし、グリッド領域Ｇを形成するために注入され
るイオンは基板２の表面部分にのみ浅く注入される点が
異なる。
【００２７】図４の(b) に示される工程では、上記注入
部分を除去する。その結果ソース領域Ｓの両側のスペー
サ１４の下側部分の基板２が除かれる。この除去は、基
板２のＮ注入部と区別して選択的陽極溶解（anode diss
olving）を行うことによってなす。この化学的エッチン
グを行うためにスペーサ１４を形成する前にイオンを注
入しておく。
部分を除去する。その結果ソース領域Ｓの両側のスペー
サ１４の下側部分の基板２が除かれる。この除去は、基
板２のＮ注入部と区別して選択的陽極溶解（anode diss
olving）を行うことによってなす。この化学的エッチン
グを行うためにスペーサ１４を形成する前にイオンを注
入しておく。
【００２８】さらに、図４の(c) および(d) に示される
工程において、ケイ化処理を選択的適用によって行い、
ホウ素等のＰ型アクセプタドーパ剤のイオンを注入して
基板２の内部にジャンクションＪを再形成する。最後の
イオン注入はソース領域Ｓの性能の変化を防止するため
に行う。
工程において、ケイ化処理を選択的適用によって行い、
ホウ素等のＰ型アクセプタドーパ剤のイオンを注入して
基板２の内部にジャンクションＪを再形成する。最後の
イオン注入はソース領域Ｓの性能の変化を防止するため
に行う。
【００２９】図５は、本発明のさらに別の方法を使用し
て得られる縦型電界効果トランジスタを示す。本方法に
おいては、基板２はＰ型注入され、従って、図３のトラ
ンジスタの場合と同様に、ソース領域Ｓをエッチングす
る前にＮ型ウェルを形成するためにイオン注入を行う。
このＮチャネル縦型電界効果トランジスタ製造方法は、
当然のことながら、基板の電気伝導性のＮ型、Ｐ型に合
わせて、Ｐチャネル縦型電界効果トランジスタの製造に
も適用することができる。
て得られる縦型電界効果トランジスタを示す。本方法に
おいては、基板２はＰ型注入され、従って、図３のトラ
ンジスタの場合と同様に、ソース領域Ｓをエッチングす
る前にＮ型ウェルを形成するためにイオン注入を行う。
このＮチャネル縦型電界効果トランジスタ製造方法は、
当然のことながら、基板の電気伝導性のＮ型、Ｐ型に合
わせて、Ｐチャネル縦型電界効果トランジスタの製造に
も適用することができる。
【００３０】本発明の縦型電界効果トランジスタの製造
方法は、一般的に、ＣＭＯＳトランジスタ等のトランジ
スタの製造において通常採用される手法を利用する。図
３に示される縦型電界効果トランジスタは、活性グリッ
ド領域と基板との間に酸化ケイ素層を有しないＰＭＯＳ
トランジスタと同様の構造を有する。
方法は、一般的に、ＣＭＯＳトランジスタ等のトランジ
スタの製造において通常採用される手法を利用する。図
３に示される縦型電界効果トランジスタは、活性グリッ
ド領域と基板との間に酸化ケイ素層を有しないＰＭＯＳ
トランジスタと同様の構造を有する。
【００３１】上記のような条件の下で、本発明の縦型電
界効果トランジスタは種々のＭＯＳ技術（特にＣＭＯ
Ｓ）に容易に組み込まれ得る。従って、本発明のトラン
ジスタの活性ソース領域とＰＭＯＳトランジスタの活性
グリッド領域とを同時に構成する等のように、複数の異
なるトランジスタに適用可能な製造工程の幾つかを同時
に行うことにより、複合的構成要素（composite compon
ents）を与えることができる。
界効果トランジスタは種々のＭＯＳ技術（特にＣＭＯ
Ｓ）に容易に組み込まれ得る。従って、本発明のトラン
ジスタの活性ソース領域とＰＭＯＳトランジスタの活性
グリッド領域とを同時に構成する等のように、複数の異
なるトランジスタに適用可能な製造工程の幾つかを同時
に行うことにより、複合的構成要素（composite compon
ents）を与えることができる。
【００３２】本発明の縦型電界効果トランジスタは、フ
ランス特許第２６２６４０６号に記載されたバイポーラ
トランジスタと幾分似ているが、活性ベース領域を有さ
ず、ＭＯＳ技術との共通性の方が大きい。換言すれば、
本発明のトランジスタは、その製造方法と現在一般に使
用されている技術との間の共通性に関して極めて有利で
あり、本発明の方法は新規な集積回路を創造するために
極めて容易に実施され得る。
ランス特許第２６２６４０６号に記載されたバイポーラ
トランジスタと幾分似ているが、活性ベース領域を有さ
ず、ＭＯＳ技術との共通性の方が大きい。換言すれば、
本発明のトランジスタは、その製造方法と現在一般に使
用されている技術との間の共通性に関して極めて有利で
あり、本発明の方法は新規な集積回路を創造するために
極めて容易に実施され得る。
【００３３】以上、本発明の実施例を具体的に説明した
が、本発明はそれらの記載に限定されるものでなく、そ
の精神を逸脱しない範囲内において種々の変更、変形、
改良を行うことができる。特に、本発明の製造方法は、
各々の特徴を有するトランジスタを得るために本発明の
範囲内において当業者に自明な付加的ないし補助的な工
程を含むことができる。
が、本発明はそれらの記載に限定されるものでなく、そ
の精神を逸脱しない範囲内において種々の変更、変形、
改良を行うことができる。特に、本発明の製造方法は、
各々の特徴を有するトランジスタを得るために本発明の
範囲内において当業者に自明な付加的ないし補助的な工
程を含むことができる。
【図１】本発明の縦型電界効果トランジスタの制御グリ
ッドの構造を示す理論図である。
ッドの構造を示す理論図である。
【図２】(a) 、(b) 、(c) 、(d) はそれぞれ、本発明の
Ｎチャネル電界効果トランジスタの製造方法であって、
Ｎ型の電気伝導性を有する基板から基本的構成のトラン
ジスタを形成する主要な工程を示す断面図である。
Ｎチャネル電界効果トランジスタの製造方法であって、
Ｎ型の電気伝導性を有する基板から基本的構成のトラン
ジスタを形成する主要な工程を示す断面図である。
【図３】Ｐ型の電気伝導性を有する基板から本発明の方
法を使用して製造される縦型電界効果トランジスタを示
す断面図である。
法を使用して製造される縦型電界効果トランジスタを示
す断面図である。
【図４】(a) 、(b) 、(c) 、(d) はそれぞれ、Ｎチャネ
ル縦型電界効果トランジスタを製造するための本発明の
他の方法の主要な工程を示す断面図である
ル縦型電界効果トランジスタを製造するための本発明の
他の方法の主要な工程を示す断面図である
【図５】Ｐ型の電気伝導性を有する基板から本発明のさ
らに他の方法を使用して製造される縦型電界効果トラン
ジスタを示す断面図である。
らに他の方法を使用して製造される縦型電界効果トラン
ジスタを示す断面図である。
１ Ｎチャネル電界効果トランジスタ ２ シリコン基板 ２ａ 主面 １１ 多結晶シリコン層 １２ 感光層 １３ 酸化シリコン層 １４ スペーサ Ｓ ソース Ｇ グリッド Ｄ ドレーン Ｊ ジャンクション ＭＳ ソース領域金属ケイ化部 ＭＧ グリッド領域金属ケイ化部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8617−4Ｍ Ｈ０１Ｌ 21/265 Ａ
Claims (7)
- 【請求項１】 ＮもしくはＰチャネル縦型電界効果トラ
ンジスタの製造方法であって、 本トランジスタのチャネルの型に対応する所定の電気伝
導型のドレーン領域を成す活性領域を有するシリコン基
板等の半導体基板の主面上に、所定の電気伝導型の多結
晶シリコン層を設ける工程と、 前記多結晶シリコン層におけると同じ電気伝導型を有し
かつ前記半導体基板の主面から突き出るソース活性領域
を形成する工程と、 前記半導体基板における所定の電気伝導型とは反対の電
気伝導型を有するイオンを前記ソース領域の両側に注入
してジャンクションを作ることによって活性グリッド領
域を形成する工程と、 前記ソース領域の側壁に酸化ケイ素等の絶縁体を設ける
工程と、 前記グリッド領域およびソース領域に金属ケイ化物を形
成する工程とを含むことを特徴とする方法。 - 【請求項２】 トランジスタの前記ソース領域を形成す
る工程が、前記多結晶シリコン層上に感光層を設け、マ
スキングとフォトエッチングとによって前記ソース領域
の両側においてその感光層と多結晶シリコン層とを除去
するものである請求項１の方法。 - 【請求項３】 前記ソース領域の側壁上に絶縁部ないし
スペーサを形成する工程が、前記基板の主面を厚さｅの
酸化ケイ素層で被覆し、さらに異方性エッチングによっ
てその酸化ケイ素層を厚さｅまで前記ソース領域の側壁
上の酸化ケイ素のみを残して除去するものである請求項
１もしくは請求項２の方法。 - 【請求項４】 前記グリッドおよびソース領域上に金属
ケイ化物を形成する工程が、前記グリッドおよびソース
領域上に既知のサリサイド（salicide）法によって金属
ケイ化物を形成するものである請求項１〜請求項３の何
れかの方法。 - 【請求項５】 前記グリッド領域ジャンクション形成の
ためのイオン注入と、前記ソースおよびグリッド領域の
ケイ化とを、前記基板から突き出た前記ソース領域に対
する相対位置を自動的に決定する態様で行う請求項１〜
請求項４の何れかの方法。 - 【請求項６】 前記絶縁体が前記ソース領域の側壁上に
設けられた後に、それ以前にイオン注入されたグリッド
領域を除くことにより前記ソース領域の側壁上の絶縁体
の底面から前記基板をくり抜き、次いで、前記グリッド
領域と前記ソース領域とに選択的にケイ化物を適用し、
さらに、再度イオンを注入して前記グリッド領域ジャン
クションを再形成する請求項１〜請求項５の何れかの方
法。 - 【請求項７】 Ｎ型もしくはＰ型の縦型チャネル電界効
果トランジスタであって、 内部にドレーン活性領域（Ｄ）を有する半導体基板
（２）と、 前記半導体基板（２）の主面（２ａ）から突き出たソー
ス活性領域（Ｓ）と、 前記ソース領域（Ｓ）の両側の前記半導体基板（２）の
主面（２ａ）上に形成された活性グリッド領域（Ｇ）と
を含み、 前記の何れかの請求項に記載された方法によって製造さ
れ、 前記活性グリッド領域（Ｇ）がイオン注入によって形成
されるジャンクション（Ｊ）とそのジャンクションを被
覆する金属ケイ化物とから成ることを特徴とするトラン
ジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9108677 | 1991-07-10 | ||
| FR9108677A FR2679068B1 (fr) | 1991-07-10 | 1991-07-10 | Procede de fabrication d'un transistor a effet de champ vertical, et transistor obtenu par ce procede. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226672A true JPH05226672A (ja) | 1993-09-03 |
Family
ID=9414934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4207387A Pending JPH05226672A (ja) | 1991-07-10 | 1992-07-10 | 縦型電界効果トランジスタの製造方法およびその方法により製造されるトランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5340757A (ja) |
| EP (1) | EP0522938B1 (ja) |
| JP (1) | JPH05226672A (ja) |
| DE (1) | DE69207973T2 (ja) |
| FR (1) | FR2679068B1 (ja) |
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|---|---|---|---|---|
| US5945699A (en) * | 1997-05-13 | 1999-08-31 | Harris Corporation | Reduce width, differentially doped vertical JFET device |
| DE19833214C1 (de) * | 1998-07-23 | 1999-08-12 | Siemens Ag | J-FET-Halbleiteranordnung |
| US6580150B1 (en) | 2000-11-13 | 2003-06-17 | Vram Technologies, Llc | Vertical junction field effect semiconductor diodes |
| US6537921B2 (en) | 2001-05-23 | 2003-03-25 | Vram Technologies, Llc | Vertical metal oxide silicon field effect semiconductor diodes |
| US6958275B2 (en) * | 2003-03-11 | 2005-10-25 | Integrated Discrete Devices, Llc | MOSFET power transistors and methods |
| US9680473B1 (en) * | 2016-02-18 | 2017-06-13 | International Business Machines Corporation | Ultra dense vertical transport FET circuits |
| US9991365B1 (en) | 2017-04-26 | 2018-06-05 | International Business Machines Corporation | Forming vertical transport field effect transistors with uniform bottom spacer thickness |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53127272A (en) * | 1977-04-13 | 1978-11-07 | Semiconductor Res Found | Electrostatic induction transistor |
| US4364072A (en) * | 1978-03-17 | 1982-12-14 | Zaidan Hojin Handotai Kenkyu Shinkokai | Static induction type semiconductor device with multiple doped layers for potential modification |
| GB2057760B (en) * | 1979-08-30 | 1983-09-28 | Seiko Instr & Electronics | Integrated circuit device and method of making the same |
| FR2507821A1 (fr) * | 1981-06-16 | 1982-12-17 | Thomson Csf | Transistor a effet de champ vertical a jonction et procede de fabrication |
| US4497107A (en) * | 1981-11-12 | 1985-02-05 | Gte Laboratories Incorporated | Method of making self-aligned high-frequency static induction transistor |
| US4403396A (en) * | 1981-12-24 | 1983-09-13 | Gte Laboratories Incorporated | Semiconductor device design and process |
| JPS5974677A (ja) * | 1982-10-22 | 1984-04-27 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| US4543706A (en) * | 1984-02-24 | 1985-10-01 | Gte Laboratories Incorporated | Fabrication of junction field effect transistor with filled grooves |
| US4713358A (en) * | 1986-05-02 | 1987-12-15 | Gte Laboratories Incorporated | Method of fabricating recessed gate static induction transistors |
| CH670173A5 (ja) * | 1986-06-03 | 1989-05-12 | Bbc Brown Boveri & Cie |
-
1991
- 1991-07-10 FR FR9108677A patent/FR2679068B1/fr not_active Expired - Lifetime
-
1992
- 1992-07-03 DE DE69207973T patent/DE69207973T2/de not_active Expired - Lifetime
- 1992-07-03 EP EP92401909A patent/EP0522938B1/fr not_active Expired - Lifetime
- 1992-07-08 US US07/910,618 patent/US5340757A/en not_active Expired - Lifetime
- 1992-07-10 JP JP4207387A patent/JPH05226672A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0522938B1 (fr) | 1996-01-31 |
| EP0522938A1 (fr) | 1993-01-13 |
| DE69207973T2 (de) | 1996-09-12 |
| US5340757A (en) | 1994-08-23 |
| DE69207973D1 (de) | 1996-03-14 |
| FR2679068A1 (fr) | 1993-01-15 |
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