JPH0992824A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 極浅接合を有するＬＤＤ構造において、シリ
サイド化する際の突き抜け防止のために高濃度拡散層を
深めにしても短チャンネル効果を抑止できる簡易な方法
を提供する。 【解決手段】 ゲート電極１０の両側に低濃度の第１の
不純物拡散層１４を浅く形成し、スペーサ層１２をマス
クに高濃度の第２の不純物拡散層１６を深く形成する。
続いて、これより低濃度の第３の不純物拡散層１８を、
基板深さ方向からゲート電極１０側にかけて第２の不純
物拡散層１６より広く形成した後、表面にシリサイド化
層２０を形成する。この方法は、第１の不純物拡散層１
４の深さが１００ｎｍ以下の極浅接合のシリサイド化に
好適である。また、第２および第３の不純物拡散層１
６，１８の形成は、スペーサ層１２をマスクにして行う
イオン注入で達成できる。この場合、好ましくは、第３
の不純物拡散層１８の形成を、第２の不純物拡散層１６
の形成時よりも高い注入エネルギーで１桁低い注入量で
行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳメモリなど
の半導体装置の製造方法に係り、とくに、微細トランジ
スタ形成のために極浅としたソース及びドレイン領域に
ついて、後でシリサイドにして低抵抗化する場合に好適
なトランジスタ接合形成技術に関する。

【０００２】

【従来の技術】ＭＯＳメモリなどの半導体装置において
は、微細化の流れのなかで短ゲート長化を進めるために
は、スケーリング則にもとづいてソース及びドレイン領
域となる拡散層を浅く形成しなければならない。

【０００３】また、従来から、チャネル近傍の電界を緩
和してショートチャネル効果を防止するため、いわゆる
ＬＤＤ（Lightly Doped Drain)と指称される浅い低濃度
拡散層が、ゲート電極の外側の高濃度拡散層からチャネ
ル側に張り出してなる拡散層の濃度プロファイル構造
（ＬＤＤ構造）が、一般に採用されている。このＬＤＤ
構造においても、上記と同様な理由により全体をより浅
くする要求が強く、近年では、低濃度拡散層の深さが１
００ｎｍ以下のものも多く見うけられるようになってき
た。

【０００４】ところが、このように拡散層を極く浅くす
ると、この部分の抵抗が高くなり、高速メモリやロジッ
クＬＳＩの高速性の確保が困難になる。そこで、拡散層
の低抵抗化のため、ゲート電極に対して自己整合的に拡
散層の表面のみシリサイド化するサリサイド（self ali
gned silicide の略）技術が注目を集めている。

【０００５】一般に、極く浅い拡散層を単純にシリサイ
ド化すると、形成したシリサイド層が基板側に突き抜け
てしまい、これによりジャンクションリークが増大する
ことが懸念される。このジャンクションリークが発生す
ると、飽和領域でもＦＥＴのドレイン電流が飽和せずに
印加電圧の増加とともに急増して、ひどい場合ではＦＥ
Ｔが正常動作しなくなる。

【０００６】このためＬＤＤ構造の拡散層は、シリサイ
ド化に耐える程度の厚さを有していなければならない
が、ショートチャネル効果を防止する意味で極浅とした
ＬＤＤ用の低濃度拡散層は厚くできない。したがって、
従来は、ＬＤＤ構造における外側の高濃度拡散層をシリ
サイド化前の設計値より多少深めにして、この問題に対
処していた。

【０００７】

【発明が解決しようとする課題】しかし、ゲート長がサ
ブミクロンにもなる領域においては、ショートチャネル
効果抑制のためには、チャネル近傍の電界緩和の他に、
横方向のソース／ドレイン領域の空乏層幅を出来るだけ
小さくする必要もあり、この意味からいうと、従来の対
処方法はショートチャネル効果抑制に逆行するものであ
った 一方、ショートチャネル効果を抑制するための一方策と
して、いわゆるエレベイテッドソース／ドレインと称さ
れる接合形成法がある。この方法は、ソース／ドレイン
領域にエピ層を選択成長させるもので、拡散層を深く形
成してもショートチャネル効果に余り影響を与えない点
では有効な方法であるものの、エピ成長を含んでおり製
造工程が複雑であるといった欠点があった。

【０００８】そこで、シリサイド化しても短チャンネル
効果を抑止できる簡便な方法が強く望まれていた。

【０００９】

【課題を解決するための手段】このような情況に鑑み、
上述した従来技術の問題点を解決するために、本発明の
半導体装置の製造方法では、表面側の低濃度拡散層（第
１の不純物拡散層）を形成し、次に第１の不純物拡散層
の外側にスペーサ層をマスクに深い高濃度拡散層（第２
の不純物拡散層）を形成した後で、シリサイド化工程の
前に、この第２の不純物拡散層より低濃度の第３の不純
物拡散層を、基板深さ方向からゲート電極側の横方向に
かけて第２の不純物拡散層より広く形成することを特徴
とする。

【００１０】本発明によれば、この高濃度の第２の不純
物拡散層周囲に、これより低濃度の第３の不純物拡散層
の存在することから、第２の不純物拡散層境界付近の濃
度差が緩和されて、これにより拡散長が小さくなりバイ
アス印加時の空乏層幅を小さくすることができる。した
がって、その分、ショートチャネル効果の抑制が可能と
なる。

【００１１】本発明は、第１の不純物拡散層の深さが１
００ｎｍ以下である、いわゆる極浅の拡散層をシリサイ
ド化する場合に好適である。短ゲート長化の要求に応じ
て拡散層深さを１００ｎｍと極く浅くし、しかも拡散層
をシリサイド化する場合、このシリサイド化にともなう
ジャンクションリークを防止するため第２の不純物拡散
層を深くしても、本発明によりバイアス印加時に空乏層
がチャネル側に延びることを効果的に防止できるからで
ある。

【００１２】この第３の不純物拡散層を第２の不純物拡
散層より広く形成することは、同じスペーサ層をマクス
にしてイオン注入を２度行うことにより達成できる。こ
の場合、第２の不純物拡散層および第３の不純物拡散層
はスペーサ層をマスクにイオン注入法により形成すると
ともに、第３の不純物拡散層の形成は、第２の不純物拡
散層の形成時よりも高い注入エネルギーで、第２の不純
物拡散層の形成時よりも１桁低い注入量で行うことを他
の特徴とする。この方法は、高いエネルギーで打ち込ま
れたイオン種は、より低いエネルギーで打ち込まれたイ
オン種より投影飛程が長く、深さ方向のみならず横方向
への拡散も進むことを巧みに利用したものである。

【００１３】具体的にイオン注入の条件は、第２の不純
物拡散層形成時に、１０〜３０ｋｅＶのエネルギー，２
×１０¹⁵〜８×１０¹⁵／ｃｍ² のドーズ量とし、第３の
不純物拡散層形成時には、４０〜８０ｋｅＶのエネルギ
ー，１×１０¹⁴〜８×１０¹⁴／ｃｍ² のドーズ量とする
ことが好ましい。

【００１４】

【本発明の実施の形態】本発明に係る半導体装置の製造
方法の説明に先立ち、まず、本発明に係る製法により製
造された半導体装置の構造例について、簡単に説明して
おく。本発明に係る製法は、ＭＯＳＦＥＴを能動素子と
して有する半導体装置、たとえばＳＲＡＭ，ＤＲＡＭ，
各種ＲＯＭ，論理ＬＳＩなど殆ど全てのＭＯＳ系半導体
装置に適用され得る。

【００１５】図１（Ｃ）には、本発明に係る製法により
作られたＭＯＳＦＥＴ完成段階の概略断面構造図であ
る。このＭＯＳＦＥＴ１においては、同図に示すよう
に、まず、半導体基板２上を部分的に酸化することによ
り、選択酸化領域（ＬＯＣＯＳ４）と、それ以外の領域
で、素子が作り込まれるアクティブ領域６とに区分され
ている。このアクティブ領域６の半導体基板２は、ＭＯ
ＳＦＥＴ１のチャネルの導電型がｎ型（ＮＭＯＳ）の場
合はｐ型の不純物が比較的に低濃度にドープされ、ｐ型
（ＰＭＯＳ）の場合には逆のｎ型の不純物が比較的に低
濃度にドープされる。以下の構造例および実施形態の説
明では、ＮＭＯＳを例として説明するが、本発明は、Ｐ
ＭＯＳを形成する場合にも、後述する不純物拡散層を含
め導電型を全て逆にすることで同様に適用することがで
きる。

【００１６】同図に示すように、半導体基板２の表面に
は薄いゲート酸化膜８が被膜され、ゲート酸化膜８上に
は、ゲート電極１０が形成してある。ゲート酸化膜８
は、たとえば熱酸化法で成膜される酸化シリコン膜で構
成される。また、ゲート電極１０は、たとえばＣＶＤ法
で成膜されるポリシリコン膜で構成され、たとえばリン
等の不純物を高濃度にドープすることで導電性を高めて
ある。

【００１７】このゲート電極１０の側面は、スペーサ層
として、たとえばリン含有膜（ＰＳＧ：Phosho-Silicat
e Glass)からなるサイドウォール１２が形成してある。
このサイドウォール１２は、たとえばＣＶＤ法で成膜さ
れるＰＳＧ膜を異方性エッチングすることなどで形成さ
れる。

【００１８】半導体基板２表面で、ゲート電極１０の左
右のエッジ下方から外側にかけては、それぞれＬＤＤ
（Lightly Doped Drain)と称される第１の不純物拡散層
１４が、ゲート電極１０に対して自己整合的に形成して
ある。この第１の不純物拡散層１４は、たとえばイオン
注入法により、ゲート電極１０をマスクにして比較的に
低濃度のｎ型不純物を極めて浅くドープすることにより
形成される。

【００１９】また、第１の不純物拡散層１４の更に外側
で、反ゲート電極１０側のサイドウォール１２のエッジ
下方から外側にかけては、高濃度の第２の不純物拡散層
１６が、サイドウォール１２に対して自己整合的に形成
してある。この第２の不純物拡散層１６も、たとえばイ
オン注入法により、サイドウォール１２をマスクにして
比較的に高濃度のｎ型不純物を深くドーズすることによ
り形成される。これにより、拡散層全体では、ｎ型不純
物が高濃度にドーズされた第２の不純物拡散層１６が基
板２奥側に深く形成され、比較的に低濃度にドーズされ
た第１の不純物拡散層１４が基板２表面側に極く浅く、
ゲ−ト電極１０下のチャネルが形成される基板２表面に
向かって横方向に若干延びて形成されている。このよう
なＬＤＤ構造の濃度プロファイルにより、ＭＯＳＦＥＴ
１に電圧を印加したときのチャネル近傍の電界が緩和さ
れ、これにより短チャネル効果を抑止できる。

【００２０】また、本発明の場合、さらに各第２の不純
物拡散層１６の基板２奥側に深く、横方向に各第２の不
純物拡散層１６に一回り大きく拡がった第３の不純物層
１８が形成してある。この第３の不純物拡散層１８も、
第２の不純物層１６と同様、たとえばイオン注入法によ
り、サイドウォール１２をマスクにして第２の不純物層
１６より低濃度のｎ型不純物を深くドープすることによ
り形成される。具体的には、第３の不純物拡散層１８形
成のためのイオン注入条件は、第２の不純物層１６の形
成時に比べ、より高い注入エネルギーとし１桁低い注入
量で行う。一般に、高いエネルギーで打ち込まれたイオ
ン種は、より低いエネルギーで打ち込まれたイオン種よ
り投影飛程が長く、深さ方向のみならず横方向にも拡散
が進む。この第３の不純物拡散層１８の形成は、このイ
オン注入の特性を利用したものである。

【００２１】このように形成された不純物拡散層の表面
側は、シリサイド化層２０が形成してある。一般に、こ
のシリサイド化層２０は、まず、後述する方法でＴｉＳ
ｉ₂，Ｗなどの低抵抗金属層をこの部分に形成し、次
に、シリサイド化のための熱処理を施すことにより形成
される。シリサイド化のため材料は、ＴｉＳｉ₂ やＷに
限らず、たとえばＣｏＳｉ₂ ，ＮｉＳｉ，Ｍｏ等であっ
てもよい。また、シリサイド化のための熱処理過程で主
にｎ型ゲートや不純物拡散層が期待したほど低抵抗化さ
れない、あるいはシリサイド化層２０が薄い状態のまま
低抵抗化がこれ以上進まないなどの緒現象を防止するた
め、たとえばＴｉＮやＷのキャップ層を表面側に形成し
てから、シリサイド化のための熱処理を施してもよい。

【００２２】そして、このように構成されるＭＯＳＦＥ
Ｔ１の上方には、とくに図示しないが、層間絶縁層を介
してアルミニュウムなどで構成される金属電極層が所定
パターンで積層してある。また、この金属電極層は、コ
ンタクトホールを通じてＭＯＳＦＥＴ１のシリサイド化
層２０に接続され、この金属電極層の上にはオーバーコ
ート層が成膜されている。

【００２３】以下、本発明に係る半導体装置の製造方法
について、図面を用いて詳細に説明する。ここで使用す
る図１は、第１実施形態に係る半導体装置の製造過程の
うち要部を示す概略断面構造図、図２は第１実施形態に
係る同概略断面構造図である。

【００２４】第１実施形態 図１（Ａ）は、ゲート電極形成過程までを示している。
ここで図示を省略した工程については、通常の製法にし
たがって行うことができる。すなわち、まず、シリコン
ウェーハなどで構成される半導体基板２を準備し、その
表面に、パッド用酸化膜，続けて窒化シリコンなどで構
成される酸化阻止膜を被膜し、これらを所定パターンに
加工した後、チャンネルストッパ用のイオン注入を行
い、その後、ＬＯＣＯＳ用熱酸化を行うことで、各メモ
リセルを分離するためのＬＯＣＯＳ４を形成する。つぎ
に、この各ＬＯＣＯＳ４間にｐ型の不純物を導入してア
クティブ領域６を形成した後、アクティブ領域６の半導
体基板２表面に、熱酸化法でゲート酸化膜８を成膜す
る。その後、ゲート酸化膜８上に、ゲート電極１０の膜
材であるポリシリコン膜などをＣＶＤ法などで成膜し、
成膜後のポリシリコン膜などに、その導電性を高めるた
めリンなどの不純物を導入する。そして、所定パターン
のレジストをマスクに、ポリシリコン膜などをエッチン
グにより加工してゲート電極１０を形成する。

【００２５】つぎに、図１（Ａ）に示すように、形成し
たゲート電極１０をマスクに低濃度の第１の不純物拡散
層１４を、たとえばイオン注入法により形成する。この
第１の不純物拡散層１４の厚さについて特に限定はない
が、一般には、ゲート電極１０の短ゲート長化にともな
って、たとえば１００ｎｍ以下と浅くなく傾向にある。
もちろん、イオン注入の条件もとくに限定はないが、本
実施形態では、たとえばヒソイオン（Ａｓ⁺ ）を１０ｋ
ｅＶのエネルギー，４×１０¹³／ｃｍ² のドーズ量で打
ち込んだ。これにより、第１の不純物拡散層１４が、ゲ
ート電極１０の両エッジ下方側から外側の領域に表面か
ら約６０ｎｍの深さで各々形成された。

【００２６】その後、図１（Ｂ）に示すサイドウォール
１２をゲート電極１０の側壁に形成するために、このゲ
ート電極１０を覆うように、たとえばＰＳＧからなるサ
イドウォール材を成膜する。そして、図１（Ｂ）に示す
ように、成膜したサイドウォール材の表面側から、たと
えばＲＩＥ(Reactive Ion Etching)法により異方性エッ
チングを行うことによりサイドウォール１２を形成す
る。

【００２７】つぎに、同図に示すように、形成したサイ
ドウォール１２をマスクに比較的に高濃度の第２の不純
物拡散層１６を、イオン注入法により形成する。このイ
オン注入の条件も特に限定されないが、好ましくは、１
０〜３０ｋｅＶのエネルギー，２×１０¹⁵〜８×１０¹⁵
／ｃｍ² のドーズ量である。本実施形態では、たとえば
ヒソイオン（Ａｓ⁺ ）を２０ｋｅＶのエネルギー，３×
１０¹⁵／ｃｍ² のドーズ量で打ち込んだ。これにより、
第２の不純物拡散層１６が、サイドウォール１２の両エ
ッジ下方側から外側の領域に表面から約７０〜８０ｎｍ
の深さで各々形成された。また拡散層全体では、ｎ型不
純物が高濃度にドーズされた第２の不純物拡散層１６が
基板２奥側に深く形成され、比較的に低濃度にドースさ
れた第１の不純物拡散層１４が基板２表面側に極く浅
く、ゲ−ト電極１０下のチャネルが形成される基板２表
面に向かって横方向に若干延びて形成される。

【００２８】続いて、図１（Ｃ）に示すように、第２の
不純物拡散層１６と同様に、サイドウォール１２をマス
クに第２の不純物拡散層１６より低濃度の第３の不純物
拡散層１８を、イオン注入法により形成する。このイオ
ン注入の条件は、とくに限定はないが、好ましくは、第
２の不純物層１６の形成時に比べ、より高い注入エネル
ギーとし１桁低い注入量で行う。より具体的には、４０
〜８０ｋｅＶのエネルギー，１×１０¹⁴〜８×１０¹⁴／
ｃｍ² のドーズ量とする。本実施形態では、たとえばヒ
ソイオン（Ａｓ⁺ ）を６０ｋｅＶのエネルギー，５×１
０¹⁴／ｃｍ² のドーズ量で打ち込んだ。これにより、第
３の不純物層１８が、各第２の不純物拡散層１６の基板
２奥側および横方向に一回り大きく拡がって形成され
る。一般に、高いエネルギーで打ち込まれたイオン種
は、より低いエネルギーで打ち込まれたイオン種より投
影飛程が長く、深さ方向のみならず横方向にも拡散が進
む。この第３の不純物拡散層１６の形成は、このような
イオン注入の特性を利用したものである。

【００２９】つぎに、サイドウォール１２外側のゲート
酸化膜８をエッチングすることにより不純物拡散層表面
を露出し、この露出表面にシリサイド化層２０を、いわ
ゆるはり付け法により自己整合的に形成する。すなわ
ち、所定の低抵抗金属層を全面に皮膜し、熱処理により
露出表面部分のみシリサイド化した後、酸化膜上にあっ
てシリサイド化していない低抵抗金属層を酸で除去する
方法、あるいは、ＣＶＤ法で露出表面部分のみに低抵抗
金属層を選択的に形成し熱処理でシリサイド化する方法
などにより、このシリサイド化層２０を形成する。な
お、このとき、ソース／ドレイン領域のみならず、ゲー
ト電極１０上もシリサイド化して低抵抗化すると、ゲー
ト電極１０の抵抗も低減できる。

【００３０】その後は、とくに図示しないが、層間絶縁
層成膜，コンタクトホール形成，金属配線層形成，オー
バーコート膜成膜，パッド窓開け等を経て、当該ＭＯＳ
系半導体装置を完成させることができる。なお、上記実
施例の説明の中で特に言及した以外の事項については、
特に限定はなく、本発明の範囲内で種々に改変すること
ができる。

【００３１】たとえば、前記した第１の不純物拡散層１
４の形成は、イオン注入法よると説明したが、これに限
らず、サイドウォール１２からの熱拡散などにより第１
の不純物拡散層１４を形成することもできる。また、サ
イドウォール１２以外のスペーサ層としては、たとえば
フォトリソグラフィ法により、ゲート電極１０に対し位
置合わせしたレジストや他の絶縁材を用いることも可能
である。

【００３２】第２実施形態 本実施形態は、第２の不純物拡散層１６と第３の不純物
拡散層１８とのトレランスをより大きくしたい場合に好
適に実施できる。このような場合として、たとえば第１
実施形態のようにイオン注入の特性によるトレランスで
は不十分な場合、あるいは薄い不純物拡散層とするため
に熱拡散を利用したい場合などがある。なお、本実施形
態の説明においては、先の第１実施形態と重複する構成
要素およびその製法について、同一符号を付してその説
明を省略する。

【００３３】図２（Ｄ）は、第１実施形態の図１（Ｂ）
に対応する図である。同図に示すように、サイドウォー
ル１２をマスクに第２の不純物拡散層１６を形成した
後、第３の不純物拡散層１８の形成前に、予めサイドウ
ォールを、たとえばＲＩＥのオーバエッチングなどによ
り所定幅後退させ、その後、第３の不純物拡散層１８の
形成を行う。このようにすると、同図（Ｅ）に示すよう
に、第２の不純物拡散層１６と第３の不純物拡散層１８
とのトレランスが第１実施形態の場合より大きくするこ
とができる。もちろん、これらの不純物拡散層１６，１
８の形成は、上記したイオン注入法，熱拡散法に限定さ
れず、その他の不純物導入法であってもよい。

【００３４】

【発明の効果】通常のＬＤＤ構造が、低濃度のアクティ
ブ領域から高濃度の第２の不純物拡散層へと急峻な濃度
差を有しているのに対し、本発明に係る半導体装置の製
造方法によれば、両者の間に第２の不純物拡散層より低
濃度の第３の不純物拡散層を介在させている。これによ
り、通常のＬＤＤ構造に比べ、不純物拡散層の境界付近
での濃度差が緩和されている。したがって、拡散長が小
さくなり、バイアス印加時に不純物拡散層からチャネル
側への空乏層の延びを抑制できる。

【００３５】これにより、不純物拡散層のシリサイド化
の際に、シリサイド化層の基板側へに突き抜けを防止す
るために、第３の不純物拡散層を多少深めに形成したと
しても、これによる短チャネル効果への影響を最小限に
することが可能となる。この意味から、ＬＤＤ構造を有
するＭＯＳ系半導体装置の更なる集積化や高速化を図る
ことができる。

【図面の簡単な説明】

【図１】図１は本発明の第１実施形態に係る半導体装置
の製造方法の製造工程を示す半導体装置の概略断面構造
図である。とくに、同図（Ａ）は第１の不純物拡散層の
形成段階まで、（Ｂ）は第２の不純物拡散層の形成段階
まで、（Ｃ）は第３の不純物拡散層の形成、すなわちＭ
ＯＳＦＥＴの完成段階までを各々示す。

【図２】図２は、本発明の第２実施形態に係る同概略断
面構造図である。同図（Ｄ）は図１の（Ｂ）に，（Ｅ）
は図１の（Ｃ）に対応する。

【符号の説明】

１ ＭＯＳＦＥＴ ２ 半導体基板 ４ ＬＯＣＯＳ ６ アクティブ領域 ８ ゲート酸化膜 １０ ゲート電極 １２ サイドウォール（スペーサ層） １４ 第１の不純物拡散層 １６ 第２の不純物拡散層 １８ 第３の不純物拡散層 ２０ シリサイド化層

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にゲート絶縁膜を介してゲ
   ート電極を形成した後、該ゲート電極の外側の半導体基
   板表面側にソース領域またはドレイン領域を形成するた
   めに、比較的に低濃度の第１の不純物拡散層を浅く形成
   する工程と、 前記ゲート電極の側壁から外側に張り出すスペーサ層を
   形成し、該スペーサ層をマスクに比較的に高濃度の第２
   の不純物拡散層を深く形成する工程と、 前記第１の不純物拡散層の表面側をシリサイド化する工
   程とを備えた半導体装置の製造方法において、 前記第２の不純物拡散層の形成工程の後、前記シリサイ
   ド化工程の前に、第２の不純物拡散層より低濃度の第３
   の不純物拡散層を、基板深さ方向からゲート電極側の横
   方向にかけて第２の不純物拡散層より広く形成する半導
   体装置の製造方法。
2. 【請求項２】 前記第１の不純物拡散層の深さが１００
   ｎｍ以下である請求項１に記載の半導体装置の製造方
   法。
3. 【請求項３】 前記第２の不純物拡散層および第３の不
   純物拡散層は、前記スペーサ層をマスクにイオン注入法
   により形成するとともに、 前記第３の不純物拡散層の形成は、前記第２の不純物拡
   散層の形成時よりも高い注入エネルギーで、第２の不純
   物拡散層の形成時よりも１桁低い注入量で行う請求項２
   に記載の半導体装置の製造方法。
4. 【請求項４】 前記第２の不純物拡散層のイオン注入条
   件を、１０〜３０ｋｅＶのエネルギー，２×１０¹⁵〜８
   ×１０¹⁵／ｃｍ² のドーズ量とし、 前記第３の不純物拡散層のイオン注入条件を、４０〜８
   ０ｋｅＶのエネルギー，１×１０¹⁴〜８×１０¹⁴／ｃｍ
   ² のドーズ量とする請求項３に記載の半導体装置の製造
   方法。