JP3308082B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP3308082B2 JP3308082B2 JP33604493A JP33604493A JP3308082B2 JP 3308082 B2 JP3308082 B2 JP 3308082B2 JP 33604493 A JP33604493 A JP 33604493A JP 33604493 A JP33604493 A JP 33604493A JP 3308082 B2 JP3308082 B2 JP 3308082B2
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Description
【０００１】
【産業上の利用分野】本発明は，半導体装置およびその
製造方法，特にＭＯＳ型電界効果トランジスタおよびそ
の製造方法に関する。
製造方法，特にＭＯＳ型電界効果トランジスタおよびそ
の製造方法に関する。
【０００２】近年，半導体デバイス，特にトランジスタ
の動作速度の向上に対する要求はとどまるところを知ら
ない。今まで高速トランジスタの代名詞ともなっていた
バイポーラトランジスタは，発熱量が大きいために高集
積化することが困難になりつつある。そこで，消費電力
が少なく発熱量が小さなＣＭＯＳトランジスタによっ
て，高速化と高集積化とを両立させることが求められて
いる。
の動作速度の向上に対する要求はとどまるところを知ら
ない。今まで高速トランジスタの代名詞ともなっていた
バイポーラトランジスタは，発熱量が大きいために高集
積化することが困難になりつつある。そこで，消費電力
が少なく発熱量が小さなＣＭＯＳトランジスタによっ
て，高速化と高集積化とを両立させることが求められて
いる。
【０００３】
【従来の技術】図１２は，通常のＭＯＳＦＥＴ（電界効
果トランジスタ）構造を示す図である。
果トランジスタ）構造を示す図である。
【０００４】図中，４１はフィールド酸化膜，４２はソ
ース領域，４３はドレイン領域，４４はゲート酸化膜，
４５はゲート電極，４６はサイドウォールである。
ース領域，４３はドレイン領域，４４はゲート酸化膜，
４５はゲート電極，４６はサイドウォールである。
【０００５】図１２に示す通常のＭＯＳＦＥＴ構造で
は，ゲート電極４５の両側に酸化膜によってサイドウォ
ール４６ａ，４６ｂが形成されている。サイドウォール
４６ａ，４６ｂは，素子の微細化に伴って生じる短チャ
ネル効果を抑制するためのＬＤＤ（ Lightly Doped Dra
in )構造を形成するために用いられる。すなわち，ゲー
ト電極４５をパターニングした後，ゲート電極４５をマ
スクとしてドーパントをイオン注入して低濃度のソース
／ドレイン領域を形成する。その後，ゲート電極４５の
両側に酸化膜によってサイドウォール４６ａ，４６ｂを
形成した後，ゲート電極４５およびサイドウォール４６
ａ，４６ｂをマスクとしてドーパントをイオン注入して
高濃度のソース／ドレイン領域を形成する。このように
して，ＬＤＤ構造が形成される。
は，ゲート電極４５の両側に酸化膜によってサイドウォ
ール４６ａ，４６ｂが形成されている。サイドウォール
４６ａ，４６ｂは，素子の微細化に伴って生じる短チャ
ネル効果を抑制するためのＬＤＤ（ Lightly Doped Dra
in )構造を形成するために用いられる。すなわち，ゲー
ト電極４５をパターニングした後，ゲート電極４５をマ
スクとしてドーパントをイオン注入して低濃度のソース
／ドレイン領域を形成する。その後，ゲート電極４５の
両側に酸化膜によってサイドウォール４６ａ，４６ｂを
形成した後，ゲート電極４５およびサイドウォール４６
ａ，４６ｂをマスクとしてドーパントをイオン注入して
高濃度のソース／ドレイン領域を形成する。このように
して，ＬＤＤ構造が形成される。
【０００６】今までのＣＭＯＳトランジスタの高速化
は，主に素子の微細化によってなされてきたが，素子の
微細化が進むにつれて，ゲート長が短くなり，その結果
ゲート電極の抵抗値が増大し，動作速度の高速化を妨げ
る要因となってきた。そこで，ゲート電極の抵抗値を下
げるために，ポリサイドゲート電極等が用いられるよう
になってきたが，近年，素子の微細化によりゲートのサ
イズが細くなるにつれて，ポリサイドゲート電極上のシ
リサイドのシート抵抗値が上昇する等の問題点が顕在化
してきた。
は，主に素子の微細化によってなされてきたが，素子の
微細化が進むにつれて，ゲート長が短くなり，その結果
ゲート電極の抵抗値が増大し，動作速度の高速化を妨げ
る要因となってきた。そこで，ゲート電極の抵抗値を下
げるために，ポリサイドゲート電極等が用いられるよう
になってきたが，近年，素子の微細化によりゲートのサ
イズが細くなるにつれて，ポリサイドゲート電極上のシ
リサイドのシート抵抗値が上昇する等の問題点が顕在化
してきた。
【０００７】しかしながら，依然として，ゲート電極の
形状には変化がなかった。ただし，図１３に示すelevat
ed-source/drain ＭＯＳＦＥＴは，図１２に示した通常
のＭＯＳＦＥＴ構造とは異なる構造をしている。
形状には変化がなかった。ただし，図１３に示すelevat
ed-source/drain ＭＯＳＦＥＴは，図１２に示した通常
のＭＯＳＦＥＴ構造とは異なる構造をしている。
【０００８】図１３において，５１はフィールド酸化
膜，５２はソース領域，５３はドレイン領域，５４はゲ
ート酸化膜，５５はゲート電極である。
膜，５２はソース領域，５３はドレイン領域，５４はゲ
ート酸化膜，５５はゲート電極である。
【０００９】図１３に示すelevated-source/drain ＭＯ
ＳＦＥＴは，図１２に示した通常のＭＯＳＦＥＴ構造と
は異なり，出来上がったゲート電極は，ゲートのサイズ
よりもゲート電極の面積が大きくなっており，その形状
もＴ字型に近くゲート電極の抵抗値の低下も期待できる
が，ＲＩＥ（ Reactive Ion Etching ) で開口したシリ
コン基板面にゲート酸化膜を形成するため，ＲＩＥ損傷
によるゲート酸化膜の信頼性の低下が懸念されており，
実用化に至っていない。
ＳＦＥＴは，図１２に示した通常のＭＯＳＦＥＴ構造と
は異なり，出来上がったゲート電極は，ゲートのサイズ
よりもゲート電極の面積が大きくなっており，その形状
もＴ字型に近くゲート電極の抵抗値の低下も期待できる
が，ＲＩＥ（ Reactive Ion Etching ) で開口したシリ
コン基板面にゲート酸化膜を形成するため，ＲＩＥ損傷
によるゲート酸化膜の信頼性の低下が懸念されており，
実用化に至っていない。
【００１０】
【発明が解決しようとする課題】以上述べたように，図
１２に示した通常のＭＯＳＦＥＴ構造では，ゲート電極
の形状が変わらないとすると，ＭＯＳトランジスタのゲ
ートサイズが小さくなるにつれて，ゲート電極の抵抗値
が大きくなってしまう。
１２に示した通常のＭＯＳＦＥＴ構造では，ゲート電極
の形状が変わらないとすると，ＭＯＳトランジスタのゲ
ートサイズが小さくなるにつれて，ゲート電極の抵抗値
が大きくなってしまう。
【００１１】さらに，微細なポリサイドゲート電極上の
シリサイドのシート抵抗値の上昇効果（１μｍ以下で徐
々に顕在化し，サブクォーターミクロン領域ではバルク
のシート抵抗値の数倍にもなる）も相まってＭＯＳＦＥ
Ｔの動作速度の向上を阻害する要因の一つとなってい
た。
シリサイドのシート抵抗値の上昇効果（１μｍ以下で徐
々に顕在化し，サブクォーターミクロン領域ではバルク
のシート抵抗値の数倍にもなる）も相まってＭＯＳＦＥ
Ｔの動作速度の向上を阻害する要因の一つとなってい
た。
【００１２】本発明は，上記の問題点を解決して，ゲー
ト電極のシート抵抗値を下げ，動作速度を高速化できる
ようにした，半導体装置およびその製造方法，特にＭＯ
Ｓ型電界効果トランジスタおよびその製造方法を提供す
ることを目的とする。
ト電極のシート抵抗値を下げ，動作速度を高速化できる
ようにした，半導体装置およびその製造方法，特にＭＯ
Ｓ型電界効果トランジスタおよびその製造方法を提供す
ることを目的とする。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明に係る半導体装置およびその製造方法は，
次のように構成する。
めに，本発明に係る半導体装置およびその製造方法は，
次のように構成する。
【００１４】（１）ソース領域およびドレイン領域を有
し，該ソース領域およびドレイン領域間のチャネル領域
上にゲート絶縁膜を介してゲート電極が形成されたＭＯ
Ｓ型電界効果トランジスタであって，該ゲート絶縁膜上
に形成された第１のゲート電極と，該第１のゲート電極
の側壁に、その側壁上部を残して形成されたサイドウォ
ールと， 該第１のゲート電極の上面及び側壁上部を被覆
する第２のゲート電極を有し、 該第２のゲート電極はＳ
ｉＧｅ膜から成り、その表面がシリサイド化されている
ように構成する。
し，該ソース領域およびドレイン領域間のチャネル領域
上にゲート絶縁膜を介してゲート電極が形成されたＭＯ
Ｓ型電界効果トランジスタであって，該ゲート絶縁膜上
に形成された第１のゲート電極と，該第１のゲート電極
の側壁に、その側壁上部を残して形成されたサイドウォ
ールと， 該第１のゲート電極の上面及び側壁上部を被覆
する第２のゲート電極を有し、 該第２のゲート電極はＳ
ｉＧｅ膜から成り、その表面がシリサイド化されている
ように構成する。
【００１５】（２） ソース領域およびドレイン領域を
有し，該ソース領域およびドレイン領域間のチャネル領
域上にゲート絶縁膜を介してゲート電極が形成されたＭ
ＯＳ型電界効果トランジスタの製造方法であって，シリ
コン基板の表面に酸化膜を形成して素子形成領域を画定
する工程と，該画定されたシリコン基板上にゲート酸化
膜を形成する工程と，該ゲート酸化膜上にポリシリコン
膜を堆積する工程と，該ポリシリコン膜をパターニング
して第１のゲート電極を形成する工程と，該第１のゲー
ト電極の側壁に、その側壁上部を残してサイドウォール
を形成する工程と、 該第１のゲート電極上にＳｉＧｅ膜
を堆積して、該第１のゲート電極の上面及び側壁上部を
被覆するように第２のゲート電極を形成する工程と、 該
第２のゲート電極の表面をシリサイド化する工程とを含
むよう構成する。図１は，本発明の基本構成を示す図で
ある。
有し，該ソース領域およびドレイン領域間のチャネル領
域上にゲート絶縁膜を介してゲート電極が形成されたＭ
ＯＳ型電界効果トランジスタの製造方法であって，シリ
コン基板の表面に酸化膜を形成して素子形成領域を画定
する工程と，該画定されたシリコン基板上にゲート酸化
膜を形成する工程と，該ゲート酸化膜上にポリシリコン
膜を堆積する工程と，該ポリシリコン膜をパターニング
して第１のゲート電極を形成する工程と，該第１のゲー
ト電極の側壁に、その側壁上部を残してサイドウォール
を形成する工程と、 該第１のゲート電極上にＳｉＧｅ膜
を堆積して、該第１のゲート電極の上面及び側壁上部を
被覆するように第２のゲート電極を形成する工程と、 該
第２のゲート電極の表面をシリサイド化する工程とを含
むよう構成する。図１は，本発明の基本構成を示す図で
ある。
【００１６】図中，１はフィールド酸化膜，２はソース
領域，３はドレイン領域，４はゲート酸化膜，５は第１
ゲート電極，６はサイドウォール，７は第２ゲート電極
である。
領域，３はドレイン領域，４はゲート酸化膜，５は第１
ゲート電極，６はサイドウォール，７は第２ゲート電極
である。
【００１７】
【作用】本発明では，今まで特に考慮されてこなかった
シリサイド化前のゲート電極を，その面積を大きくした
構造としているので，シリサイド化を行うことが容易に
なる。その結果，微細なゲートサイズのゲート電極のシ
リサイド化時におけるシート抵抗値の上昇効果を抑制す
ることが可能になるので，ゲート電極の抵抗値を低下さ
せることが可能になり，ＭＯＳＦＥＴの動作速度の向上
が実現する。
シリサイド化前のゲート電極を，その面積を大きくした
構造としているので，シリサイド化を行うことが容易に
なる。その結果，微細なゲートサイズのゲート電極のシ
リサイド化時におけるシート抵抗値の上昇効果を抑制す
ることが可能になるので，ゲート電極の抵抗値を低下さ
せることが可能になり，ＭＯＳＦＥＴの動作速度の向上
が実現する。
【００１８】本発明に係るＭＯＳＦＥＴは，図１に示す
ように，ゲート酸化膜４上に形成された第１ゲート電極
５と，この第１ゲート電極５の側壁をその上部を残して
被覆するサイドウォール６ａ，６ｂと，第１ゲート電極
５の上面及び側壁上部を被覆する第２ゲート電極７とか
ら構成されている。
ように，ゲート酸化膜４上に形成された第１ゲート電極
５と，この第１ゲート電極５の側壁をその上部を残して
被覆するサイドウォール６ａ，６ｂと，第１ゲート電極
５の上面及び側壁上部を被覆する第２ゲート電極７とか
ら構成されている。
【００１９】すなわち，本発明に係るＭＯＳＦＥＴで
は，ゲート電極の形成を２段階に分けて選択的手法を用
いることにより，図１２に示した通常のＭＯＳＦＥＴ構
造のゲート電極に比べて，ゲート電極の面積が大きくな
るようにしている。この結果，ゲートのサイズは変化さ
せずに，ゲート電極の面積を増大させることが可能にな
るので，ゲート電極の抵抗値を低下させることが可能に
なり，信号遅延時間を減少させることができるので，動
作速度の向上が実現する。
は，ゲート電極の形成を２段階に分けて選択的手法を用
いることにより，図１２に示した通常のＭＯＳＦＥＴ構
造のゲート電極に比べて，ゲート電極の面積が大きくな
るようにしている。この結果，ゲートのサイズは変化さ
せずに，ゲート電極の面積を増大させることが可能にな
るので，ゲート電極の抵抗値を低下させることが可能に
なり，信号遅延時間を減少させることができるので，動
作速度の向上が実現する。
【００２０】なお，図１に示す構造から分かるように，
本発明に係るＭＯＳＦＥＴは，図１３に示したelevated
-source/drain ＭＯＳＦＥＴとは異なるものである。ま
た，ゲート電極の形成方法も全く異なる。
本発明に係るＭＯＳＦＥＴは，図１３に示したelevated
-source/drain ＭＯＳＦＥＴとは異なるものである。ま
た，ゲート電極の形成方法も全く異なる。
【００２１】
【実施例】図２は，本発明の一実施例構成を示す図であ
る。
る。
【００２２】図中，１１は第１フィールド酸化膜，１２
は第２フィールド酸化膜，１３はソース領域，１４はド
レイン領域，１５はゲート酸化膜，１６は第１ゲート電
極，１７はサイドウォール，１８は第２ゲート電極，１
９はシリサイドである。
は第２フィールド酸化膜，１３はソース領域，１４はド
レイン領域，１５はゲート酸化膜，１６は第１ゲート電
極，１７はサイドウォール，１８は第２ゲート電極，１
９はシリサイドである。
【００２３】図２に示す本発明に係るＭＯＳＦＥＴは，
ゲート酸化膜１５上に形成されたポリシリコンから成る
第１ゲート電極１６と，この第１ゲート電極１６の側壁
をその上部を残して被覆するシリコン酸化膜から成るサ
イドウォール１７ａ，１７ｂと，第１ゲート電極１６の
上面及び側壁上部を被覆するポリＳｉＧｅから成る第２
ゲート電極１８とから構成されている。そして，第２ゲ
ート電極１８の表面，並びに，ソース領域１３の表面お
よびドレイン領域１４の表面はシリサイド化されてい
る。
ゲート酸化膜１５上に形成されたポリシリコンから成る
第１ゲート電極１６と，この第１ゲート電極１６の側壁
をその上部を残して被覆するシリコン酸化膜から成るサ
イドウォール１７ａ，１７ｂと，第１ゲート電極１６の
上面及び側壁上部を被覆するポリＳｉＧｅから成る第２
ゲート電極１８とから構成されている。そして，第２ゲ
ート電極１８の表面，並びに，ソース領域１３の表面お
よびドレイン領域１４の表面はシリサイド化されてい
る。
【００２４】次に，図２に示す本発明に係るＭＯＳＦＥ
Ｔを製造方法を，図３〜図１１を用いて工程順に説明す
る。以下では，ＰチャネルＭＯＳＦＥＴの場合について
説明するが，ＮチャネルＭＯＳＦＥＴも，ドーパントに
逆導電型のものを用いるだけで同様にして製造すること
ができる。
Ｔを製造方法を，図３〜図１１を用いて工程順に説明す
る。以下では，ＰチャネルＭＯＳＦＥＴの場合について
説明するが，ＮチャネルＭＯＳＦＥＴも，ドーパントに
逆導電型のものを用いるだけで同様にして製造すること
ができる。
【００２５】［工程１，図３］ ｎ型シリコン基板２１の表面にＬＯＣＯＳ法により，例
えば厚さ３０００Åの第１フィールド酸化膜２２ａ，２
２ｂを形成して，素子形成領域を画定する。
えば厚さ３０００Åの第１フィールド酸化膜２２ａ，２
２ｂを形成して，素子形成領域を画定する。
【００２６】全面に，Ａｓ+ イオンをイオン注入してパ
ンチスルーストッパーを形成する。
ンチスルーストッパーを形成する。
【００２７】［工程２，図４］ 全面に，ノンドープのシリコン膜２３を，例えば厚さ５
００Åにエピタキシャル成長させる。第１フィールド酸
化膜２２ａ，２２ｂ上の部分は，ポリシリコン膜とな
る。
００Åにエピタキシャル成長させる。第１フィールド酸
化膜２２ａ，２２ｂ上の部分は，ポリシリコン膜とな
る。
【００２８】［工程３，図５］ 第１フィールド酸化膜２２ａ，２２ｂ上のポリシリコン
膜２３にＬＯＣＯＳ法を適用して，第２フィールド酸化
膜２４ａ，２４ｂを形成する。これは，隣接する素子と
の導通を防止するために行う。
膜２３にＬＯＣＯＳ法を適用して，第２フィールド酸化
膜２４ａ，２４ｂを形成する。これは，隣接する素子と
の導通を防止するために行う。
【００２９】［工程４，図６］ エピタキシャルシリコン膜２３上にゲート酸化膜２４を
形成する。
形成する。
【００３０】全面に，ポリシリコン層２５を成長させ
る。
る。
【００３１】全面に，ＢＦ2 + イオンをイオン注入して
ポリシリコン層２５の抵抗値を下げる。
ポリシリコン層２５の抵抗値を下げる。
【００３２】フォトリソグラフィ技術およびエッチング
技術によって，ポリシリコンゲート電極２５を，例えば
ゲート長０．１μｍにパターニングする。このポリシリ
コンゲート電極２５が第１ゲート電極と成る。
技術によって，ポリシリコンゲート電極２５を，例えば
ゲート長０．１μｍにパターニングする。このポリシリ
コンゲート電極２５が第１ゲート電極と成る。
【００３３】［工程５，図７］ 全面に，ＣＶＤ法により，シリコン酸化膜を堆積する。
【００３４】堆積したシリコン酸化膜に対して，異方性
エッチングを施して，第１ゲート電極２５の側壁に，そ
の上部を残してサイドウォール酸化膜２６ａ，２６ｂを
形成する。
エッチングを施して，第１ゲート電極２５の側壁に，そ
の上部を残してサイドウォール酸化膜２６ａ，２６ｂを
形成する。
【００３５】［工程６，図８］ 第１ゲート電極２５の上面及び側壁上部の表面，および
エピタキシャルシリコン膜２３の表面に，例えば厚さ５
００ÅのポリＳｉＧｅ膜２７ａ，２７ｂ，２７ｃを選択
成長させる。
エピタキシャルシリコン膜２３の表面に，例えば厚さ５
００ÅのポリＳｉＧｅ膜２７ａ，２７ｂ，２７ｃを選択
成長させる。
【００３６】［工程７，図９］ 全面に，ＢＦ2 + イオンをイオン注入して，第１ゲート
電極２５の上面及び側壁上部の表面に成長されたポリＳ
ｉＧｅ膜２７ｂの抵抗値を下げると共に，エピタキシャ
ルシリコン膜２３上に成長されたポリＳｉＧｅ膜２７
ａ，２７ｃにソース領域およびドレイン領域を形成す
る。
電極２５の上面及び側壁上部の表面に成長されたポリＳ
ｉＧｅ膜２７ｂの抵抗値を下げると共に，エピタキシャ
ルシリコン膜２３上に成長されたポリＳｉＧｅ膜２７
ａ，２７ｃにソース領域およびドレイン領域を形成す
る。
【００３７】［工程８，図９，図１０］ 第１ゲート電極２５の上面及び側壁上部の表面，および
エピタキシャルシリコン膜２３の表面に成長されたポリ
ＳｉＧｅ膜２７ａ，２７ｂ，２７ｃをＴｉでシリサイド
化して，Ｔｉシリサイド２８ａ，２８ｂ，２８ｃを形成
する。
エピタキシャルシリコン膜２３の表面に成長されたポリ
ＳｉＧｅ膜２７ａ，２７ｂ，２７ｃをＴｉでシリサイド
化して，Ｔｉシリサイド２８ａ，２８ｂ，２８ｃを形成
する。
【００３８】第１ゲート電極２５の上面及び側壁上部の
表面に形成されたＴｉシリサイド２８ｂが第２ゲート電
極と成る。
表面に形成されたＴｉシリサイド２８ｂが第２ゲート電
極と成る。
【００３９】［工程９，図１１］ 全面に，ＣＶＤ−ＳｉＯ2 などから成る層間絶縁膜２９
を堆積した後，ソース領域を構成するＴｉシリサイド２
８ａおよびドレイン領域を構成するＴｉシリサイド２８
ｃに到達する開口部を設け，アルミニウム（Ａｌ）など
から成るソース電極３０およびドレイン電極３１を形成
する。
を堆積した後，ソース領域を構成するＴｉシリサイド２
８ａおよびドレイン領域を構成するＴｉシリサイド２８
ｃに到達する開口部を設け，アルミニウム（Ａｌ）など
から成るソース電極３０およびドレイン電極３１を形成
する。
【００４０】以上の各工程を経て，本発明に係るＭＯＳ
ＦＥＴが完成する。
ＦＥＴが完成する。
【００４１】以上の製造方法では，ポリシリコンから成
る第１ゲート電極２５の上面及び側壁上部の表面，およ
びエピタキシャルシリコン膜２３の表面およびポリシリ
コン膜の表面にＳｉＧｅを成長させる例を示したが，Ｓ
ｉＧｅに限らず，シリコンを用いても良いし，また，Ｍ
ｏ，Ｗ，Ｔｉなどの高融点金属を用いることもできる。
さらに，Ｔｉでシリサイド化する例を示したが，シリサ
イド化は，Ｔｉの他にＭｏ，Ｗなどの高融点金属を用い
ることができる。
る第１ゲート電極２５の上面及び側壁上部の表面，およ
びエピタキシャルシリコン膜２３の表面およびポリシリ
コン膜の表面にＳｉＧｅを成長させる例を示したが，Ｓ
ｉＧｅに限らず，シリコンを用いても良いし，また，Ｍ
ｏ，Ｗ，Ｔｉなどの高融点金属を用いることもできる。
さらに，Ｔｉでシリサイド化する例を示したが，シリサ
イド化は，Ｔｉの他にＭｏ，Ｗなどの高融点金属を用い
ることができる。
【００４２】
【発明の効果】本発明によれば，ＭＯＳ型電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）のゲート電極の抵抗値を，ゲ
ートサイズを変えることなく低減させることが可能にな
るので，素子の高集積化が可能になる。
ンジスタ（ＭＯＳＦＥＴ）のゲート電極の抵抗値を，ゲ
ートサイズを変えることなく低減させることが可能にな
るので，素子の高集積化が可能になる。
【００４３】また，ゲート電極の抵抗値を低減すること
ができる結果，信号遅延時間を減少させることができる
ようになり，ＭＯＳＦＥＴの動作速度を高速化すること
が可能になる。
ができる結果，信号遅延時間を減少させることができる
ようになり，ＭＯＳＦＥＴの動作速度を高速化すること
が可能になる。
【００４４】以上のように，本発明は，ＭＯＳ型半導体
装置の性能向上に寄与するところが大きい。
装置の性能向上に寄与するところが大きい。
【図１】本発明の基本構成を示す図である。
【図２】本発明の一実施例構成を示す図である。
【図３】本発明の製造方法の工程１を示す図である。
【図４】本発明の製造方法の工程２を示す図である。
【図５】本発明の製造方法の工程３を示す図である。
【図６】本発明の製造方法の工程４を示す図である。
【図７】本発明の製造方法の工程５を示す図である。
【図８】本発明の製造方法の工程６を示す図である。
【図９】本発明の製造方法の工程７を示す図である。
【図１０】本発明の製造方法の工程８を示す図である。
【図１１】本発明の製造方法の工程９を示す図である。
【図１２】通常のＭＯＳＦＥＴ構造を示す図である。
【図１３】提案されているＭＯＳＦＥＴ構造を示す図で
ある。
ある。
１ フィールド酸化膜 ２ ソース領域 ３ ドレイン領域 ４ ゲート酸化膜 ５ 第１ゲート電極 ６ サイドウォール ７ 第２ゲート電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−186733（ＪＰ，Ａ) 特開 昭61−29176（ＪＰ，Ａ) 特開 平５−109757（ＪＰ，Ａ) 特開 平５−275546（ＪＰ，Ａ) 特開 昭63−196075（ＪＰ，Ａ) 特開 平１−189919（ＪＰ，Ａ) 特開 平４−343230（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/28 301 H01L 21/336 H01L 29/43
Claims (2)
- 【請求項１】 ソース領域およびドレイン領域を有し，
該ソース領域およびドレイン領域間のチャネル領域上に
ゲート絶縁膜を介してゲート電極が形成されたＭＯＳ型
電界効果トランジスタであって， 該ゲート絶縁膜上に形成された第１のゲート電極と，該第１のゲート電極の側壁に、その側壁上部を残して形
成されたサイドウォールと， 該第１のゲート電極の上面及び側壁上部を被覆する第２
のゲート電極を有し、 該第２のゲート電極はＳｉＧｅ膜から成り、その表面が
シリサイド化されている ことを特徴とする半導体装置。 - 【請求項２】 ソース領域およびドレイン領域を有し，
該ソース領域およびドレイン領域間のチャネル領域上に
ゲート絶縁膜を介してゲート電極が形成されたＭＯＳ型
電界効果トランジスタの製造方法であって， シリコン基板の表面に酸化膜を形成して素子形成領域を
画定する工程と， 該画定されたシリコン基板上にゲート酸化膜を形成する
工程と， 該ゲート酸化膜上にポリシリコン膜を堆積する工程と， 該ポリシリコン膜をパターニングして第１のゲート電極
を形成する工程と，該第１のゲート電極の側壁に、その側壁上部を残してサ
イドウォールを形成する工程と、 該第１のゲート電極上にＳｉＧｅ膜を堆積して、該第１
のゲート電極の上面及び側壁上部を被覆するように第２
のゲート電極を形成する工程と、 該第２のゲート電極の表面をシリサイド化する工程とを
含む ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
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|---|---|---|---|
| JP33604493A JP3308082B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP33604493A JP3308082B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体装置およびその製造方法 |
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| JPH07202184A JPH07202184A (ja) | 1995-08-04 |
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ID=18295126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33604493A Expired - Fee Related JP3308082B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体装置およびその製造方法 |
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| JP (1) | JP3308082B2 (ja) |
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-
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- 1993-12-28 JP JP33604493A patent/JP3308082B2/ja not_active Expired - Fee Related
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| JPH07202184A (ja) | 1995-08-04 |
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