KR100475034B1 - 엘리베이티드소오스/드레인영역을갖는모스트랜지스터및그제조방법 - Google Patents
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Abstract
본 발명은 엘리베이티드 소오스/드레인을 갖는 모스 트랜지스터 및 그 제조방법에 관한 것으로, 반도체기판 표면에 불순물로 도우핑된 소오스/드레인 영역 상에 선택적 에피택시얼 공정으로 SiGe막 및 실리콘막을 연속적으로 형성하고, 실리콘막 및 내화성 금속막을 서로 반응시키어 금속 실리사이드막을 형성함으로써, 금속 실리사이드막 아래의 SiGe막의 조성비가 변화하는 것을 방지할 수 있다. 이에 따라, 소오스/드레인 영역의 콘택저항을 개선시킬 수 있음은 물론, 소오스/드레인 영역의 누설전류 특성 또한 개선시킬 수 있다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 엘리베이티드(elevated) 소오스/드레인 영역을 갖는 모스 트랜지스터 및 그 제조방법에 관한 것이다.
반도체소자의 집적도가 증가함에따라 모스 트랜지스터의 크기 또한 점점 감소하고 있다. 모스 트랜지스터의 크기가 감소함으로써 게이트 전극의 폭 및 소오스/드레인 영역의 면적이 감소한다. 이에 따라, 게이트 전극의 저항은 물론, 소오스/드레인 영역의 콘택저항이 증가한다. 또한, 고집적 반도체소자에 채택되는 모스 트랜지스터의 소오스/드레인 영역은 짧은 채널효과를 방지하기 위하여 얕은 접합을 갖도록 형성하여야 한다. 그러나, 소오스/드레인 영역의 접합깊이가 얕아지면, 소오스/드레인 영역의 접합누설전류 특성이 저하되고 소오스/드레인 영역의 저항이 증가한다. 최근에, 실리콘보다 작은 밴드갭 에너지를 갖는 물질층, 즉 SiGe층과 금속배선을 서로 접촉시킴으로써 금속배선의 콘택저항을 개선시키는 방법이 제안된 바 있다(Shigeaki Zaima et al. 1997 Materials Research Society, pp.223-228).
한편, 게이트 전극의 저항 및 소오스/드레인 영역의 콘택저항을 개선하기 위하여 샐리사이드(salicide) 공정을 사용하는 방법은 널리 알려져 있다. 그러나, 고집적 반도체소자에 사용되는 작은 모스 트랜지스터를 제조하는 데 있어서 샐리사이드 공정을 채택할 경우에 소오스/드레인 영역의 접합누설전류 특성이 더욱 악화되는 문제점이 있다. 따라서, 소오스/드레인 영역 상에 선택적 에피택시얼 성장(SEG) 공정으로 SiGe층을 형성하는 엘리베이티드 소오스/드레인 기술 및 샐리사이드 기술을 함께 채택하여 접합누설전류 특성을 개선시킴과 동시에 게이트 전극의 저항 및 소오스/드레인 영역의 저항을 개선시키는 방법이 제안된 바 있다. 그러나, 상기한 샐리사이드 기술 및 엘리베이티드 소오스/드레인 기술을 함께 채택하는 경우에 소오스/드레인 영역의 콘택저항이 불균일한 문제점을 보인다. 이는, 소오스/드레인 영역 상에 SiGe층을 선택적으로 형성하고 상기 SiGe층 상에 직접 내화성 금속막을 형성한 다음에 그 결과물을 열처리하면, 내화성 금속막과 SiGe막 내에 함유된 실리콘이 서로 반응하여 금속 실리사이드막이 형성되므로 SiGe막 내에 함유된 게르마늄이 편석(segregation)되는 현상이 발생하기 때문이다. 즉, 금속 실리사이드막 및 그 아래의 SiGe막 사이의 계면에 편석된 게르마늄원자들이 국부적으로 존재하여 콘택저항이 불균일해진다.
따라서, 본 발명의 목적은 소오스/드레인 영역 상에 SiGe층 및 금속 실리사이드층이 차례로 적층되어 접합누설전류 특성 및 콘택저항을 개선시킬 수 있는 모스 트랜지스터를 제공하는 데 있다.
본 발명의 다른 목적은 상기 모스 트랜지스터를 제조하는 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은 제1 도전형의 반도체기판의 소정영역 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 패턴과, 상기 게이트 패턴 측벽에 형성된 스페이서와, 상기 게이트 패턴 양 옆의 반도체기판 표면에 형성된 제2 도전형의 소오스/드레인 영역과, 상기 소오스/드레인 영역 상에 형성되고 상기 제2 도전형의 불순물로 도우핑된 SiGe막과, 상기 SiGe막 상에 형성된 금속 실리사이드막을 포함한다.
상기 다른 목적을 달성하기 위하여 본 발명은 제1 도전형의 반도체기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막의 소정영역 상에 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴 측벽에 스페이서를 형성하는 단계와, 상기 게이트 패턴 하부의 채널영역을 사이에 두고 상기 반도체기판 표면에 서로 이격된 제2 도전형의 소오소/드레인 영역을 형성하는 단계와, 상기 소오스/드레인 영역 상에 선택적으로 제2 도전형의 SiGe막 및 제2 도전형의 실리콘막을 차례로 적층시키는 단계와, 상기 실리콘막이 형성된 반도체기판 전면에 내화성 금속막을 형성하는 단계와, 상기 실리콘막 및 상기 내화성 금속막을 서로 반응시키어 상기 SiGe막 상에 선택적으로 금속 실리사이드막을 형성하는 단계를 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
먼저, 도 4를 참조하여 본 발명에 따른 모스 트랜지스터를 설명하기로 한다.
도 4를 참조하면, 제1 도전형의 반도체기판(1)의 소정영역 상에 열산화물과 같은 절연물질로 이루어진 게이트 절연막(3)이 형성되고, 상기 게이트 절연막(3) 상에 게이트 패턴(5)이 형성된다. 상기 반도체기판(1)은 단결정 실리콘을 이루어진 실리콘기판인 것이 바람직하고, 상기 게이트 패턴(5)은 도우핑된 폴리실리콘막으로 형성되는 것이 바람직하다. 또한, 상기 게이트 패턴(5)은 차례로 적층된 도우핑된 폴리실리콘막 및 캐핑막으로 구성될 수도 있다. 이때, 상기 캐핑막은 실리콘질화막 또는 실리콘산화막인 것이 바람직하다. 상기 게이트 패턴(5) 측벽에는 절연체막, 예컨대 실리콘산화막 또는 실리콘질화막으로 형성된 스페이서(9)가 마련된다. 상기 게이트 패턴(5) 하부의 채널영역을 사이에 두고 반도체기판(1) 표면에 서로 이격된 제2 도전형의 소오스/드레인 영역(13)이 형성된다. 상기 소오스/드레인 영역(13)은 엘디디(LDD; lightly doped drain)형인 것이 바람직하다. 상기 제1 도전형 및 상기 제2 도전형은 서로 반대되는 도전형이다. 예컨대, 제1 도전형이 p형인 경우에 제2 도전형은 n형이며, 상기 제1 도전형이 n형인 경우에 제2 도전형은 p형이다. 상기 소오스/드레인 영역(13) 상에는 소오스/드레인 영역(13)과 동일한 도전형, 즉 제2 도전형의 불순물로 도우핑된 SiGe막(15)이 선택적으로 형성되고, 상기 SiGe막(15) 상에 금속 실리사이드막(17a)이 형성된다. 또한, 상기 게이트 패턴(15)이 도우핑된 폴리실리콘막만으로 형성된 경우에는 게이트 패턴(15) 상에도 SiGe막(15) 및 금속 실리사이드막(17a)이 차례로 적층된다. 이에 따라, 도 4에 도시된 바와 같이 상기 소오스/드레인 영역(13)은 그 위에 형성된 SiGe막(15)과 함께 엘리베이티드 소오스/드레인을 구성한다. 여기서, 금속 실리사이드막(17a)은 내화성 금속, 예컨대 코발트, 탄탈륨 및 타이타늄중 어느 하나와 실리콘이 함유된 물질막으로서 반도체기판(1)의 표면에 불순물로 도우핑된 소오스/드레인 영역(13)보다 비저항이 매우 낮다. 또한, 상기 금속 실리사이드막(17a) 및 상기 소오스/드레인 영역(13) 사이에 개재된 SiGe막(15)은 실리콘으로 이루어진 기판, 즉 실리콘기판보다 밴드갭 에너지가 작다.
상기한 본 발명에 따른 모스 트랜지스터에 따르면, 소오스/드레인 영역(13)과 금속 실리사이드막(17a) 사이에 단결정 실리콘보다 밴드갭 에너지가 작은 SiGe막이 개재되어 소오스/드레인 영역(13)과 금속 실리사이드막(17a) 사이의 콘택저항을 개선시킬 수 있다. 또한, 엘리베이티드 소오스/드레인 구조를 채택함으로써 실제적인 소오스/드레인 영역(13)의 접합깊이를 얕게 유지하면서 금속 실리사이드막(17a)으로부터 소오스/드레인 영역(13)의 접합면까지의 거리를 증가시킬 수 있다. 이에 따라, 모스 트랜지스터의 짧은채널 특성을 개선시킬 수 있음은 물론 소오스/드레인 영역의 누설전류 특성을 개선시킬 수 있다.
다음에, 도 1 내지 도 4를 참조하여 본 발명에 따른 모스 트랜지스터의 제조방법을 설명하기로 한다.
도 1을 참조하면, 제1 도전형의 반도체기판(1) 상에 게이트 절연막(3)을 형성한다. 상기 반도체기판(1)은 단결정 실리콘으로 이루어진 실리콘기판인 것이 바람직하고, 게이트 절연막(3)은 열산화막인 것이 바람직하다. 상기 게이트 절연막(3) 상에 도우핑된 폴리실리콘막을 형성하거나 도우핑된 폴리실리콘막 및 캐핑막을 차례로 형성한다. 이때, 상기 캐핑막은 실리콘질화막 또는 실리콘산화막으로 형성한다. 상기 도우핑된 폴리실리콘막을 패터닝하여 게이트 절연막(3)의 소정영역 상에 게이트 패턴(5)을 형성한다. 이때, 상기 게이트 절연막(3) 상에 도우핑된 폴리실리콘막 및 캐핑막이 차례로 형성된 경우에는 게이트 패턴(5)이 폴리실리콘막 및 캐핑막으로 구성된다. 이어서, 상기 게이트 패턴(5)을 이온주입 마스크로 사용하여 상기 반도체기판(1) 표면에 제2 도전형의 불순물을 주입함으로써 엘디디 영역(7)을 형성한다. 상기 엘디디 영역(7)은 필요에 따라 형성하지 않을 수도 있다. 상기 제1 도전형 및 제2 도전형은 서로 반대의 도전형이다. 예를 들면, 제1 도전형이 n형인 경우에 제2 도전형은 p형이고, 제1 도전형이 p형인 경우에 제2 도전형은 n형이다.
도 2를 참조하면, 상기 게이트 패턴(5)이 형성된 결과물 전면에 절연체막, 예컨대 실리콘산화막 또는 실리콘질화막을 형성한 후에 상기 절연체막을 이방성 식각하여 게이트 패턴(5) 측벽에 스페이서(9)를 형성한다. 이어서, 상기 스페이서(9) 및 게이트 패턴(5)을 이온주입 마스크로 사용하여 제2 도전형의 불순물 이온을 반도체기판(1) 표면에 주입함으로써, 상기 엘디디 영역(7)보다 높은 농도를 갖는 고농도 소오스/드레인 영역(11)을 형성한다. 이와 같이 형성된 고농도 소오스/드레인 영역(11)은 스페이서(9) 하부에 잔존하는 엘디디 영역(7)과 함께 엘디디형 소오스/드레인 영역(13)을 구성한다.
도 3을 참조하면, 상기 소오스/드레인 영역(13) 상에 잔존하는 게이트 절연막(3) 또는 자연산화막을 제거하여 소오스/드레인 영역(13)을 노출시킨다. 다음에, 상기 노출된 소오스/드레인 영역(13) 상에 선택적으로 제2 도전형의 불순물로 도우핑된 SiGe막(15) 및 제2 도전형의 불순물로 도우핑된 실리콘막(17)을 차례로 형성한다. 이때, 상기 SiGe막(15) 및 실리콘막(17)은 통상의 선택적 에피택시얼 성장(SEG; selective epitaxial growth) 공정을 이용하여 인시투 방식으로 연속적으로 형성하는 것이 바람직하다. 상기 SiGe막(15) 및 실리콘막(17)을 제2 도전형의 불순물로 도우핑시키는 방법으로는 선택적 에피택시얼 성장 공정을 실시하는 동안 인시투 방식으로 도우핑시키거나, 언도우프트 SiGe막 및 언도우프트 실리콘막(17)을 선택적 에피택시얼 성장 공정으로 형성한 후에 제2 도전형의 불순물 이온을 주입하여 도우핑시킬 수 있다. 즉, 씨모스(CMOS) 회로에 사용되는 NMOS 트랜지스터 및 PMOS 트랜지스터를 하나의 반도체기판 상에 동시에 형성하는 경우에는 이온주입 공정을 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역에 각각 별도로 적용시키어 도우핑시키는 것이 바람직하고, 하나의 반도체기판 상에 NMOS 트랜지스터 및 PMOS 트랜지스터 중에 한 종류의 모스 트랜지스터만을 형성하는 경우에는 선택적 에피택시얼 공정 도중에 인시튜 방식으로 도우핑시키는 것이 바람직하다. 상기 선택적 에피택시얼 성장 공정은 550℃ 내지 850℃의 온도에서 실시하는 것이 바람직하다. 특히, 상기 SiGe막(15)은 680℃ 내지 730℃에서 형성하는 것이 바람직하고, 실리콘막(17)은 800℃ 내지 850℃에서 형성하는 것이 바람직하다. 이때, 상기 SiGe막(15)을 형성하는 선택적 에피택시얼 공정은 실리콘 소스 가스로 사일레인(SiH4) 가스 또는 다이클로로 사일레인(SiH2Cl2) 가스를 사용하고, 게르마늄 소스 가스로 GeH4 가스를 사용하는 것이 바람직하다. 또한, 이때 인시투 도우펀트(dopant)로는 n형에 대하여 포스핀(PH3) 가스 또는 아신(AsH3) 가스가 널리 사용되고, p형에 대하여 보레인(BH3) 가스 또는 다이보레인(B2H6) 가스가 널리 사용된다.
한편, 상기 게이트 패턴(5)이 도우핑된 폴리실리콘막만으로 형성된 경우에는 도 3에 도시된 바와 같이 게이트 패턴(5) 상에도 SiGe막(15) 및 실리콘막(17)이 동시에 형성된다. 소오스/드레인 영역(13) 상에 SiGe막(15) 및 실리콘막(17)을 차례로 적층시키면, 도 3에 도시된 바와 같이 반도체기판(1)의 표면보다 높은 표면을 갖는 엘리베이티드 소오스/드레인이 형성된다. 이때, 상기 스페이서(9)에 의해 게이트 패턴(5)과 소오스/드레인 영역(13)은 서로 격리된다.
도 4를 참조하면, 상기 실리콘막(17)이 형성된 결과물 전면에 내화성 금속막, 예컨대 탄탈륨막, 코발트막 또는 탄탈륨막을 형성한다. 이어서, 상기 내화성 금속막이 형성된 결과물을 통상의 방법으로 열처리하여 상기 실리콘막(17) 및 상기 내화성 금속막이 서로 반응하여 생성되는 금속 실리사이드막(17a)을 형성한다. 이때, 상기 SiGe막(15) 내에 함유된 실리콘은 상기 금속 실리사이드막(17a)이 형성될 때 소모되지 않는다. 이에 따라, 금속 실리사이드막(17a)과 직접적으로 접촉하는 SiGe막(15)은 안정적인 조성비를 유지할 수 있다. 결과적으로, 금속 실리사이드막(17a) 및 SiGe막(15) 사이의 계면에 종래기술에서와 같이 편석된 게르마늄 원자들이 국부적으로 존재하는 현상을 억제시킬 수 있다. 이어서, 상기 스페이서(9)와 같이 절연체막 상에 반응하지 않고 잔존하는 내화성 금속막을 적절한 화학용액을 사용하여 선택적으로 제거한다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상술한 바와 같이 본 발명에 따르면, 소오스/드레인 영역 상에 단결정 실리콘보다 작은 밴드갭 에너지를 갖는 SiGe막 및 실리콘막을 연속적으로 형성하여 엘리베이티드 소오스/드레인을 형성하고, 실리콘막과 실리콘막 상에 형성되는 내화성 금속막을 열처리 공정으로 반응시킴으로써 SiGe막 상에 금속 실리사이드막을 형성한다. 이에 따라, 금속 실리사이드막이 형성되는 동안 SiGe막 내에 함유된 실리콘이 고갈되는 현상을 방지할 수 있다. 결과적으로, 모스 트랜지스터의 소오스/드레인 영역 상에 안정된 SiGe막을 유지하면서 샐리사이드 공정을 적용할 수 있으므로 고성능 모스 트랜지스터를 구현할 수 있다.
도 1 내지 도 4는 본 발명에 따른 모스 트랜지스터 및 그 제조방법을 설명하기 위한 단면도들이다.
Claims (11)
- 제1 도전형의 반도체기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막의 소정영역 상에 게이트 패턴을 형성하는 단계;상기 게이트 패턴 측벽에 스페이서를 형성하는 단계;상기 게이트 패턴 하부의 채널영역을 사이에 두고 상기 반도체기판 표면에 서로 이격된 제2 도전형의 소오소/드레인 영역을 형성하는 단계;상기 소오스/드레인 영역 상에 선택적으로 제2 도전형의 SiGe막 및 제2 도전형의 실리콘막을 차례로 적층시키는 단계;상기 실리콘막이 형성된 반도체기판 전면에 내화성 금속막을 형성하는 단계; 및상기 실리콘막 및 상기 내화성 금속막을 서로 반응시키어 상기 SiGe막 상에 선택적으로 금속 실리사이드막을 형성하는 단계를 포함하는 모스 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제1 도전형 및 상기 제2 도전형은 각각 n형 및 p형인 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제1 도전형 및 상기 제2 도전형은 각각 p형 및 n형인 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제1항에 있어서, 상기 반도체기판은 실리콘기판인 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 게이트 패턴은 차례로 적층된 도우핑된 폴리실리콘막 및 캐핑막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 게이트 패턴은 도우핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제6항에 있어서, 상기 게이트 패턴 상에 제2 도전형의 SiGe막 및 제2 도전형의 실리콘막을 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제7항에 있어서, 상기 게이트 패턴 상에 차례로 적층된 SiGe막 및 실리콘막은 상기 소오스/드레인 영역 상에 차례로 적층된 SiGe막 및 실리콘막과 동일 공정으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 SiGe막 및 상기 실리콘막은 선택적 에피택시얼 성장 공정을 사용하여 인시투 방식으로 연속적으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 SiGe막 및 상기 실리콘막은 이온주입 공정 또는 인시투 도우핑 공정으로 도우핑시키는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 내화성 금속막은 코발트, 타이타늄 및 탄탈륨막으로 이루어진 일 군중 선택된 어느 하나인 것을 특징으로 하는 모스 트랜지스터의 제조방법.
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