KR100307635B1 - ＳｉＧｅ 채널의 모스 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 SiGe 채널의 모스 트랜지스터는, 반도체 기판내의 소스 및 드레인 영역에 의해 한정되는 채널 영역이 캐리어들의 이동도가 높은 SiGe 채널층으로 이루어져 있으며, 그 위의 게이트 절연막으로서 알루미늄 산화막을 사용한다. 알루미늄 산화막 위에는 게이트 도전층이 형성된다. 따라서 소자의 속도를 향상시킬 수 있으며, 소자의 컨덕턴스를 증가시킬 수 있다. 특히 알루미늄 산화막을 저온에서 형성시킴으로써 SiGe 채널의 특성을 열화시키지 않고 양질의 게이트 절연막을 얻을 수 있다.
Description
본 발명은 모스 트랜지스터 및 그 제조 방법에 관한 것으로서, 더 상세하게는 전기적 특성이 향상된 SiGe 채널의 모스 트랜지스터 및 그 제조 방법에 관한 것이다.
지금까지 모스 트랜지스터의 고속화 및 저전압화를 위하여 여러 가지 구조들 및 제조 방법들이 시도되어 왔다. 그와 같은 구조들 및 제조 방법들 중의 하나는 Ⅳ족(group Ⅳ) 물질들을 모스 트랜지스터의 채널로서 사용하는 것이었다. 최근에는 실리콘 게르마늄(SixGe1-x) 이종 구조(heterostructures)의 물질을 채널로 사용하는 기술이 활발하게 연구되고 있는 추세이다. 모스 트랜지스터에서의 캐리어들인 일렉트론 및 홀의 이동도(mobility)는 실리콘 내에서보다 실리콘 게르마늄 내에서 보다 더 높다는 사실은 이미 잘 알려져 있다[C.A.King, J.L.Hoyt, C.M.Gronet, J.F.Gibbons, M.P.Scott and J.Turner, IEEE Elec. Dev. Lett., 10, 52, (1989)].
그러나 실리콘 게르마늄 이종 구조의 물질을 채널로서 사용하는 기술을 집적 회로에 적용하고자 하는 경우 여러 가지 어려움이 파생되다. 그 대표적인 것들 중 하나는 실리콘 게르마늄(SixGe1-x) 구조 위에 양질의 게이트 절연막을 형성하는 것이다. 즉 통상적인 게이트 절연막으로 사용되는 실리콘 산화(SiO2)막 또는 실리콘 나이트라이드(SiN)막을 실리콘 게르마늄 채널 위에 형성시키는 경우에 소자의 전기적 특성이 저하된다.
보다 구체적으로 설명하면, 먼저 게이트 절연막으로서 사용되는 실리콘 산화막을 형성하기 위한 열적 산화 공정시에, 실리콘 게르마늄(SixGe1-x)이 분해되어 게르마늄(Ge)이 편석(segregation)되는 현상이 발생된다. 게르마늄이 편석되는 현상이 발생하면, 주변 층들에 스트레스를 가하게 되고 또한 채널 내에서의 캐리어들의 이동도를 저하시킨다. 다음에 게이트 절연막으로서 사용되는 실리콘 나이트라이드막을 형성하기 위한 실리콘 질화(nitridation) 공정은 고온, 예컨대 900℃ 이상에서 수행되므로, 이 경우에도 실리콘 게르마늄이 분해되는 문제가 발생한다.
이와 같은 문제를 해결하기 위하여 상기 열적 산화 공정 또는 실리콘 질화공정을 CIMD(Combined Ion and Molecular Deposition)법을 이용하여 수행하는 방법이 제안된 바 있다. 이 CIMD법은 저온 상태에서 실리콘 산화막 또는 실리콘 나이트라이드막을 형성시킬 수 있으므로, 앞서 언급한 문제점들은 해결할 수 있다. 그러나 이 방법은 소자의 속도를 향상시키는 데에는 한계가 있다. 즉 소자의 속도를 나타내는 지표 중의 하나인 컨덕턴스(conductance)(G)는 아래의 수학식 1에 나타낸 바와 같다.
여기서 W는 채널의 폭을, L은 채널의 길이를, μ는 캐리어의 이동도를, Co는 게이트 절연막의 커패시턴스를, Vg는 게이트 전압을, 그리고 Vth는 문턱 전압을 각각 나타낸다.
소자의 속도를 높이기 위해서는 컨덕턴스를 증가시켜야 하는데, 물리적인 한계로 인하여 채널의 폭과 길이의 비는 증가시키기 어려우며, 저 소비 전력 측면에서 (Vg-Vth)의 값도 증가시키기 어렵다. 따라서 캐리어의 이동도(μ)를 증가시키거나 게이트 절연막의 커패시턴스(Co)를 증가시켜야 한다. 그러나 실리콘 산화막 또는 실리콘 질화막의 커패시턴스를 증가시키는데도 정해진 유전율로 인하여 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 저온에서 형성 가능하고 유전율이큰 물질이 게이트 절연막으로 사용되어 전기적 특성이 향상된 SiGe 채널의 모스 트랜지스터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 SiGe 채널의 모스 트랜지스터를 제조하는 방법을 제공하는 것이다.
도 1은 본 발명에 따른 SiGe 채널의 모스 트랜지스터를 나타내 보인 단면도이다.
도 2는 본 발명에 따른 상승된 소스 및 드레인 영역을 갖는 SiGe 채널의 모스 트랜지스터를 나타내 보인 단면도이다.
도 3 내지 도 7은 본 발명에 따른 SiGe 모스 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 전기적 특성이 향상된 SiGe 채널의 모스 트랜지스터는, 제1 도전형의 반도체 기판과, 상기 반도체 기판의 상부 표면 아래에 상호 이격되도록 형성된 제2 도전형의 소스 및 드레인 영역과, 상기 소스 및 드레인 영역에 의해 한정되는 채널 영역에 형성된 실리콘 게르마늄 채널층과, 상기 채널 영역 위에 형성된 게이트 절연막으로서의 알루미늄 산화막과, 상기 알루미늄 산화막 위에 형성된 게이트 도전층, 및 상기 소스 및 드레인 영역에 각각 전기적으로 연결되도록 형성된 소스 및 드레인 전극을 구비하는 것을 특징으로 한다.
상기 실리콘 게르마늄 채널층의 두께는 50-1000Å인 것이 바람직하며, 상기 알루미늄 산화막의 두께는 20-500Å인 것이 바람직하다.
상기 게이트 도전층의 측벽에 형성된 게이트 스페이서를 더 구비할 수 있으며, 이 경우에 상기 게이트 스페이서는 실리콘 산화막과 실리콘 나이트라이드막이 순차적으로 적층된 구조인 것이 바람직하다.
상기 소스 및 드레인 영역 위에는 제2 도전형의 상승된 소스 및 드레인 영역을 더 구비할 수도 있으며, 이 경우에 상기 상승된 소스 및 드레인 영역은 불순물이 도핑된 실리콘층으로 이루어진 것이 바람직하다. 또한 상기 소스 및 드레인 영역과 상기 게이트 도전층 위에 형성되며, 각각 상기 소스 및 드레인 전극과 게이트 전극을 구성하는 금속 실리사이드층들을 더 구비할 수도 있다. 이때 상기 금속 실리사이드층을 구성하는 금속은 Ti, Co, Ni, Pt 또는 Zr을 포함하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 SiGe 채널의 모스 트랜지스터 제조 방법에 따르면, 제1 도전형의 반도체 기판의 액티브 영역 위에 실리콘 게르마늄 채널층을 형성한다. 상기 실리콘 게르마늄 채널층 위에 게이트 절연막으로서 알루미늄 산화막을 형성한다. 상기 알루미늄 산화막 위에 게이트 도전층을 형성한다. 상기 알루미늄 산화막 및 상기 게이트 도전층의 일부를 제거하여 상기 실리콘 게르마늄 채널층의 표면 일부를 노출시키는 알루미늄 산화막 패턴 및 게이트 도전층 패턴을 형성한다. 상기 반도체 기판의 노출 표면 위에 불순물 이온을 주입하여 상기 반도체 기판의 상부 일정 영역에 제2 도전형의 소스 및 드레인 영역을 형성한다. 그리고 상기 소스 영역 및 상기 드레인 영역에 각각 전기적으로 연결되도록 소스 전극 및 드레인 전극을 형성한다.
상기 실리콘 게르마늄 채널층을 형성하는 단계는 선택적 에피택셜 성장법을 사용하여 수행할 수 있으며, 이 경우에 실리콘 소스 가스로서 SiH4, SiH2Cl2, SiCl4또는 Si2H6가스를 사용하며, 게르마늄 소스 가스로서 GeH4가스를 사용하는 것이 바람직하다.
상기 알루미늄 산화막을 형성하는 단계는 원자층 증착법을 사용할 수 있으며, 이 경우에 증착 온도는 100-500℃인 것이 바람직하다.
상기 소스 및 드레인 영역을 형성한 후에 상기 알루미늄 산화막 패턴 및 상기 게이트 도전층 패턴의 측벽에 스페이서를 형성하는 단계를 더 포함할 수도 있다.
바람직하게는, 상기 소스 및 드레인 전극을 형성하기 위하여, 상기 실리콘 게르마늄 채널층의 노출 표면 위에 실리콘층들을 형성한다. 상기 실리콘층들에 불순물 이온들을 주입하여 제2 도전형의 상승된 소스 및 드레인 영역을 형성한다. 상기 상승된 소스 및 드레인 영역을 완전히 덮는 금속층을 형성한다. 열처리를 수행하여 상기 상승된 소스 및 드레인 영역과 상기 금속층 사이에 소스 전극 및 드레인 전극으로서의 금속 실리사이드들을 형성한다. 그리고 상기 금속 실리사이드의 상부 표면이 노출되도록 상기 금속층의 일부를 제거한다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 SiGe 채널의 모스 트랜지스터를 나타내 보인 단면도이다.
도 1을 참조하면, 실리콘으로 이루어진 제1 도전형, 예컨대 P형의 반도체 기판(100) 내에는 소자 분리막(110)에 의해 액티브 영역이 한정된다. 상기 소자 분리막(110)은, 도시된 바와 같이, 필드 산화막을 사용할 수 있지만, 경우에 따라서는 트렌치 형태의 소자 분리막을 형성할 수도 있다. 반도체 기판(100)의 액티브 영역 위에는 실리콘 게르마늄 채널층(120)이 형성된다. 상기 실리콘 게르마늄 채널층(120)의 두께는 50-1000Å이다. 이 실리콘 게르마늄 채널층(120)은 그 일부 영역(도면에서 c로 나타낸 구간)이 모스 트랜지스터의 채널 영역으로 사용된다. 실리콘 게르마늄 채널층(120) 및 반도체 기판(100)의 일부 영역에는 제2 도전형, 예컨대 N형의 소스 및 드레인 영역(130)이 상호 일정 간격, 즉 채널 영역의 길이(c)에 대응하는 간격만큼 이격되도록 형성된다. 모스 트랜지스터의 채널 영역이 실리콘 게르마늄으로 이루어져 있으므로, 실리콘 내에 형성된 채널 영역에서보다 캐리어, 즉 전자들의 이동도가 더 높아지며, 따라서 소자의 동작 속도가 향상된다.
상기 실리콘 게르마늄 채널층(120)의 채널 영역(c) 표면 위에는 게이트 절연막으로서의 알루미늄 산화(Al2O3)막(140)이 형성된다. 알루미늄 산화막(140)의 두께는 20-500Å이다. 상기 알루미늄 산화막(140) 위에는 게이트 도전층(150)이 형성된다. 상기 게이트 도전층(150)은 폴리실리콘 또는 폴리실리콘-게르마늄 합금으로 이루어질 수 있으나, 반드시 이에 한정되지 않는 것은 당연하다. 도면에는 나타내지 않았지만, 소스 및 드레인 전극이 각각 소스 및 드레인 영역(130)과 전기적으로 연결되도록 형성된다. 상기 알루미늄 산화막(140)은 실리콘 산화막 또는 실리콘 질화막에 비하여 큰 유전율을 가진다. 따라서 상기 알루미늄 산화막(140)을 게이트 절연막으로 사용하는 경우, 실리콘 산화막 또는 실리콘 질화막을 게이트 절연막으로 사용하는 경우보다 소자의 컨덕턴스가 더 증가되며, 이에 따라 소자의 동작 속도를 향상시킬 수 있다.
도 2는 본 발명의 다른 실시예에 따른 SiGe 채널의 모스 트랜지스터를 나타내 보인 단면도이다. 본 실시예에서 사용되는 SiGe 채널의 모스 트랜지스터는 상승된 소스 및 드레인 영역을 갖는다는 점에서 앞서 설명한 실시예와는 다르다. 상승된 소스 및 드레인 영역을 갖는 모스 트랜지스터는 일반적인 모스 트랜지스터에 비하여 소스 및 드레인 전극의 접촉 저항을 보다 용이하게 낮출 수 있는 구조를 갖는다.
도 2를 참조하면, 실리콘으로 이루어진 제1 도전형, 예컨대 P형의 반도체 기판(100) 내에는 소자 분리막(210)에 의해 액티브 영역이 한정된다. 반도체 기판(200)의 액티브 영역 위에는 실리콘 게르마늄 채널층(220)이 형성된다. 상기 실리콘 게르마늄 채널층(220)의 두께는 50-1000Å이다. 이 실리콘 게르마늄 채널층(220)은 그 일부 영역(도면에서 c로 나타낸 구간)이 모스 트랜지스터의 채널 영역으로 사용된다. 실리콘 게르마늄 채널층(220) 및 반도체 기판(200)의 일부 영역에는 제2 도전형, 예컨대 N형의 소스 및 드레인 영역(230)이 상호 일정 간격, 즉 채널 영역의 길이(c)에 대응하는 간격만큼 이격되도록 형성된다. 상기 소스 및 드레인 영역(230)은 LDD(Lightly Doped Drain) 구조를 갖는다. 앞서 언급된 바와 같이, 모스 트랜지스터의 채널 영역이 실리콘 게르마늄으로 이루어져 있으므로, 실리콘 내에 형성된 채널 영역에서보다 캐리어, 즉 전자들의 이동도가 더 높아지며, 따라서 소자의 동작 속도가 향상된다.
상기 실리콘 게르마늄 채널층(220)의 채널 영역(c) 표면 위에는 게이트 절연막으로서의 알루미늄 산화(Al2O3)막(240)이 형성된다. 알루미늄 산화막(240)의 두께는 20-500Å이다. 상기 알루미늄 산화막(240) 위에는 게이트 도전층(250)이 형성된다. 상기 게이트 도전층(250)은 폴리실리콘 또는 폴리실리콘-게르마늄 합금을 사용하여 형성할 수 있다. 알루미늄 산화막(240) 및 게이트 도전층(250)의 측벽에는 스페이서(260)가 형성된다. 이 스페이서(260)는 LDD 구조의 소스 및 드레인 영역(230)을 형성시키기 위한 이온 주입 마스크로 사용되기도 한다. 상기 스페이서는 실리콘 산화막(261)과 실리콘 나이트라이드막(262)이 순차적으로 적층된 구조이다. 상기 스페이서(260)와 소자 분리막(210) 사이에서의 실리콘 게르마늄 채널층(220)의 표면 위에는 상승된 소스 및 드레인 영역(elevated source/drain region)(270)이 형성된다. 이 상승된 소스 및 드레인 영역(270)은 N형 불순물 이온들이 도핑된 실리콘층으로 이루어진다. 상승된 소스 및 드레인 영역(270) 위에는 각각 소스 및 드레인 전극으로서의 기능을 수행하는 금속 실리사이드들(280)이 형성된다. 또한 게이트 도전층(150)의 상부 표면 위에도 게이트 전극으로서의 기능을 수행하는 금속 실리사이드(290)가 형성된다. 상기 금속 실리사이드들(280, 290)을 구성하는 금속은 Ti, Co, Ni, Pt 또는 Zr을 포함할 수 있다.
본 발명의 제2 실시예에 따른 상승된 소스 및 드레인 영역을 갖는 SiGe 채널의 모스 트랜지스터의 경우에도, 앞서 언급된 바와 같이, 상대적으로 큰 유전율을 갖는 알루미늄 산화막(240)을 게이트 절연막으로 사용하므로, 소자의 컨덕턴스가 더 증가되며, 이에 따라 소자의 동작 속도를 향상시킬 수 있다.
도 3 내지 도 7은 본 발명에 따른 SiGe 채널의 모스 트랜지스터 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다. 본 실시예에서는 상승된 소스 및 드레인 영역을 갖는 SiGe 채널의 모스 트랜지스터를 제조하는 방법에 관하여 설명하였지만, 일반적인 SiGe 채널의 모스 트랜지스터에 관해서도 마찬가지로 적용할 수 있다는 것은 그 기술 분야에서 잘 알려진 사람들에게는 당연한 일일 것이다.
먼저 도 3에 도시된 바와 같이, 제1 도전형, 예컨대 P형의 반도체 기판(300)에 액티브 영역(A)을 한정한다. 상기 액티브 영역(A)은 소자 분리막(310)에 의해 한정된다. 소자 분리막(310)으로는 도시된 바와 같은 필드 산화막을 사용하여 형성하지만, 경우에 따라서는 트렌치 형태의 소자 분리막을 형성할 수도 있다. 액티브 영역(A)을 한정한 후에는, 선택적 에피택셜 성장법을 사용하여 상기 액티브 영역(A) 위에 실리콘 게르마늄 채널층(320)을 형성한다. 상기 실리콘 게르마늄 채널층(320)은 화학 기상 증착(Chemical Vapor Deposition)법 또는 분자 빔 에피택시(Molecular Beam Epitaxy) 방법을 사용하여 형성시킬 수도 있다. 상기 실리콘 게르마늄 채널층(320)을 형성시키기 위하여 사용하는 실리콘 소스 가스로는 SiH4, SiH2Cl2, SiCl4또는 Si2H6가스를 사용하며, 게르마늄 소스 가스로는 GeH4가스를 사용할 수 있지만, 여기서 언급된 가스들 이외의 가스들을 사용하는 것도 무방하다. 상기 실리콘 게르마늄 채널층(320)의 두께는 대략 50-1000Å이 되도록 한다.
다음에 실리콘 게르마늄 채널층(320)의 상부 표면이 완전히 덮여지도록 전면에 알루미늄 산화막(330) 및 게이트 도전층(340)을 순차적으로 형성한다. 상기 알루미늄 산화막(330)은 게이트 절연막으로 사용된다. 알루미늄 산화막(330)의 두께는 20-500Å이 되도록 한다. 알루미늄 산화막(330)을 형성하는 방법으로는 원자층 증착(Atomic-Layer Deposition)법을 포함한 화학적 기상 증착법을 사용하지만, 다른 물리적 기상 증착(Physical Vapor Deposition)법들도 사용할 수 있다. 어떤 방법을 사용하더라도, 알루미늄 산화막(330)의 증착 온도는 저온이 되도록 한다. 그 이유는 증착 온도를 더 높게 하는 경우에 실리콘 게르마늄 채널층(320)내에서의 실리콘과 게르마늄이 분해되는 현상이 발생될 수 있기 때문이다. 실리콘과 게르마늄이 분해되면 게이트 절연막에 스트레스를 가하고 채널 내에서 캐리어들의 이동도를 떨어뜨리게 되므로, 소자의 전기적 특성이 열화된다. 증착 방법으로서 원자층 증착법을 사용하는 경우, 증착 온도는 100-700℃가 유지되도록 한다. 상기 게이트 도전층(340)은 폴리실리콘 또는 폴리실리콘-게르마늄 합금을 사용하여 형성할 수 있으며, 이외에도 여러 가지 금속 물질을 사용하여 형성할 수도 있다.
다음에 소정의 식각 마스크막 패턴을 사용하여 패터닝된 게이트 도전층(340) 및 알루미늄 산화막(330)을 형성한다. 즉 식각 마스크막 패턴으로서 소정의 개구부들을 갖는 포토레지스트막 패턴(미도시)을 게이트 도전층(340) 위에 형성한다. 이 포토레지스트막 패턴을 식각 마스크로 하여 게이트 도전층(340) 및 알루미늄 산화막(330)을 순차적으로 식각한다. 이 식각은 실리콘 게르마늄 채널층(320)의 표면이 노출될 때까지 수행한다. 식각 공정이 종료된 후에는 포토레지스트막 패턴을 제거하며, 그 결과물이 도 4에 도시되어 있다.
다음에 도 4에 도시된 바와 같이, 전면에 제2 도전형, 예컨대 N형 불순물 이온들을 주입시킨다. N형 불순물 이온들로서는 인(P) 또는 비소(As) 이온들을 사용한다. 이때 주입 농도는 1×1013-1×1014/㎠가 되도록 하고, 주입 에너지는 2-30KeV의 저에너지가 되도록 하여 얕은 접합(shallow junction)의 소스 및 드레인영역(350')을 형성시킨다. 상기 얕은 접합의 소스 및 드레인 영역(350')이 형성됨으로써 실리콘 게르마늄 채널층(320) 내에서의 채널 길이도 결정된다.
다음에 도 5에 도시된 바와 같이, 게이트 도전층(330)의 측벽에 스페이서(360)를 형성한다. 상기 스페이서(360)는 실리콘 산화막(361)과 실리콘 나이트라이드막(362)이 순차적으로 적층된 구조로 이루어진다. 상기 스페이서(360)를 형성하기 위해서는 먼저 전면에 실리콘 산화막과 실리콘 나이트라이드막을 순차적으로 형성한다. 그리고 전면에 에치 백(etch back) 공정을 수행하여 게이트 도전층(330)의 측벽에만 실리콘 산화막(361)과 실리콘 나이트라이드막(362)이 남도록 한다. 다음에 선택적 에피택셜 성장법을 사용하여 실리콘 게르마늄 채널층(320)의 노출 표면 위에 실리콘층들(370')을 형성한다. 상기 게이트 도전층(340)이 폴리실리콘 또는 폴리실리콘-게르마늄 합금으로 이루어진 경우에는, 상기 실리콘층들(370')이 형성됨과 동시에 게이트 도전층(340) 위에는 폴리실리콘층(380)이 형성된다.
다음에 도 6에 도시된 바와 같이, 전면에 N형 불순물 이온들을 주입한다. N형 불순물 이온들로는 인 또는 비소 이온들을 사용한다. 이때 주입 농도는 1×1015-1×1016/㎠가 되도록 하고, 주입 에너지는 10-80KeV의 에너지를 사용한다. 주입된 N형 불순물 이온들은 실리콘층(도 5의 370') 및 실리콘 게르마늄 채널층(320)을 관통하여 반도체 기판(300)에 주입된다. 다음에 급속 열처리 공정(Rapid Temperature Process)을 수행하여 주입된 불순물 이온들을 드라이브 인 확산시킨다. 그러면 반도체 기판(300) 및 실리콘 게르마늄 채널층(320)의 일부 영역에는 N형의 고농도 소스 및 드레인 영역(350)이 형성된다. 상기 소스 및 드레인 영역(350)은 앞서 형성된 얕은 접합의 소스 및 드레인 영역과 중첩되어 LDD 구조로 만들어진다. 이와 동시에 실리콘층(도 5의 370')에 주입된 불순물도 드라이브 인 확산되어, 상승된 소스 및 드레인 영역(370)이 형성된다.
다음에 상승된 소스 및 드레인 영역(도 6의 370)의 상부에 금속층(미도시)을 형성한다. 이 금속층은 고융점 금속, 예컨대 Ti, Co, Ni, Zr 또는 Pt로 이루어질 수 있으며, 또한 이 금속들의 합금으로 이루어질 수도 있다. 이어서 소정의 열을 가하여 상승된 소스 및 드레인 영역(370)의 상부에 존재하는 실리콘과 금속층의 하부에 존재하는 금속과 반응시킨다. 이와 동시에 폴리실리콘층(380)에 존재하는 폴리실리콘과 금속층에 존재하는 금속도 반응된다. 그러면, 도 7에 도시된 바와 같이, 상승된 소스 및 드레인 영역(370) 위에 금속 실리사이드(390)가 형성되며, 게이트 도전층(340) 위에도 금속 실리사이드(400)가 형성된다. 이때 도면에는 나타내지 않았지만, 금속 실리사이드(390, 400) 위와 실리콘 성분이 존재하지 않는 영역에는 반응하지 않은 금속층이 남아 있게 된다. 따라서 습식 식각액, 예를 들면 H2O2, H2SO4및 H2O 용액의 혼합 용액을 사용하여 남아 있는 금속층을 제거한다. 그러면 게이트 도전층(340) 위에는 게이트 전극으로서의 금속 실리사이드(400)가 노출되고, 상승된 소스 및 드레인 영역(370) 위에는 소스 및 드레인 전극으로서의 금속 실리사이드(390)가 노출된다. 이와 같은 상태에서 층간 절연막을 형성하고, 금속 배선 공정을 수행하면 본 발명에 따른 상승된 소스 및 드레인 영역을 갖는 SiGe 채널의 모스 트랜지스터가 완성된다.
이상의 설명에서와 같이, 본 발명에 따른 SiGe 채널의 모스 트랜지스터에 의하면, 채널로서 캐리어들의 이동도가 높은 SiGe층을 사용하므로 소자의 동작 속도를 빠르게 할 수 있으며, 게이트 절연막으로서 유전율이 높은 알루미늄 산화막을 사용하므로 소자의 컨덕턴스를 증가시킬 수 있다. 특히 상기 알루미늄 산화막은 700℃ 이하의 저온에서 형성시킴으로써 소자의 전기적인 특성을 열화시키지 않고 SiGe 채널의 장점들을 유지시킬 수 있다.
Claims (24)
- 제1 도전형의 반도체 기판;상기 반도체 기판의 상부 표면 아래에 상호 이격되도록 형성된 제2 도전형의 소스 및 드레인 영역;상기 소스 및 드레인 영역에 의해 한정되는 채널 영역에 형성된 실리콘 게르마늄 채널층;상기 채널 영역 위에 형성된 게이트 절연막으로서의 알루미늄 산화막;상기 알루미늄 산화막 위에 형성된 게이트 도전층; 및상기 소스 및 드레인 영역에 각각 전기적으로 연결되도록 형성된 소스 및 드레인 전극을 구비하는 것을 특징으로 하는 SiGe 채널의 모스 트랜지스터.
- 제1항에 있어서,상기 기판은 실리콘 기판인 것을 특징으로 하는 SiGe 채널의 모스 트랜지스터.
- 제1항에 있어서,상기 소스 및 드레인 영역은 LDD 구조인 것을 특징으로 하는 SiGe 채널의 모스 트랜지스터.
- 제1항에 있어서,상기 실리콘 게르마늄 채널층의 두께는 50-1000Å인 것을 특징으로 하는 SiGe 채널의 모스 트랜지스터.
- 제1항에 있어서,상기 알루미늄 산화막의 두께는 20-500Å인 것을 특징으로 하는 SiGe 채널의 모스 트랜지스터.
- 제1항에 있어서,상기 게이트 도전층은 폴리실리콘 또는 폴리실리콘-게르마늄 합금으로 이루어진 것을 특징으로 하는 SiGe 채널의 모스 트랜지스터.
- 제1항에 있어서,상기 게이트 도전층의 측벽에 형성된 게이트 스페이서를 더 구비하는 것을 특징으로 하는 SiGe 채널의 모스 트랜지스터.
- 제7항에 있어서,상기 게이트 스페이서는 실리콘 산화막과 실리콘 나이트라이드막이 순차적으로 적층된 구조인 것을 특징으로 하는 SiGe 채널의 모스 트랜지스터.
- 제1항에 있어서,상기 소스 및 드레인 영역 위에 제2 도전형의 상승된 소스 및 드레인 영역을 더 구비하는 것을 특징으로 하는 SiGe 채널의 모스 트랜지스터.
- 제9항에 있어서,상기 상승된 소스 및 드레인 영역은 제2 도전형의 불순물들이 도핑된 실리콘층으로 이루어진 것을 특징으로 하는 SiGe 채널의 모스 트랜지스터.
- 제9항에 있어서,상기 상승된 소스 및 드레인 영역과 상기 게이트 도전층 위에 형성되며, 각각 상기 소스 및 드레인 전극과 게이트 전극을 구성하는 금속 실리사이드층들을 더 구비하는 것을 특징으로 하는 SiGe 채널의 모스 트랜지스터.
- 제11항에 있어서,상기 금속 실리사이드층들을 구성하는 금속은 Ti, Co, Ni, Pt 또는 Zr을 포함하는 것을 특징으로 하는 SiGe 채널의 모스 트랜지스터.
- (가) 제1 도전형의 반도체 기판의 액티브 영역 위에 실리콘 게르마늄 채널층을 형성하는 단계:(나) 상기 실리콘 게르마늄 채널층 위에 게이트 절연막으로서 알루미늄 산화막을 형성하는 단계;(다) 상기 알루미늄 산화막 위에 게이트 도전층을 형성하는 단계;(라) 상기 알루미늄 산화막 및 상기 게이트 도전층의 일부를 제거하여 상기 실리콘 게르마늄 채널층의 표면 일부를 노출시키는 알루미늄 산화막 패턴 및 게이트 도전층 패턴을 형성하는 단계;(마) 상기 반도체 기판의 노출 표면 위에 불순물 이온을 주입하여 상기 반도체 기판의 상부 일정 영역에 제2 도전형의 소스 및 드레인 영역을 형성하는 단계: 및(마) 상기 소스 영역 및 상기 드레인 영역에 각각 전기적으로 연결되도록 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 SiGe 채널의 모스 트랜지스터 제조 방법.
- 제13항에 있어서,상기 실리콘 게르마늄 채널층을 형성하는 단계는 선택적 에피택셜 성장법을 사용하여 수행하는 것을 특징으로 하는 SiGe 채널의 모스 트랜지스터 제조 방법.
- 제14항에 있어서,상기 선택적 에피택셜 성장법에 의해 상기 실리콘 게르마늄 채널층을 형성하기 위하여, 실리콘 소스 가스로서 SiH4, SiH2Cl2, SiCl4또는 Si2H6가스를 사용하며, 게르마늄 소스 가스로서 GeH4가스를 사용하는 것을 특징으로 하는 SiGe 채널의 모스 트랜지스터 제조 방법.
- 제13항에 있어서,상기 알루미늄 산화막을 형성하는 단계는 원자층 증착법을 사용하여 수행하는 것을 특징으로 하는 SiGe 채널의 모스 트랜지스터 제조 방법.
- 제16항에 있어서,상기 원자층 증착법을 사용하여 상기 알루미늄 산화막을 형성시에 증착 온도는 100-700℃인 것을 특징으로 하는 SiGe 채널의 모스 트랜지스터 제조 방법.
- 제13항에 있어서,상기 소스 및 드레인 영역 형성을 위하여 사용되는 불순물 이온은 인 또는비소인 것을 특징으로 하는 SiGe 채널의 모스 트랜지스터 제조 방법.
- 제18항에 있어서,상기 인 또는 비소 이온의 주입 농도는 1×1013-1×1014/㎠이고, 주입 에너지는 2-30KeV인 것을 특징으로 하는 SiGe 채널의 모스 트랜지스터 제조 방법.
- 제13항에 있어서,상기 소스 및 드레인 영역을 형성한 후에 상기 알루미늄 산화막 패턴 및 상기 게이트 도전층 패턴의 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 SiGe 채널의 모스 트랜지스터 제조 방법.
- 제20항에 있어서,상기 스페이서를 형성한 후에, 상기 스페이서를 이온 주입 마스크로 사용하여 불순물 이온들을 주입시키는 단계를 더 포함하는 것을 특징으로 하는 SiGe 채널의 모스 트랜지스터 제조 방법.
- 제21항에 있어서,상기 불순물 이온들로서 인 또는 비소 이온을 사용하며, 주입 농도는 1×1015-1×1016/㎠이고, 주입 에너지는 10-80KeV인 것을 특징으로 하는 SiGe 채널의모스 트랜지스터 제조 방법.
- 제13항에 있어서, 상기 소스 및 드레인 전극을 형성하는 단계는,상기 실리콘 게르마늄 채널층의 노출 표면 위에 실리콘층들을 형성하는 단계;상기 실리콘층들에 불순물 이온들을 주입하여 제2 도전형의 상승된 소스 및 드레인 영역을 형성하는 단계;상기 상승된 소스 및 드레인 영역을 완전히 덮는 금속층을 형성하는 단계;열처리를 수행하여 상기 상승된 소스 및 드레인 영역과 상기 금속층 사이에 소스 전극 및 드레인 전극으로서의 금속 실리사이드들을 형성하는 단계; 및상기 금속 실리사이드의 상부 표면이 노출되도록 상기 금속층을 제거하는 단계를 포함하는 것을 특징으로 하는 SiGe 채널의 모스 트랜지스터 제조 방법.
- 제23항에 있어서,상기 금속층을 제거하는 단계는 H2O2, H2SO4및 H2O 용액의 혼합 용액을 식각액으로 사용한 습식 식각법을 이용하여 수행하는 것을 특징으로 하는 SiGe 채널의 모스 트랜지스터 제조 방법.
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