KR100245109B1 - 게이트 전극의 두께가 다른 전계 효과 트랜지스터를 갖는 반도체 장치 및 그 제조 방법 - Google Patents

게이트 전극의 두께가 다른 전계 효과 트랜지스터를 갖는 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

n-채널형 전계 효과 트랜지스터 (22) 와 p-채널형 전계 효과 트랜지스터 (23) 는 p-형 웰 (20a) 과 n-형 웰 (20b) 상에 각각 제조되고, n-채널형 전계 효과 트랜지스터의 비소가 도핑된 게이트 전극 (22b') 은 p-채널형 전계 효과 트랜지스터의 붕소가 도핑된 게이트 전극 (23b') 보다 얇아,급속 어닐링동안, 비소와 붕소가 게이트 전극에 적절히 확산된다.

Description

게이트 전극의 두께가 다른 전계 효과 트랜지스터를 갖는 반도체 장치 및 그 제조 방법
본 발명은 반도체 장치에 관한 것으로, 특히, 게이트 전극의 두께가 다른 n-채널형 전계 효과 트랜지스터와 p-채널형 전계 효과 트랜지터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 집적 밀도가 증가하고, 회로의 구성요소의 세밀화는 집적 밀도를 증가시켜 왔다. 가장 중요한 회로 구성요소의 하나는 전계 효과 트랜지스터이고, 얕은 소오스와 드레인 영역 및 얇은 게이트 절연층은 전계 효과 트랜지스터를 축소시키는데 필수불가결하다.
전계 효과 트랜지스터는 2 종류로 분류된다. 제 1 종류는 표면 채널 구조이고, 제 2 종류는 매립 채널 구조이다. 인핸스먼트형 (enhancement type) 전계 효과 트랜지스터가 게이트 전극과 도전형이 동일한 도전 채널을 형성하면, 인핸스먼트형 전계 효과 트랜지스터는 제 1 종류로 분류된다. 표면 채널형 전계 효과 트랜지스터가 n-형 게이트 전극을 가지면, 표면 채널형 전계 효과 트랜지스터는 채널 영역을 n-형으로 반전시킨다. 반면, 표면 채널형 전계 효과 트랜지스터가 p-형 게이트 전극을 가지면, 채널 영역은 p-형으로 반전되어 그들 사이에 드레인 전류가 흐른다. 표면 채널 구조는 전계 효과 트랜지스터의 축소화에 적합하다.
매립 채널 구조는 축소화에 부적합하다. 현재, 쿼터 미크론 (quarter-micro) 설계 룰에 기초하여 설계된 반도체 장치의 매립 채널 구조를 사용할 수 없다. p-채널 매립 구조형 전계 효과 트랜지스터는 n-형 도핑 폴리실리콘하에서 붕소가 도핑된 매립층을 가지며, 붕소가 도핑된 매립층은 관통 현상에 대비하여 가능한한 얕게 하여야 한다. 그러나, 붕소는 급속히 확산되고, 붕소가 도핑된 매립 채널은 깊게 된다. 그러므로, 매립 채널 구조는 짧은 채널을 갖는 전계 효과 트랜지스터를 축소화하는데 부적합하다.
표면 채널형 전계 효과 트랜지스터와 매립 채널형 전계 효과 트랜지스터의 제조 방법은 다르다. 예를 들어, 채널 영역의 양측상의 표면 영역으로 이온 주입하는 동안, 도펀트 불순물이 표면 채널형 전계 효과 트랜지스터의 게이트 전극으로 이온 주입되어 게이트 전극과 소오스/드레인 영역은 동일한 도펀트 불순물로 도핑된다. 반면에, 도펀트 불순물은 포스포-글래스 (phospho-glass) 로부터 매립 채널형 전계 효과 트랜지스터의 게이트 전극으로 확산된다. p-채널형 전계 효과 트랜지스터와 n-채널형 전계 효과 트랜지스터는 반도체 기판상에 제조되고, 도펀트 불순물은 2 개의 게이트 전극으로 동시에 진행한다.
도 1a 내지 도 1e 는 표면 채널형 상보 트랜지스터를 제조하는 일반적인 방법을 나타낸다. n-채널형 전계 효과 트랜지스터 (1) 와 p-채널형 전계 효과 트랜지스터 (2) 를 조합하여 표면 채널형 상보 트랜지스터를 형성한다.
종래의 방법은 먼저 실리콘 기판 (3) 을 준비한다. LOCOS (local oxidation of silicon) 법을 사용하여 실리콘 기판 (3) 의 주표면상에 두꺼운 필드 산화물 (4a) 을 선택적으로 성장시켜, 주표면을 복수의 액티브 영역으로 분리한다. 도 1a 내지 도 1e 는 2 개의 액티브 영역을 나타내고, 2 개의 액티브 영역은 각각 n-채널형 전계 효과 트랜지스터 (1) 와 p-채널형 전계 효과 트랜지스터 (2) 로 할당된다.
우측 액티브 영역을 포토레지스트 이온 주입 마스크 (도면표시생략) 로 피복하고, p-형 웰 (3a)을 형성하기 위하여 좌측 액티브 영역에 붕소를 이온 주입한다. 이온 주입은 다른 조건하에서 반복된다. 먼저, 붕소는 300 KeV 의 가속 에너지하에서 1 × 1013㎝-2의 선량, 150 KeV 의 가속 에너지하에서 3 × 1012㎝-2의 선량으로 및 40 KeV 가속 에너지하에서 7× 1012㎝-2의 선량으로 이온 주입된다.
포토레지스트 이온 주입 마스크는 분리되고, 좌측 액티브 영역을 다른 포토레지스트 이온 주입 마스크 (도면표시생략) 로 피복한다. 인 또는 비소를 우측 액티브 영역에 반복적으로 이온 주입시킨다. 인이 사용되면, 제 1 이온 주입은 700 KeV 의 가속 에너지하에서 1.5 × 1012㎝-2의 선량으로 수행된 후, 가속 에너지와 선량은 300 KeV 와 4 × 1012㎝-2으로 변화한다. 마지막으로, 이온 주입은 60 KeV 의 가속 에너지하에서 5 × 1012㎝-2의 선량으로 수행된다. 포토레지스트 이온 주입 마스크가 분리되고, 이온 주입된 인은 도 1a 에 나타낸 바와 같이 n-형 웰 (3b) 을 형성한다.
다음으로, 실리콘 기판 (3) 을 고온 건조 산소 분위기에 배치한다. p-형 웰 (3a) 의 표면과 n-형 웰 (3b) 의 표면은 850 ℃에서 열적으로 산화하고, p-형 웰 (3a) 와 n-형 웰 (3b) 은 각각 6 나노미터 두께의 얇은 게이트 산화물층 (1a 와 2a) 으로 피복된다.
다음으로, 화학 기상 증착법을 사용하여 반도체 구조의 전체 표면상에 150 내지 200 나노미터의 두께로 폴리실리콘을 증착하고, 얇은 게이트 산화물층 (1a/2a) 은 폴리실리콘층으로 피복된다. 이 경우, 실란 또는 디실란이 실리콘 기판 (3) 이 배치된 반응실로 주입되어 650 ℃에서 분해된다. 실리콘층은 도핑되지 않는다.
포토레지스트 용액은 도핑되지 않은 폴리실리콘층상에 분사되어 베이킹되므로써 포토레지스트층을 형성한다. 게이트 전극을 위한 패턴 영상은 자외선광 또는 엑시머 레이저 광에 의해 포토마스크 (도면표시생략) 로부터 포토레지스트층으로 광학적으로 전사되고 잔상이 포토레지스트층에 형성된다. 포토레지스트층은 잔상의 현상을 통해 포토레지스트 에칭 마스크 (5a) 로 패터닝된다.
도핑되지 않은 폴리실리콘은 건식 에칭법을 사용하여 게이트 전극 (1b/2b) 으로 패터닝된다. 에칭 가스는 도핑되지 않은 폴리실리콘과 실리콘 산화물층 사이에 큰 선택도를 가지며, 얇은 게이트 산화물층 (1a/1b) 은 손상되지 않는다. 건식 에칭후에 나타난 구조는 도 1b 에 나타내었다. 포토레지스트 에칭 마스크 (5a) 는 분리된다.
다음으로, 화학 기상 증착법을 사용하여 구조의 전체 표면상에 실리콘 산화물층을 100 내지 150 나노미터의 두께로 증착한다. 실란 및 산소가 실리콘 기판 (3) 이 배치된 반응실에 주입하고, 실리콘 산화물층이 800 ℃에서 생성된다. 실리콘 산화물층은 얇은 게이트 산화물층 (1a/2a) 과 도핑되지 않은 폴리실리콘 게이트 전극 (1b/2b) 상에 기하학적으로 연장한다.
실리콘 산화물층은 플라즈마 에칭 시스템에 의해 이방적으로 에칭되고, 측벽 스페이서 (1c/2c) 는 도 1c 에 나타낸 바와 같이 게이트 전극 (1b/2b) 의 양쪽에 잔존한다.
다음으로, 도 1d 에 나타낸 구조의 전체 표면상에 실리콘 산화물층을 5 내지 10 나노미터로 증착하여, 얇은 실리콘 산화물층 (4b) 이 기하학적으로 연장한다. p-형 웰 (3a) 은 포토레지스트 이온 주입 마스크 (도면표시생략) 로 피복되고, 비소가 50 KeV 의 가속 에너지하에서 5 × 1015㎝-2의 선량으로 P-형 웰 (3a) 에 주입된다. 비소는 p-형 웰 (3a) 과 게이트 전극 (1b) 로 주입되어 n-형 소오스/드레인 영역 (1d/1e) 을 형성한다.
이온 주입 마스크가 분리되고, n-형 웰 (3b) 은 다른 포토레지스트 이온 주입 마스크 (도면표시생략) 로 피복된다. 붕소 플루오르화물 (BF2) 이 30 KeV 의 가속 에너지하에서 3 × 1015㎝-2의 선량으로 n-형 웰 (3b) 에 주입된다. 붕소 플루오르화물은 n-형 웰 (3b) 과 게이트 전극 (2b) 에 주입되어 p-형 소오스/드레인 영역 (2d/2e) 을 형성한다. 포토레지스트 이온 주입 마스크가 분리되고, 이온 주입된 비소와 이온 주입된 붕소 플루오르화물은 램프 어닐링 시스템을 사용하여 질소 분위기하에서 10초동안 1000 ℃에서 활성화된다. 이온 주입된 도펀트 불순물은 램프 어닐링동안 확산되고, n-형 소오스/드레인 영역 (1d/1e) 과 p-형 소오스/드레인 영역 (2d/2e) 은 도 1d 에 나타낸 바와 같은 측벽 스페이서 (1c 와 2c) 아래의 p-형 웰 (3a) 과 n-형 웰 (3b) 을 침투한다.
다음으로, 붕소/인으로 도핑된 절연층을 화학 기상 증착법에 의해 도 1d 에 나타낸 구조의 전체 표면상에 증착하여 중간 레벨 절연층 (4c) 을 형성한다. 포토레지스트층은 중간 레벨 절연층 (4c) 상의 포토레지스트 에칭 마스크 (도면표시생략) 로 패터닝되고, 포토레지스트 에칭 마스크는 중간 레벨 절연층의 부분을 에칭액에 노출시킨다. 중간 레벨 절연층 (4c) 의 부분이 제거되고, 접촉홀 (4d) 이 중간 레벨 절연층 (4c) 에 형성된다. n-형 소오스/드레인 영역 (1d/1e) 은 접촉홀에 노출된다. 포토레지스트 에칭 마스크는 접촉홀 (4d) 이 형성된 후에 분리된다.
알루미늄 합금이 스퍼터링법에 의해 중간 레벨 절연층상에 증착된다. 알루미늄 합금은 접촉홀 (4d)을 충전하고, 중간 레벨 절연층 (4c) 상에 연장하는 알루미늄 합금층을 팽창시킨다. 접촉홀 (4d) 내의 알루미늄 합금은 n-형 소오스/드레인 영역 (1d/1e) 과 p-형 소오스/드레인 영역 (2d/2e) 와 접촉된다.
포토레지스트층은 알루미늄 합금층상의 포토레지스트 에칭 마스크 (도면표시생략) 로 패터닝되고, 알루미늄 합금층은 선택적으로 에칭되어 알루미늄 합금층을 도 1e 에 나타낸 바와 같이 상부 레벨 금속 배선 (6a, 6b, 6c, 6d) 으로 형성한다.
n-채널형 전계 효과 트랜지스터 (1) 와 p-채널형 전계 효과 트랜지스터 (2) 는 상부 레벨 금속 배선을 통해 적절히 접속되며, 결합하여 상보 트랜지스터를 형성한다. n-채널형 전계 효과 트랜지스터 (1) 와 p-채널형 전계 효과 트랜지스터 (2) 는 각각 n-형 도펀트 불순물로 도핑된 게이트 전극 (1b) 과 p-형 도펀트 불순물로 도핑된 게이트 전극 (2b) 을 가지며, n-형 폴리실리콘의 게이트 전극 (1b) 과 p-형 폴리실리콘의 게이트 전극 (2b) 은 각각 n-형 소오스와 드레인 영역 (1d, 1e) 사이의 n-형 채널 영역과 p-형 소오스와 드레인 영역 (2d, 2e) 사이의 p-형 채널 영역을 형성한다. 그러므로, n-채널형 전계 효과 트랜지스터 (1) 와 p-채널형 전계 효과 트랜지스터 (2) 는 표면 채널형 전계 효과 트랜지스터로서 제공된다.
그러나, 종래의 상보 트랜지스터는 제조업자가 게이트 전극 (1b/2b) 과 소오스 및 드레인 영역 (1d/1e 및 2d/2e) 으로의 이온 주입을 적절하게 제어할 수 없는 문제점이 있다. 이온 주입의 문제점은 이하 상세히 설명한다. 상술한 바와 같이, 표면 채널형 전계 효과 트랜지스터는 도펀트 불순물로 동시에 도핑된 게이트 전극과 소오스 및 드레인 영역을 필요로 한다. 그러나, 2 종류의 도펀트 불순물은 일반적으로 확산 계수가 다르고, 이온 주입된 도펀트 불순물은 급속 어닐링동안 동시에 활성화된다. 상술한 종래 기술에 있어서, 비소는 확산 계수가 작으므로 게이트 전극 (1b) 과 p-형 웰 (3a) 로 이온 주입된다. 더욱이, 가속 에너지는 p-형 웰 (3a) 내의 얕은 p-n 접합을 형성하도록 충분히 낮고, 선량은 기생 저항에 의해 영향을 받지 않도록 선택된다. 이 방법으로, 이온 주입 조건은 얕은 소오스와 드레인 영역을 고려하여 결정된다. 그러나, 비소는 저속으로 폴리실리콘내로 확산한다. 그러므로, 폴리실리콘 게이트 전극 (1b) 에 도핑된 비소는 얇은 게이트 산화물층 (1a) 과 게이트 전극 (1b) 사이의 경계면에 거의 도달하지 않고, 게이트 전극 (1b) 의 하부는 도펀트 농도가 부족하게 된다. 도펀트 농도의 부족은 턴온시에 게이트 전극 (1b)에서 연장하는 공핍층의 원인이 되어, 게이트 산화물층 (1a) 의 유효 두께가 증가한다. 게이트 산화물층 (1a) 의 증가된 두께는 쇼트-채널 특성을 악화시키고 채널 전류의 양을 감소시킨다.
제조업자가 게이트 전극 (1b) 을 얇게 형성하면, 비소는 게이트 산화물층 (1a) 과 게이트 전극 (1b) 사이의 경계면에 도달할 수 있고, n-채널형 전계 효과 트랜지스터 (1) 는 비소의 부족에 의한 악화를 방지할 수 있다. 그러나, 게이트 전극 (1b, 2b) 은 도핑되지 않은 폴리실리콘층으로부터 동시에 패터닝된다. 제조업자가 게이트 전극 (1b) 의 두께를 감소시키면, 다른 게이트 전극 (2b) 도 또한 얇게 된다. 게이트 전극 (2b) 을 얇게 하면, 붕소는 비소보다 확산 계수가 크므로 급속 어닐링동안 붕소가 게이트 전극 (2b) 으로부터 게이트 산화물층 (2a) 을 통해 채널 영역으로 침투하는 다른 문제점이 있다. 채널 영역으로 주입된 붕소는 p-채널형 전계 효과 트랜지스터의 한계를 변화시키고 신뢰성을 악화시킨다.
그러므로, 소오스/드레인 영역의 깊이와 트랜지스터 특성 사이에 모순이 발생하고 제조업자는 제조 파라미터를 최적화하기가 어렵다. 전계 효과 트랜지스터 (1/2) 가 더 축소되면, 최적화가 더욱 어렵다.
그러므로, 본 발명의 중요한 목적은 트랜지스터의 특성을 악화시키지 않고 얕은 소오스와 드레인 영역을 갖는 2 종류의 전계 효과 트랜지스터를 갖는 반도체 장치를 제공하는 것이다.
또한 본 발명의 또다른 목적은 제조업자에 의해 용이하게 최적화되는 제조 파라미터를 갖는 반도체 장치를 제조하는 방법을 제공하는 것이다.
도 1a 내지 도 1e 는 표면 채널형 상보 트랜지스터를 제조하는 종래 기술에 의한 방법의 순서를 나타내는 단면도.
도 2a 내지 도 2j 는 본 발명에 의한 방법의 순서를 나타내는 단면도.
*도면의주요부분에대한부호의설명*
20: 실리콘 기판 20a: p-형 웰
20b: n-형 웰 21: 필드 산화물층
22: n-채널형 전계 효과 트랜지스터
23: p-채널형 전계 효과 트랜지스터
22b, 23b: 폴리실리콘 게이트 전극
22d, 23d: 실리콘 산화물
24a: 폴리실리콘층
24b: 실리콘 질화물층
24d, 24e: 실리콘 질화물 스트립
본 발명의 목적을 성취하기 위하여, 2 종류의 전계 효과 트랜지스터의 게이트 전극의 두께를 다르게 하는 것을 제안한다.
본 발명에 의하면, 제 1 도전형의 제 1 표면부와 제 1 도전형과 반대인 제 2 도전형의 제 2 표면부를 갖는 단일 반도체 기판상에 제조된 반도체 장치에 있어서, 제 1 표면부에 형성되고 제 1 채널 영역에 의해 서로 떨어져 있고, 제 2 도전형을 부여하기 위하여 제 1 도펀트 불순물로 도핑된 제 1 소오스 및 드레인 영역과, 제 1 채널 영역상에 형성된 제 1 게이트 절연층과, 제 1 도펀트 불순물로 도핑되고 제 1 두께를 갖는 제 1 게이트 절연층상의 제 1 게이트 전극을 포함하는 제 1 전계 효과 트랜지스터; 및 제 2 표면부에 형성되고 제 2 채널 영역에 의해 서로 떨어져 있고, 제 1 도전형을 부여하기 위하여 제 1 도펀트 불순물보다 큰 확산 계수를 갖는 제 2 도펀트 불순물로 도핑된 제 2 소오스 및 드레인 영역과, 제 2 채널 영역상에 형성된 제 2 게이트 절연층과, 제 2 도펀트 불순물로 도핑되고 제 2 두께를 갖는 제 2 게이트 절연층상의 제 2 게이트 전극을 포함하는 제 2 전계 효과 트랜지스터을 구비하고, 제 2 두께는 1 두께보다 작은 반도체 장치를 제공한다.
본 발명의 다른 형태에 의하면, a) 제 1 도전형의 제 1 표면부와 제 1 도전형과 반대인 제 2 도전형의 제 2 표면부를 갖는 반도체 기판을 준비하는 단계, b) 제 1 표면부와 제 2 표면부를 제 1 게이트 절연층과 제 2 게이트 절연층으로 피복하는 단계, c) 제 1 과 제 2 게이트 절연층상에 폴리실리콘층을 형성하는 단계, d) 폴리실리콘층으로부터 제 1 게이트 절연층상에 제 1 게이트 전극과 제 2 게이트 절연층상에 제 2 게이트 전극을 형성하는 단계로서, 제 1 게이트 전극과 제 2 게이트 전극은 각각 서로 다른 제 1 두께와 제 2 두께를 갖는 단계, e) 제 1 소오스 및 드레인 영역에 제 2 도전형을 부여하기 위하여 제 1 게이트 전극과 제 1 표면부로 제 1 도펀트 불순물을 주입하는 단계, 및 f) 제 2 소오스 및 드레인 영역에 제 1 도전형을 부여하기 위하여 제 2 게이트 전극과 제 2 표면부로 제 1 도펀트 불순물과 확산 계수가 다른 제 2 도펀트 불순물을 주입하는 단계를 구비하는 반도체 장치의 제조 방법을 제공한다.
본 발명에 의한 반도체 장치 및 그 제조 방법의 특징과 이점은 첨부된 도면을 참조하여 이하 상세히 설명한다.
먼저 도 2a 내지 도 2j를 참조하여 본 발명을 실시하는 제조 방법의 순서를 설명한다. 먼저, 실리콘 기판 (20) 을 준비하고, 실리콘 기판 (20) 의 주표면상에 두꺼운 필드 산화물층 (21a) 을 선택적으로 성장시킨다. 두꺼운 산화물층 (21) 의 형성을 위하여 LOCOS 법이 사용될 수 있다. 두꺼운 필드 산화물층 (21a) 은 주표면을 복수의 액티브 영역으로 분리하고, 2 개의 액티브 영역은 각각 n-채널형 전계 효과 트랜지스터 (22) 와 p-채널형 전계 효과 트랜지스터 (23) 로 할당된다.
p-형 웰 (20a) 과 n-형 웰 (20b) 은 각각 2 개의 액티브 영역에 형성된다. 웰 (20a, 20b) 을 형성하기 위하여 이온 주입이 사용되고, 전계 효과 트랜지스터의 한계와 내전압이 고려된다. 이 경우, 먼저 p-형 웰 (20a) 이 좌측 액티브 영역에 형성된 후, n-형 웰 (20b) 이 우측 액티브 영역에 형성된다.
좌측 액티브 영역은 포토레지스트 이온 주입 마스크 (도면표시생략) 로부터 노출되고, 붕소가 좌측 액티브 영역으로 이온 주입되어 p-형 웰 (20a) 을 형성한다. 이온주입은 다른 조건하에서 반복적으로 수행된다. 먼저 300 KeV 의 가속 에너지하에서 1 × 1013㎝-2의 선량으로 붕소가 주입된 후, 150 KeV 의 가속 에너지하에서 3 × 1012㎝-2의 선량 및 40 KeV 의 가속 에너지하에서 7 × 1012㎝-2의 선량으로 이온 주입된다.
포토레지스트 이온 주입 마스크가 분리된 후, 우측 액티브 영역은 또다른 포토레지스트 이온 주입 마스크 (도면표시생략) 로부터 노출된다. 인이 우측 액티브 영역으로 반복적으로 이온 주입된다. 제 1 이온 주입은 700 KeV 의 가속 에너지하에서 1.5 × 1013㎝-2의 선량으로 수행되고, 그후, 가속 에너지와 선량은 300 KeV 와 4 × 1012㎝-2의 선량으로 변화하고, 마지막 이온 주입은 60 KeV 의 가속 에너지하에서 5 × 1012㎝-2의 선량으로 수행된다. 포토레지스트 이온 주입 마스크가 분리되고, 이온 주입된 인은 도 2a 에 나타낸 바와 같이 n-형 웰 (20b) 을 형성한다.
실리콘 기판 (20) 은 건조 산소 분위기에 배치되고, p-형 웰 (20a) 의 표면과 n-형 웰 (20b) 의 표면은 850 ℃에서 열적으로 산화한다. 게이트 산화물층 (22a, 23a) 은 좌측과 우측 액티브 영역상에서 6 나노미터의 두께로 성장한다.
다음으로, 실리콘 기판 (20) 은 화학 기상 증착 시스템 (도면표시생략) 의 반응실에 배치되어 실란 또는 디실란이 650 ℃ 에서 분해된다. 도핑되지 않은 폴리실리콘이 구조의 전체 표면상에 증착되고, 게이트 산화물층 (22a, 23a) 은 도핑되지 않은 폴리실리콘 (24a) 으로 피복된다. 도펀트 불순물이 도핑되지 않은 폴리실리콘으로 주입되어도, 도펀트 농도는 1 × 1016㎝-3미만이다. 이 경우, 도핑되지 않은 폴리실리콘층 (24a) 의 두께는 200 나노미터로부터 300 나노미터이다. 왜냐하면, 1000 ℃에서 10 초동안의 급속 어닐링동안 30 KeV 의 가속 에너지하에서 3 × 1015㎝-2으로 붕소 플루오르화물로 도핑된 폴리실리콘 게이트 전극을 통해 붕소가 침투할 수 없기 때문이다.
도핑되지 않은 폴리실리콘의 증착후에, 실리콘 질화물이 화학 기상 증착법에 의해 도핑되지 않은 폴리실리콘층 (24a) 상에 20 나노미터 내지 40 나노미터의 두께로 증착된다. 실리콘 질화물은 700 ℃ 에서 실란과 암모니아의 혼합 가스로부터 발생된다. 결과적으로, 도 2b 에 나타낸 바와 같이 도핑되지 않은 폴리실리콘 (24a) 위에 실리콘 질화물층 (24b) 이 배치된다.
포토레지스트 용액을 실리콘 질화물층 (24b) 위에 분사하여 베이킹하므로써 실리콘 질화물층 (24b) 을 포토레지스트층으로 피복한다. 게이트 전극의 패턴 영상이 포토 마스크 (도면표시생략) 에 형성되고, 포토 마스크는 포토 레지스트층과 정렬된다. 자외선 광 또는 엑시머 레이저 광이 포토 마스크에 방사되고, 패턴 영상이 포토레지스트층에 전사되어 잔상을 형성한다. 잔상은 현상되고, 포토레지스트층은 포토레지스트 에칭 마스크 (25a) 로 패터닝된다.
실리콘 기판 (20) 은 플라즈마 에칭 시스템 (도면표시생략) 의 반응실에 배치되고, 포토레지스트 에칭 마스크 (25a) 는 실리콘 질화물층 (24b) 의 일부분과 도핑되지 않은 폴리실리콘층 (24a) 의 일부분을 에칭 가스에 노출시키고, 에칭 가스는 실리콘 질화물층 (24b) 과 도핑되지 않은 폴리실리콘층 (24a) 을 선택적으로 제거한다. 결과적으로, 실리콘 질화물층 (24b) 과 도핑되지 않은 폴리실리콘층 (24a) 은 도 2c 에 나타낸 바와 같이 실리콘 질화물 스트립 (24d, 24e) 과 도핑되지 않은 폴리실리콘 게이트 전극 (22b, 23b) 로 패터닝된다. 도핑되지 않은 폴리실리콘층 (24a) 를 패터닝하기 위한 에칭 가스가 도핑되지 않은 폴리실리콘과 실리콘 산화물 사이에 큰 선택도를 가져도, 게이트 산화물층 (22a, 23a) 이 부분적으로 에칭되고, 게이트 산화물층 (22a/23a) 의 두께는 감소한다.
다음으로, 실리콘 산화물이 화학 기상 증착법에 의해 구조의 전체 표면상에 100 나노미터 내지 150 나노미터의 두께로 증착되고, 실란 가스와 산소 가스는 화학 기상 증착법에 사용된다. 실란은 분해되고 800 ℃에서 산소와 반응한다. 실리콘 산화물층은 도핑되지 않은 폴리실리콘 게이트 전극 (22b/23b) 과 실리콘 질화물 스트립 (24d/24e) 상에 기하학적으로 연장한다. 실리콘 산화물층은 플라즈마 에칭 시스템에 의해 이방적으로 에칭되어 도 2d 에 나타낸 바와 같이 측벽 스페이서 (22c, 23c) 가 형성된다.
도 2d 에 나타낸 구조는 산소 분위기에 배치되고, 산소는 도핑되지 않은 폴리실리콘 게이트 전극 (22b/23b) 의 양쪽의 실리콘 산화물 (22d/23d) 을 5 나노미터 내지 10 나노미터의 두께로 증가시킨다. 그러나, 실리콘 질화물 스트립 (24d, 24e) 은 산화되지 않는다.
포토레지스트 마스크 (25b) 는 포토레지스트층으로부터 패터닝되고, p-형 웰 (20a) 은 포토레지스트 마스크 (25b) 로부터 노출된다. 실리콘 질화물 스트립 (24d) 은 65 ℃에서 인산에 노출된다. 고온의 인산은 실리콘 질화물 스트립 (24d) 을 제거하지만, 실리콘 산화물층 (22d), 측벽 스페이서 (22c) 및 도핑되지 않은 폴리실리콘 게이트 전극 (22b) 은 인산에 의해 손상되지 않는다. 그러므로, 도핑되지 않은 폴리실리콘 게이트 전극 (22b) 의 상부 표면은 도 2e 에 나타낸 바와 같이 측벽 스페이서 (22c) 의 갭에 노출된다.
도핑되지 않은 폴리실리콘 게이트 전극 (22b) 은 부분적으로 에칭되고, 도핑되지 않은 폴리실리콘 게이트 전극 (22b) 의 높이는 도 2f 에 나타낸 바와 같이 감소한다. 도핑되지 않은 폴리실리콘 게이트 전극 (22b) 은 얇게 되고, 포지티브 게이트 전압의 인가하에서 공핍층이 발생하지 않는다. 이 경우, 이하 설명하는 바와 같이 50 KeV 의 가속 에너지하에서 5 × 1015㎝-2의 선량으로 도핑되지 않은 폴리실리콘 게이트 전극 (22b) 에 이온 주입한 후에 1000 ℃에서 10 초동안 비소가 확산되고, 도핑되지 않은 폴리실리콘 게이트 전극 (22b) 은 150 나노미터 두께로 감소된다. 도핑되지 않은 폴리실리콘 게이트 전극 (22b) 은 부분적으로 에칭되고, 실리콘 산화물층 (22d) 은 p-형 웰 (20a) 을 에칭액으로부터 보호하여, P-형 웰 (20a) 은 손상되지 않는다.
비소가 50 KeV 의 가속 에너지하에서 5 × 1015㎝-2의 선량으로 p-형 웰 (20a) 과 도핑되지 않은 폴리실리콘 게이트 전극 (22b) 으로 이온 주입된다. 도핑되지 않은 폴리실리콘 게이트 전극 (22b) 은 도핑된 폴리실리콘 게이트 전극 (22b') 으로 변화되고, 표면 영역 (22e, 22f) 은 도 2g 에 나타낸 바와 같이 n-형 도펀트 불순물로 도핑된다.
포토레지스트 마스크 (25b) 가 분리되고, 포토레지스트 마스크 (25c) 는 포토레지스트층으로부터 패터닝된다. n-형 웰 (20b) 은 포토레지스트 마스크 (25c) 로부터 노출된다. 실리콘 질화물 스트립 (24e) 은 65 ℃에서 인산에 노출되어 도 2h 에 나타낸 바와 같이 에칭된다. 도핑되지 않은 폴리실리콘 게이트 전극 (23b) 은 측벽 스페이서 (23c) 의 갭에 노출된다. 그러나, 도핑되지 않은 폴리실리콘 게이트 전극 (23b) 은 에칭되지 않으므로, 도핑되지 않은 폴리실리콘 게이트 전극 (23b) 은 도핑된 폴리실리콘 (22b') 보다 높다.
붕소 플루오르화물 (BF2) 이 30 KeV 의 가속 에너지하에서 3 × 1015㎝-2의 선량으로 n-형 웰 (20b) 과 도핑되지 않은 폴리실리콘 게이트 전극 (23b) 으로 이온 주입된다. 도핑되지 않은 폴리실리콘 게이트 전극 (23b) 은 도핑된 폴리실리콘 게이트 전극 (23b') 으로 변환되고, 표면 영역 (23e/23f) 은 도 2i 에 나타낸 바와 같이 p-형 도펀트 불순물로 도핑된다.
다음으로, 포토레지스트 마스크 (25c) 는 분리되고, 그 결과의 구조는 할로겐 램프를 사용하여 램프 어닐링된다. 어닐링은 1000 ℃에서 10 초동안 수행되며, 표면 영역 (22e/22f, 23e/23f) 은 n-형 소오스 및 드레인 영역 (22e'/22f', 23e'/23f') 으로 제공된다.
붕소/인으로 도핑된 절연 물질이 화학 기상 증착법에 의해 구조의 전체 표면상에 증착되어 중간 레벨 절연층 (21b) 을 형성한다. 포토레지스트층은 중간 레벨 절연층 (21b) 상의 포토레지스트 에칭 마스크 (도면표시생략) 으로 패터닝되고, 포토레지스트 에칭 마스크는 중간 레벨 절연층 (21b) 의 부분을 에칭액에 노출시킨다. 중간 레벨 절연층 (21b) 의 부분이 제거되고, 접촉홀 (21c) 은 중간 레벨 절연층 (21b) 에 형성된다. n-형 소오스/드레인 영역 (22e'/22f') 과 p-형 소오스/드레인 영역 (23e'/23f') 은 접촉홀 (21c) 에 노출된다. 접촉홀 (21c) 을 형성한 후에 포토레지스트 에칭 마스크가 분리된다.
알루미늄 합금이 스퍼터링에 의해 중간 레벨 절연층 (21b) 상에 증착된다. 알루미늄 합금이 접촉홀 (21c) 에 충전되고, 중간 레벨 절연층 (21b) 상으로 연장하는 알루미늄 합금층으로 팽창한다. 접촉홀 (21c) 내의 알루미늄 합금은 n-형 소오스/드레인 영역 (22e'/22f') 과 p-형 소오스/드레인 영역 (23e'/23f') 과 접촉한다.
포토레지스트층은 알루미늄 합금층상의 포토레지스트 에칭 마스크 (도면표시생략) 로 패터닝되고, 알루미늄 합금층은 선택적으로 에칭되어 도 2j 에 나타낸 바와 같이 상부 레벨 금속 배선 (26a, 26b, 26c, 26d) 으로 형성한다. 상부 레벨 금속 배선 (26d, 26a) 은 포지티브 전원 및 접지선에 접속될 수 있고, 상부 레벨 금속 배선 (26b, 26c) 은 상보 트랜지스터를 형성하기 위하여 서로 접속된다.
상술한 바와 같이, 본 발명에 의한 도핑된 폴리실리콘 게이트 전극 (22b', 23b') 은 각각의 두께로 적절히 조절된다. 결과적으로, 2 종류의 도펀트 불순물은 게이트 전극 (22b'/23b') 에 적절히 확산되고, 얕은 소오스 및 드레인 영역 (22e'/22f', 23e'/23f')을 형성한다. 비소는 게이트 산화물층 (22a) 과 도핑된 폴리실리콘 게이트 전극 (22b') 사이의 경계면에 도달하고, 붕소는 게이트 산화물층 (23a) 을 통해 채널 영역으로 침투하지 않는다. 이러한 이유로, n-채널형 전계 효과 트랜지스터 (22) 와 p-채널형 전계 효과 트랜지스터 (23) 는 트랜지스터 특성에 있어서 안정하다.
이상, 본 발명의 특정한 실시예에 대하여 상세히 설명하였지만, 본 기술에 숙련된 자는 본 발명의 사상과 범위를 벗어나지 않는 한도내에서 다양한 변형과 변경이 가능하다는 것은 자명한 것이다.
예를 들어, 측벽 스페이서는 다른 절연 물질로 이루어질 수 있다. 이 경우, 도핑되지 않은 폴리실리콘 게이트 전극의 열산화후에 절연 물질을 증착하는 것이 바람직하다. 왜냐하면, 실리콘 산화물은 도핑되지 않은 폴리실리콘층과 절연 물질층사이에 접착을 강화시키기 때문이다.
다른 반도체 장치는 개별적인 신호에 의해 독립적으로 동작하는 n-채널형 전계 효과 트랜지스터 (22) 와 p-채널형 전계 효과 트랜지스터 (23) 를 가질 수 있다. 즉, 전계 효과 트랜지스터 (22, 23) 는 상보 트랜지스터를 형성하지 않을 수도 있다.
상술한 실시예에서는, 먼저 n-채널 전계 효과 트랜지스터가 p-형 웰 (20a) 상에 형성된다. 그러나, 먼저 p-채널형 전계 효과 트랜지스터가 n-형 웰 (20b) 상에 형성될 수도 있다.
상술한 바와 같이, 본 발명에 의하면, 트랜지스터의 특성을 악화시키지 않고 얕은 소오스와 드레인 영역을 갖는 2 종류의 전계 효과 트랜지스터를 갖는 반도체 장치를 제공할 수 있다.

Claims (11)

  1. 제 1 도전형의 제 1 표면부 (20b) 와 상기 제 1 도전형과 반대인 제 2 도전형의 제 2 표면부 (20a) 를 갖는 단일 반도체 기판 (20) 상에 제조된 반도체 장치에 있어서,
    상기 제 1 표면부 (20b) 에 형성되고 제 1 채널 영역에 의해 서로 떨어져 있고, 상기 제 2 도전형을 부여하기 위하여 제 1 도펀트 불순물로 도핑된 제 1 소오스 및 드레인 영역 (23e'/23f') 과,
    상기 제 1 채널 영역상에 형성된 제 1 게이트 절연층 (23a) 과,
    상기 제 1 도펀트 불순물로 도핑되고 제 1 두께를 갖는 상기 제 1 게이트 절연층 (23a) 상의 제 1 게이트 전극 (23b') 을 포함하는 제 1 전계 효과 트랜지스터 (23); 및
    상기 제 2 표면부 (20a) 에 형성되고 제 2 채널 영역에 의해 서로 떨어져 있고, 상기 제 1 도전형을 부여하기 위하여 제 1 도펀트 불순물보다 큰 확산 계수를 갖는 제 2 도펀트 불순물로 도핑된 제 2 소오스 및 드레인 영역 (22e'/22f') 과,
    상기 제 2 채널 영역상에 형성된 제 2 게이트 절연층 (22a) 과,
    상기 제 2 도펀트 불순물로 도핑되고 제 2 두께를 갖는 상기 제 2 게이트 절연층 (22a) 상의 제 2 게이트 전극 (22b') 을 포함하는 제 2 전계 효과 트랜지스터 (22) 을 구비하고,
    상기 제 2 두께는 상기 제 1 두께보다 작은 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제 1 두께는 소정 시간동안 확산되는 상기 제 1 도펀트 불순물로부터 상기 제 1 채널 영역을 보호하도록 결정되고, 상기 제 2 두께는 상기 소정 시간동안의 확산동안 상기 제 2 도펀트 불순물이 상기 제 2 게이트 절연층 (22a) 과 상기 제 2 게이트 전극 (22b') 사이의 경계면에 도달하도록 결정되는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 제 1 도펀트 불순물과 상기 제 2 도펀트 불순물은 각각 붕소 플루오르화물과 비소인 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서, 상기 제 2 게이트 전극 (22b') 은 약 150 나노미터의 두께를 갖는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 제 1 전계 효과 트랜지스터 (23) 와 상기 제 2 전계 효과 트랜지스터 (22) 는 각각 상기 제 1 게이트 전극 (23b') 의 측면과 상기 제 2 게이트 전극 (22b') 의 측면상에 형성된 각각의 절연 측벽 스페이서 (23c; 22c)를 더 갖는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서, 상기 제 1 전계 효고 트랜지스터 (23) 와 상기 제 2 전계 효과 트랜지스터 (22) 는 각각 상기 제 1 채널 영역의 양측상의 상기 제 1 표면부 (20b) 상에 성장한 상기 제 1 게이트 절연층 (23a) 보다 두꺼운 제 1 절연 보호층 (23d) 과 상기 제 2 채널 영역의 양측상의 상기 제 2 표면부 (20a) 상에 성장한 상기 제 2 게이트 절연층 (22a) 보다 두꺼운 제 2 절연 보호층 (22d) 을 더 갖는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서, 상기 제 1 전계 효과 트랜지스터 (23) 와 상기 제 2 전계 효과 트랜지스터 (22) 는 결합하여 상보 트랜지스터를 형성하는 것을 특징으로 하는 반도체 장치.
  8. a) 제 1 도전형의 제 1 표면부 (20a) 와 상기 제 1 도전형과 반대인 제 2 도전형의 제 2 표면부 (20b) 를 갖는 반도체 기판 (20) 을 준비하는 단계,
    b) 상기 제 1 표면부 (20a) 와 상기 제 2 표면부 (20b) 를 제 1 게이트 절연층 (22a) 과 제 2 게이트 절연층 (23a) 으로 피복하는 단계,
    c) 상기 제 1 과 제 2 게이트 절연층 (22a/23a) 상에 폴리실리콘층 (24a)을 형성하는 단계,
    d) 상기 폴리실리콘층 (24a) 으로부터 상기 제 1 게이트 절연층 (22a) 상에 제 1 게이트 전극 (22b) 과 상기 제 2 게이트 절연층 (23a) 상에 제 2 게이트 전극 (23b)을 형성하는 단계로서, 상기 제 1 게이트 전극 (22b) 과 상기 제 2 게이트 전극 (23b) 은 각각 서로 다른 제 1 두께와 제 2 두께를 갖는 단계,
    e) 제 1 소오스 및 드레인 영역 (22e'/22f') 에 상기 제 2 도전형을 부여하기 위하여 상기 제 1 게이트 전극 (22b) 과 상기 제 1 표면부 (20a) 로 제 1 도펀트 불순물을 주입하는 단계, 및
    f) 제 2 소오스 및 드레인 영역에 상기 제 1 도전형을 부여하기 위하여 상기 제 2 게이트 전극 (23b) 과 상기 제 2 표면부 (20b) 로 상기 제 1 도펀트 불순물과 확산 계수가 다른 제 2 도펀트 불순물을 주입하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서, 상기 d) 단계는
    d-1) 상기 폴리실리콘층 (24a) 상에 상기 제 1 과 제 2 게이트 전극 (22b/23b) 의 패턴을 갖는 제 1 포토레지스트 마스크 (25a) 를 형성하는 단계,
    d-2) 에칭법에 의해 상기 패턴을 상기 폴리실리콘층 (24a) 에 전사하여 상기 제 1 게이트 전극 (22b) 과 상기 제 2 게이트 전극 (23b) 을 형성하는 단계,
    d-3) 상기 제 1 게이트 전극과 상기 제 2 게이트 전극중의 하나 (22b) 보다 두꺼운 상기 제 1 게이트 전극과 상기 제 2 게이트 전극중의 다른 하나 (23b) 를 제 2 포토레지스트 마스크 (25b) 로 피복하는 단계,
    d-4) 상기 제 1 게이트 전극과 상기 제 2 게이트 전극중의 상기 하나 (22b) 를 부분적으로 에칭하여 두께를 감소시키는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 8 항에 있어서, 상기 d) 단계는
    d-1) 상기 폴리실리콘층 (24a) 상에 상기 제 1 과 제 2 게이트 전극의 패턴을 갖는 제 1 포토레지스트 마스크 (25a) 를 형성하는 단계,
    d-2) 에칭법에 의해 상기 패턴을 상기 폴리실리콘층 (24a) 에 전사하여 상기 제 1 게이트 전극 (22b) 과 상기 제 2 게이트 전극 (23b) 을 형성하는 단계,
    d-3) 상기 제 1 게이트 전극 (22b) 보다 두꺼운 상기 제 2 게이트 전극 (23b) 과 상기 제 2 표면부 (20b) 를 제 2 포토레지스트 마스크 (25b) 로 피복하는 단계,
    d-4) 상기 제 1 게이트 전극 (22b) 을 부분적으로 에칭하여 그 두께를 감소시키는 단계를 포함하며,
    상기 e) 단계는
    e-1) 상기 제 2 도펀트 불순물보다 확산 계수가 작은 상기 제 1 도펀트 불순물을 서로 자기 정렬 (self-aligned) 방법으로 상기 제 1 게이트 전극 (22b) 과 상기 제 1 표면부 (20a) 로 이온 주입하는 단계,
    e-2) 상기 제 2 포토레지스트 마스크 (25b) 를 분리하는 단계,
    e-3) 상기 제 1 표면부 (20a) 와 상기 제 1 게이트 전극 (23b) 을 제 3 포토레지스트 마스크 (25c) 로 피복하는 단계, 및
    e-4) 상기 제 2 도펀트 불순물을 서로 자기 정렬 방법으로 상기 제 2 게이트 전극 (23b) 과 상기 제 2 표면부 (20b) 로 이온 주입하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 8 항에 있어서,
    g) 상기 c) 단계와 상기 d) 단계 사이에 상기 폴리실리콘층 (24a) 상에 산소에 대하여 보호하는 제 1 절연 물질의 제 1 절연층 (24b) 을 적층하는 단계를 더 구비하며,
    상기 d) 단계는
    d-1) 상기 제 1 절연층 (24b) 상에 상기 제 1 과 제 2 게이트 전극 (22b/23b) 의 패턴을 갖는 제 1 포토레지스트 마스크 (25a) 를 형성하는 단계,
    d-2) 에칭법에 의해 상기 패턴을 상기 제 1 절연층 (24b) 과 상기 폴리실리콘층 (24a) 으로 전사하여 상기 제 1 게이트 전극 (22b) 이 상기 제 1 절연 물질의 제 1 보호 스트립 (24d) 으로 피복되고 상기 제 2 게이트 전극 (23b) 이 상기 제 1 절연 물질의 제 2 보호 스트립 (24e) 으로 피복되는 단계,
    d-3) 제 1 절연 물질과 제 2 절연 물질 사이에 선택도를 갖는 제 1 에칭액을 사용하는 에칭을 통해, 상기 제 1 보호 스트립 (24d) 으로 피복된 상기 제 2 게이트 전극 (22b) 과 상기 제 2 보호 스트립 (24e) 으로 피복된 상기 제 2 게이트 전극 (23b) 의 측면상에 제 2 절연 물질의 제 1 측벽 스페이서 (22c) 와 상기 제 2 절연 물질의 제 2 측벽 스페이서 (23c)를 형성하는 단계,
    d-4) 상기 제 1 채널 영역의 양쪽의 상기 제 1 표면부 (20a) 와 상기 제 2 채널 영역의 양쪽의 상기 제 2 표면부 (20b) 를 산화하여 상기 제 1 게이트 절연층 (22a) 보다 두꺼운 제 1 보호층 (22d) 과 상기 제 2 게이트 절연층 (23a) 보다 두꺼운 제 2 보호층 (23d) 을 성장시키는 단계,
    d-5) 상기 제 1 게이트 전극과 상기 제 2 게이트 전극의 하나 (22b) 보다 두꺼운 상기 제 1 게이트 전극과 상기 제 2 게이트 전극의 다른 하나 (23b)를 제 2 포토레지스트 마스크 (25b) 로 피복하는 단계,
    d-6) 상기 제 1 게이트 전극과 상기 제 2 게이트 전극의 상기 하나 (22b) 로부터 상기 제 1 보호 스트립과 상기 제 2 보호 스트립의 결합된 하나 (24d) 를 제거하는 단계,
    d-7) 상기 제 1 게이트 전극과 상기 제 2 게이트 전극의 하나 (22b) 를 부분적으로 에칭하여 두께를 감소시키는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1019970006664A 1996-02-28 1997-02-28 게이트 전극의 두께가 다른 전계 효과 트랜지스터를 갖는 반도체 장치 및 그 제조 방법 KR100245109B1 (ko)

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JP8041156A JP2924763B2 (ja) 1996-02-28 1996-02-28 半導体装置の製造方法
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