KR100319872B1 - 신뢰성이개선된바이씨모스(BiCMOS)반도체장치의제조방법 - Google Patents

Abstract

본 발명은 기판상에 모스 트렌지스터와 바이폴라 트렌지스터로 구성되는 BiCMOS 반도체 장치의 제조방법을 제공한다. 본 발명은 상기 바이폴라 트랜지스터 형성영역에 게이트 산화막 및 게이트 전극이 형성된 상태에서 상기 모스 트렌지스터의 형성영역의 상기 게이트 산화막 및 게이트 전극 측면에 스페이서를 형성한다. 이에 따라, LDD구조를 형성하기 위한 CMOS 트렌지스터의 산화막을 전면에서 건식식각시 에미터-베이스 활성영역과 고농도 콜렉터 활성영역을 분리시키는 필드 산화막에 손상을 주지 않아 이들 활성영역간의 전기적 분리의 안정을 꾀할 수 있어 바이폴라 트렌지스터의 신뢰성을 향상시킬 수 있다.

Description

신뢰성이 개선된 바이씨모스(BiCMOS) 반도체 장치의 제조방법

본 발명은 BiCMOS 반도체 장치의 제조방법에 관한 것으로, 특히 바이폴라 트렌지스터의 활성영역과 비활성영역간의 전기적 분리가 향상된 BiCMOS 반도체 장치의 제조방법에 관한 것이다.

하나의 반도체 기판상에 다른 반도체 소자들, 예를 들어 바이폴라 트랜지스터와 상보형 모스트렌지스터(CMOS 트렌지스터)를 형성하는 반도체 집적회로 장치(이하, BiCMOS 반도체 장치라 함)가 1969년 경부터 시도되고 있다.(IEEE, Trans, Electron Devices, Vol. DE-16, No, 11, P945∼951, 1969, 11)

BiCMOS 반도체 장치의 장점은 바이폴라 집적회로의 고속, 고구동능력, 고성능아날로그의 이점과, CMOS 집적회로의 저소비전력, 고집적도 등의 이점을 동일기판상에서 실현할 수 있다는 것으로 반도체 제조장치에서 사용하기 좋은 기술로 받아들여지고 있다. 따라서, BiCMOS 반도체 장치의 상기 이점을 가장 잘 실현하기 위해서는 구성소자들중 일부소자들의 장점을 살리기 위해 다른 소자들의 장점이 희생되지 않도록 각 소자의 장점을 이용해야 한다.

한편 일반적인 BiCMOS 반도체 제조방법에서는 LDD(lightly-doped drain)구조를 사용하며, 상기 LDD구조를 형성하기 위해 게이트 산화막을 약 2000∼4000Å의 두께로 형성한후, 도포된 산화막을 전면식각하는 방법을 사용한다. 그러나. 전면 건식식각시 바이폴라 트랜지스터의 에미터-베이스 접합 활성영역(이미터-베이스 활성영역)에 실리콘 표면손상을 초래하여, 전류이득의 선형성 저하와 누설전류의 발생등 바이폴라 트랜지스터의 신뢰성에 악영향을 미치게 된다.

상기 신뢰성의 악화를 해결하기 위한 일반적인 방법은 게이트 산화막 및 게이트 전극형성용 막(이하, 게이트 형성용 막이라 칭함)의 식각시 바이폴라 트렌지스터의 에미터-베이스영역에 게이트 형성용 막을 남겨두어, 후속공정인 LDD구조 형성용 산화막을 전면식각시 에미터-베이스 접합 활성영역이 보호되도록 하는 방법을 사용하고 있다.

제1A도 내지 제1H도는 상술한 종래기술에 의한 BiCMOS의 제조방법의 일실시예를 설명하기 위하여 도시한 단면도들로써, 설명의 편의상 바이폴라 트렌지스터가 형성되는 영역만을 도시한 단면도이다.

제1A도는 N형 매몰층을 형성하는 단계를 나타낸다. 구체적으로, P형 반도체 기판(1)의 일표면에 비소등의 불순물의 도핑에 의해 N형 매몰층(3)을 형성한다. 상기 N형 매몰층(3)은 바이폴라 트렌지스터의 저항 감소를 위하여 형성한다.

제1B도는 에피택셜층(이하 에피층이라 칭함)을 형성하고 그 내부에 N형 웰을 형성하는 단계를 나타낸다. 구체적으로, 상기 N형 매몰층(3)상에 에피층(5)을 소정의 두께로 형성시킨후 그 내부에 불순물, 예컨데 비소, 인등을 도핑하여 N형 웰(7)을 형성한다.

제1C도는 비활성 영역에 필드산화막을 형성하는 단계를 나타낸다. 구체적으로, 에피층(5) 및 N형 웰(7)상에 CMOS트렌지스터의 소자간 또는 에미터-베이스 활성영역(a)과 콜렉터 영역(b)을 분리해주는 필드 산화막(9)을 통상의 방법, 예컨데 LOCOS방법을 사용하여 비활성 영역에 형성한다.

제1D도는 CMOS 트렌지스터의 게이트 산화막과 게이트 전극용 도전물질을 형성하는 단계를 나타낸다. 먼저, 기판(1)의 전면에 CMOS트렌지스터의 역치전압을 조절하기 위한 이온주입을 실시한후, 필드 산화막(9)이 형성된 기판(1)의 전면에 CMOS 트렌지스터의 게이트막 산화막용 절연물질을 형성한후, 이어서 게이트 전극용 도전물질을 형성하여 게이트 형성용 막을 형성한다.

다음에, CMOS 트렌지스터가 형성되는 영역(도시 안됨)과 바이폴라 트렌지스터의 에미터-베이스 활성영역(a)과 인접한 필드산화막의 일부를 제외한 영역에 형성된 상기 게이트 형성용 막을 식각한다. 이렇게 되면, 제1D도에 도시한 바와 같이, 에미터-베이스 활성영역(a) 및 그 인접한 필드산화막(9)을 포함하는 영역에 CMOS 트렌지스터용 게이트 산화막(11)과 게이트 전극(13)이 형성된다. 따라서, 후속공정인 CMOS트렌지스터의 LDD구조 형성을 위한 측벽 산화막의 식각시 CMOS 트렌지스터용 게이트 산화막(11)과 게이트 전극(13)이 에미터-베이스 활성영역을 보호해 주기 때문에 에미터-베이스 활성영역(a)은 상기 식각으로부터의 손상을 방지할 수 있다.

다음에, 바이폴라 트렌지스터의 에미터-베이스 활성영역 및 그인접한 일부의 필드산화막을 제외한 영역, 즉 CMOS 트렌지스터가 형성되는 영역 및 콜렉터 형성영역에 포토레지스트막(15)을 형성한다.

제1E도는 게이트 산화막 및 게이트 전극을 식각한후 베이스 형성용 이온주입을 실시하는 단계를 나타낸다. 구체적으로, 상기 형성된 CMOS 트렌지스터용 게이트 산화막(11) 및 게이트 전극(13)을 제거해 주어야만 후공정의 에미터 형성이 가능하다. 따라서, 상기 CMOS 트렌지스터용 게이트 전극(13)상에 잔존하는 산화막(도시 안됨)을 먼저 제거한후, 상기 포토레지스트막(15)을 식각 마스크로하여 상기 CMOS 트렌지스터용 게이트 산화막(11) 및 게이트 전극(13)을 식각한다. 상기 잔존하는 산화막은 주로 LDD구조 형성을 위한 CMOS 트렌지터의 산화막의 전면식각시 잔유하게 되거나, 고온 열산화 공정, 예를 들면, 다결정 실리콘 게이트의 경우 게이트 형성후 재산화 공정에 의해 형성된다. 상기 산화막의 식각시 비활성영역의 필드 산화막(9a)이 제1E도에 도시한 바와 같이 일부 식각되어 손상을 받게 된다. 다음에, 베이스 형성용 이온주입을 전면에 실시한다.

제1F도는 에미터 형성용 접촉창을 형성하는 단계를 나타낸다. 설명의 편의상 제1E도에 도시한 필드산화막(9a)의 손상은 도시하지 않았다.

제2F도를 참조하면, 상기 포토레지스트막(15)을 제거한후 에미터 형성용 접촉창 형성을 위한 물질, 예컨데 산화막을 1000∼3000Å을 형성한후 패터닝하여 에미터 형성용 접촉창을 갖는 제1 절연막(17)을 형성한다. 또한, 상기 산화막 형성시에 상기 이온 주입된 베이스 형성용 불순물이 확산되어 베이스 영역(19)을 형성되고, 고농도의 콜렉터 영역 (21)이 형성된다.

제1G도는 에미터 및 에미터용 게이트 산화막과 게이트 전극을 형성하는 단계를 나타낸다. 상기 에미터 형성용 접촉층상의 일부에 에미터용 게이트 산화막(23) 및 게이트 전극(25)을 형성한다. 상기 에미터 형성용 게이트전극(25)은 고농도의 불순물이 도핑되어 있어 확산에 의해 에미터층(27)을 형성한다. 이어서, 기판의 전면에 제2절연막(29)을 형성한다.

제1H도는 금속 전극을 형성하는 단계를 나타낸다. 구체적으로, 상기 제2 절연막(29) 및 제1 절연막(17)를 부분적으로 식각하여 접촉창을 갖는 층간절연막(29a)을 형성한다. 이어서, 상기 접촉창을 갖는 층간절연막상(29a)에 금속물질을 증착한후 패터닝하여 금속전극(31)을 형성한다.

이상, 종래기술은 LDD구조를 형성하기 위한 CMOS 트렌지스터의 산화막을 전면에서 건식식각후, 후공정인 이온 주입공정전에 에미터-베이스 접합 활성영역을 보호하는 게이트 형성용 막을 반드시 식각해 주어야 한다. 따라서, 종래의 기술에서는 상기 게이트 형성용 막의 식각할때, CMOS트렌지스터의 게이트 형성용 막이 에미터-베이스 활성영역에만 형성되기 때문에 에미터-베이스 활성영역과 고농도 콜렉터 활성영역을 분리시키는 필드 산화막에 손상을 주어 이들 활성영역간의 전기적 분리가 불안정되어 바이폴라 트렌지스터의 신뢰성에 악화되는 문제점이 있다.

따라서 본 발명의 목적은 바이폴라 트렌지스터의 필드산화막의 손상에 의해 전기적 분리가 불안정하게 되는 문제를 해결하는 BiCMOS 반도체 장치의 제조방법을 제공하는 데 있다.

상기 목적을 달성하기 위하여 본 발명은 기판상에 모스 트렌지스터와 바이폴라 트렌지스터로 구성되는 BiCMOS 반도체 장치의 제조방법에 있어서,

상기 기판상의 바이폴라 트렌지스터 영역에 매몰층을 형성하는 단계;

상기 매몰층을 포함하는 기판의 전면에 에피택셜층을 형성하는 단계;

상기 에피텍셜충에 N형 또는 P형 웰을 형성하는 단계;

상기 기판에 상기 바이폴라 트렌지스터의 활성영역과 비활성 영역을 한정하고, 상기 모스 트렌지스터의 형성영역과 상기 바이폴라 트렌지스터의 형성영역를 분리하는 필드산화막을 형성하는 단계:

상기 바이폴라 트렌지스터의 형성 영역 및 모스 트렌지스터의 형성영역에 모스 트렌지스터용 게이트 산화막과 게이트 전극을 형성하는 단계:

상기 바이폴라 트랜지스터의 형성영역에 게이트 산화막 및 게이트 전극이 형성된 상태에서 상기 모스 트렌지스터의 형성영역의 상기 게이트 산화막 및 게이트 전극 측면에 스페이서를 형성하는 단계; 및

상기 바이폴라 트렌지스터의 형성 영역의 게이트 산화막 및 게이트 전극을 식각하는 단계를 포함하는 것을 특징으로 한다.

상기 바이폴라 트렌지스터의 형성 영역의 게이트 산화막 및 게이트 전극을 식각하는 단계후에 베이스, 콜렉터 및 에미터를 형성하는 단계를 더 포함할 수 있으며, 상기 스페이서는 기판의 전면에 절연막을 형성한후 건식식각하여 형성할 수 있다.

또한, 상기 바이폴라 트렌지스터의 형성 영역의 게이트 산화막 및 게이트 전극을 식각하는 단계는, 바이폴라 트렌지스터의 에미터-베이스 활성영역과 콜렉터 활성영역간의 필드산화막을 포함하는 영역을 노출시키는 포토레지스트막을 식각마스크로 하여 식각한다.

또한, 상기 베이스, 콜렉터 및 에미터를 형성하는 단계는, 상기 필드산화막이 형성된 기판의 전면에 베이스 형성용 접촉창을 갖는 산화막 패턴과 콜렉터를 형성하는 단계, 상기 베이스 형성용 접촉창에 에미터, 에미터용 게이트 산화막과 게이트 전극을 형성하는 단계; 및 상기 에미터 및 콜렉터상에 금속 전극을 형성하는 단계를 포함하여 형성한다.

본 발명에 의하면, LDD구조를 형성하기 위한 CMOS 트렌지스터의 산화막을 전면에서 건식식각시 에미터-베이스 활성영역과 고농도 콜렉터 활성영역을 분리시키는 필드 산화막에 손상을 주지 않아 이들 활성영역간의 전기적 분리의 안정을 꾀할 수 있어 바이폴라 트렌지스터의 신뢰성을 향상시킬 수 있다.

이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다.

제2A도 내지 제2H도는 본 발명에 의한 BiCMOS의 제조방법의 일실시예를 설명하기 위하여 도시한 단면도들로써, 설명의 편의상 바이폴라 트렌지스터가 형성되는 영역만을 도시한 단면도이다.

제2A도는 N형 매몰층을 형성하는 단계를 나타낸다. 구체적으로, P형 반도체기판(31)의 일표면에 비소등의 불순물의 도핑에 의해 N형 매몰층(33)을 형성한다. 상기 N형 매몰층(33)은 바이폴라 트렌지스터의 저항 감소를 위하여 형성한다.

제2B도는 에피택셜층(이하 에피층이라 칭함)을 형성하고 그 내부에 N형 웰을 형성하는 단계를 나타낸다. 구체적으로, 상기 N형 매몰층(33)상에 에피층(35)을 소정의 두께로 형성시킨후 그 내부에 불순물, 예컨데 비소, 인등을 도핑하여 N형 웰(37)을 형성한다.

제2C도는 비활성 영역에 필드산화막을 형성하는 단계를 나타낸다. 구체적으로, 에피층(35) 및 N형 웰(37)상에 CMOS트렌지스터의 소자간 또는 에미터-베이스 활성영역(c)과 콜렉터 영역(d)을 분리해주는 필드 산화막(39)을 LOCOS방법을 사용하여 비활성 영역에 형성한다.

제2D도는 CMOS 트렌지스터의 게이트 산화막과 게이트 전극용 도전물질을 형성하는 단계를 나타낸다. 먼저, 기판(31)의 전면에 CMOS트렌지스터의 역치전압을 조절하기 위한 이온주입을 실시한후, 필드 산화막(39)이 형성된 기판(31)의 전면에 CMOS 트렌지스터의 게이트막 산화막용 절연물질을 형성한후 게이트 전극용 도전물질을 형성하여 게이트 형성용 막을 형성한다.

다음에, CMOS 트렌지스터가 형성되는 영역(도시 안됨)을 제외한 영역에 형성된 상기 게이트 형성용 막을 식각한다. 이렇게 되면, 제2D도에 도시한 바와 같이, 에미터-베이스 활성영역(c), 콜렉터 활성영역(d), 필드산화막(9)을 포함하는 영역, 즉 타능동소자와 분리영역을 제외한 실질적인 바이폴라 트렌지스터의 전체영역에 CMOS 트렌지스터용 게이트 산화막(41)과 게이트 전극(43)이 형성된다. 따라서, 후속공정인 CMOS트렌지스터의 LDD구조 형성을 위한 측벽 산화막의 식각시 CMOS 트렌지스터용 게이트 산화막(41)과 게이트 전극(43)이 에미터-베이스 활성영역을 보호해 주기때문에 에미터-베이스 활성영역(c)은 상기 식각으로부터의 손상을 방지할 수 있다.

다음에, 타능동소자와 분리영역을 제외한 실질적인 바이폴라 트렌지스터의 전체영역을 제외한 영역, 즉 CMOS트렌지스터가 형성되는 영역 및 소자간 분리영역에 포토레지스트막(45)을 형성한다.

제2E도는 게이트 산화막 및 제이트 전극을 식각한후 베이스 형성용 이온주입을 실시하는 단계를 나타낸다. 구체적으로, 상기 형성된 CMOS트렌지스터용 게이트 산화막(41) 및 게이트 전극(43)을 제거해 주어야만 후공정의 에미터 형성이 가능하다. 따라서, 상기 CMOS 트렌지스터용 게이트 전극(43)상에 잔존하는 산화막(도시 안됨)을 먼저 제거한후, 상기 포토레지스트막(45)을 식각 마스크로하여 상기 CMOS 트렌지스터용 게이트 산화막(41) 및 게이트 전극(43)을 식각한다.

상기 잔존하는 산화막은 주로 LDD구조 형성을 위한 CMOS 트렌지터의 산화막의 전면식각시 잔유하게 되거나, 고온 열산화 공정, 예를 들면, 다결정 실리콘 게이트의 경우 게이트 형성후 재산화 공정에 의해 형성된다. 상기 산화막의 식각시 비활성영역의 소자간의 분리영역에 형성된 필드 산화막(39a)이 제2E도에 도시한 바와 같이 일부 식각되어 손상을 받게 된다. 다음에, 베이스 형성용 이온주입을 전면에 실시한다.

제2F도는 에미터 형성용 접촉창을 형성하는 단계를 나타낸다. 설명의 편의상제2E도에 도시한 필드산화막(39a)의 손상은 도시하지 않았다.

제1F도를 참조하면, 상기 포토레지스트막(45)을 제거한후 에미터 형성용 접촉창형성을 위한 물질, 예컨데 산화막을 1000∼3000Å을 형성한후 패터닝하여 에미터 형성용 접촉창을 갖는 제1 절연막(47)을 형성한다. 또한, 상기 산화막 형성시에 상기 이온 주입된 베이스 형성용 불순물이 확산되어 베이스 영역(49)을 형성되고, 고농도의 콜렉터 영역 (51)이 형성된다.

제2G도는 에미터층 및 에미터용 게이트 산화막과 게이트 전극을 형성하는 단계를 나타낸다. 상기 에미터 형성용 접촉층상의 일부에 에미터용 게이트 산화막(53) 및 게이트 전극(55)을 형성한다. 상기 에미터 형성용 게이트전극(55)은 고농도의 불순물이 도핑되어 있어 확산에 의해 에미터층(57)을 형성한다. 이어서, 기판의 전면에 제2절연막(59)을 형성한다.

제2H도는 금속 전극을 형성하는 단계를 나타낸다. 구체적으로, 상기 제2 절연막(59) 및 제1 절연막(47)를 부분적으로 식각하여 접촉창을 갖는 층간절연막(59a)을 형성한다. 이어서, 상기 접촉창을 갖는 층간절연막상(59a)에 금속물질을 증착한후 패터닝하여 금속전극(61)을 형성한다.

본 발명은 LDD구조를 형성하기 위한 CMOS 트렌지스터의 산화막을 전면에서 건식식각시 CMOS트렌지스터의 게이트 형성용 막이 에미터-베이스 활성영역, 콜렉터 활성영역 및 필드산화막을 포함하는 바이폴라 트렌지스터의 전영역에 형성되기 때문에 에미터-베이스 활성영역과 고농도 콜렉터 활성영역을 분리시키는 필드 산화막에 손상을 주지 않아 이들 활성영역간의 전기적 분리의 안정을 꾀하여 바이폴라 트렌지스터의 신뢰성을 향상시킬 수 있다.

이상 본 발명을 구체적인 실시예들을 들어 설명하였으나, 본 발명은 상기 실시예에 국한되지 아니하고, 당업자가 가진 통상적인 지식의 범위내에서 그 변형이나 개량이 가능하다.

제1A도 내지 제1H도는 종래기술에 의한 BiCMOS의 제조방법의 일실시예를 설명하기 위하여 도시한 단면도들이다.

제2A도 내지 제2H도는 본 발명에 의한 BiCMOS의 제조방법의 일실시예를 설명하기 위하여 도시한 단면도들이다.

Claims (5)

1. 기판 상에 모스 트렌지스터와 바이폴라 트렌지스터로 구성되는 BiCMOS 반도체 장치의 제조방법에 있어서,

   상기 기판 상의 바이폴라 트렌지스터 영역에 매몰층을 형성하는 단계;

   상기 매몰층을 포함하는 기판의 전면에 에피택셜층을 형성하는 단계;

   상기 에피텍셜층에 N형 또는 P형 웰을 형성하는 단계:

   상기 기판에 상기 바이폴라 트렌지스터의 활성영역과 비활성 영역을 한정하고, 상기 모스 트렌지스터의 형성영역과 상기 바이폴라 트렌지스터의 형성영역를 분리하는 필드산화막을 형성하는 단계;

   상기 바이폴라 트랜지스터의 형성영역 및 모스 트렌지스터의 형성영역에 모스 트렌지스터용 게이트 산화막과 게이트 전극을 형성하는 단계;

   상기 바이폴라 트랜지스터의 형성영역에 게이트 산화막 및 게이트 전극이 형성된 상태에서 상기 모스 트렌지스터의 형성영역의 상기 게이트 산화막 및 게이트 전극 측면에 스페이서를 형성하는 단계: 및

   상기 바이폴라 트렌지스터의 형성영역의 게이트 산화막 및 게이트 전극을 식각하는 단계를 포함하는 것을 특징으로 하는 BiCMOS 반도체 장치의 제조방법.
2. 제1항에 있어서, 상기 바이폴라 트렌지스터의 형성영역의 게이트 산화막 및 게이트 전극을 식각하는 단계후에 베이스, 콜렉터 및 에미터를 형성하는 단계를 더포함하는 것을 특징으로 하는 BiCMOS 반도체 장치의 제조방법
3. 제1항에 있어서, 상기 스페이서는 기판의 전면에 절연막을 형성한후 건식식각하여 형성하는 것을 특징으로 하는 BiCMOS 반도체 장치의 제조방법.
4. 제1항에 있어서, 상기 바이폴라 트렌지스터의 형성영역의 게이트 산화막 및 게이트 전극을 식각하는 단계는,

   바이폴라 트렌지스터의 에미터-베이스 활성영역과 콜렉터 활성영역간의 필드산화막을 포함하는 영역을 노출시키는 포토레지스트막을 식각마스크로 하여 식각하는 것을 특징으로 하는 BiCMOS 반도체 장치의 제조방법.
5. 제2항에 있어서, 상기 베이스, 콜렉터 및 에미터를 형성하는 단계는,

   상기 필드산화막이 형성된 기판의 전면에 베이스 형성용 접촉창을 갖는 산화막 패턴과 콜렉터를 형성하는 단계;

   상기 베이스 형성용 접촉창에 에미터, 에미터용 게이트 산화막과 게이트 전극을 형성하는 단계: 및

   상기 에미터 및 콜렉터상에 금속 전극을 형성하는 단계를 포함하여 형성하는 것을 특징으로 하는 BiCMOS 반도체 장치의 제조방법.