JP3785258B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体装置の製造方法に関し、特に高耐圧および高周波バイポーラトランジスタを混載したデバイスに関するものである。
【０００２】
【従来の技術】
近年、バイポーラデバイスにおいては回路構成の自由度を上げ、集積度を向上させるために高耐圧トランジスタと高周波トランジスタとを同一チップ上に混載させることが行われている。このことにより、チップ面積の縮小化が図れ、コスト低減につながることになる。
【０００３】
図４は従来の高耐圧および高周波バイポーラトランジスタを混載した半導体装置を示す断面図である。図において、１はＰ型半導体基板、２はＮ型埋込層、３はＰ型埋込層、４はエピタキシャル成長層、５はＰ型ウエル拡散層、６はフィールド酸化膜、７はＮ型コレクタウォール、８はＰ型チャネルカット、９はベース電極用ポリシリコン膜、１０は真性ベース、１１は外部ベース拡散層、１２はエミッタ電極用ポリシリコン膜、１３はエミッタ拡散層、１４は層間絶縁膜であり、Ａは高耐圧トランジスタ、Ｂは高周波トランジスタである。
【０００４】
【発明が解決しようとする課題】
従来の高耐圧および高周波バイポーラトランジスタを混載した半導体装置は以上のように構成されており、高耐圧トランジスタＡでは耐圧マージンを考慮してエピタキシャル成長層４の厚さを充分に厚くする必要がある。ところが従来の製造方法では、高周波トランジスタＢにおいても高耐圧トランジスタＡと同様のエピタキシャル成長層４厚となってしまう。エピタキシャル成長層４厚が厚いと高周波トランジスタＢのコレクタ抵抗が高くなりトランジスタ特性が劣化するという問題点があった。
【０００５】
これを解決するものとして、特開昭６０−１６７４６０号公報には酸化膜を厚く形成することによってエピタキシャル成長層の膜厚を薄くする方法が開示されているが、この方法では酸化膜の形成および除去という工程が追加されることになり工程数が増加するという問題点があった。
【０００６】
この発明は上記のような問題点を解消するためになされたもので、工程数を増加させることなく、高耐圧トランジスタの耐圧を充分確保でき、高周波トランジスタのコレクタ抵抗を低くすることのできる半導体装置の製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】
この発明の請求項１に係る半導体装置の製造方法は、第１導電型の半導体基板上に第２導電型の埋込層と第２導電型のエピタキシャル成長層とを形成した後、第２導電型のエピタキシャル層に高耐圧バイポーラトランジスタと高周波バイポーラトランジスタとを形成する半導体装置の製造方法において、第２導電型のエピタキシャル成長層を形成した半導体基板上の全面を酸化して該半導体基板上に酸化膜を形成し、該酸化膜上に窒化膜を形成した後に、該窒化膜をマスクとして高周波バイポーラトランジスタ形成領域にフィールド酸化膜を形成する工程と、フィールド酸化膜の一部をエッチングして高周波バイポーラトランジスタのベース電極形成領域を形成する工程と、フィールド酸化膜を形成した後に窒化膜を除去して高耐圧バイポーラトランジスタのベース電極形成領域を形成する工程と、高耐圧バイポーラトランジスタ形成領域と高周波バイポーラトランジスタ形成領域とにベース電極用ポリシリコン膜を形成する工程と、を含むことを特徴とする。
【０００８】
この発明の請求項２に係る半導体装置の製造方法は、フィールド酸化膜のエッチングが等方性エッチングと異方性エッチングとを順に行うようにしたものである。
【０００９】
【発明の実施の形態】
実施の形態１．
図１および図２はこの発明の高耐圧および高周波バイポーラトランジスタを混載した半導体装置の製造方法を示す工程断面図である。図にしたがって順次説明を行う。
まず、図１（ａ）に示すように、Ｐ型半導体基板１上にＮ型埋込層２およびＰ型埋込層３を形成した後、Ｎ型エピタキシャル成長層４を形成する。その後、素子分離のためのＰ型ウエル拡散層５を形成した後、全面を酸化して酸化膜１５を形成し、さらに全面に窒化膜１６を形成する。
【００１０】
次に、図１（ｂ）に示すように、レジストパターン１７を形成し、レジストパターン１７をマスクとして窒化膜１６をパターニングする。
次に、図１（ｃ）に示すように、レジストパターン１７を除去した後、パターニングした窒化膜１６をマスクとしてフィールド酸化膜６を形成する。このとき、高周波トランジスタＢのエピタキシャル成長層４はフィールド酸化膜６の成長に使われるのでエピタキシャル成長層４厚は高耐圧トランジスタＡに比べて薄く形成することができる。
【００１１】
次に、図２（ａ）に示すように、コレクタ領域の窒化膜１６のみを除去し、イオン注入することによりＮ型コレクタウォール７を形成する。その後、残りの窒化膜１６を除去しレジスト（図示せず）をマスクとしてフィールド酸化膜６越しにイオン注入しＰ型チャネルカット８を形成する。
【００１２】
次に、図２（ｂ）に示すように、高周波トランジスタＢ領域にあるフィールド酸化膜６に、レジスト（図示せず）をマスクとして等方性エッチング、異方性エッチングの順にエッチングを行い、ベース電極形成領域を形成する。この様にすれば、フィールド酸化膜６の膜厚が厚く、エッチング時のアスペクト比が高くても良好なベース電極形成領域を形成することができる。
その後、高耐圧トランジスタＡおよび高周波トランジスタＢ領域にベース電極用ポリシリコン９ａを形成する。
その後、通常の製造工程を経て高耐圧および高周波バイポーラトランジスタを混載した半導体装置が得られる。
【００１３】
この様に、フィールド酸化膜６形成時に高周波トランジスタＢのエピタキシャル成長層４を削減できるようにしたので、高周波トランジスタＢのエピタキシャル成長層４厚は高耐圧トランジスタＡに比べて薄く形成することができ、コレクタ抵抗を低減できる。従って、工程数を増やすことなく良好な高周波特性を有する半導体装置が得られる。
【００１４】
実施の形態２．
図３は実施の形態２の高耐圧および高周波バイポーラトランジスタを混載した半導体装置の製造方法を示す工程断面図である。図において、Ｐ型半導体基板１上にＮ型埋込層２およびＰ型埋込層３を形成した後、Ｎ型エピタキシャル成長層４を形成する。その後、素子分離のためのＰ型ウエル拡散層５を形成した後、フィールド酸化膜６を形成する。さらに、イオン注入することによりＰ型チャネルカット８を形成する。
【００１５】
その後、レジストパターン１８をマスクとして高周波トランジスタＢ領域のＮ型エピタキシャル成長層４にＮ型不純物をイオン注入する。このとき、イオン注入位置はＮ型エピタキシャル成長層４の厚み方向のほぼ中央あたりとする。
その後、通常の製造工程を経て見掛上は従来の図４に示したものと同様の高耐圧および高周波バイポーラトランジスタを混載した半導体装置が得られる。
【００１６】
しかし、Ｎ型エピタキシャル成長層４の厚み方向のほぼ中央あたりに注入された不純物はその後の工程を経ることによって高周波トランジスタＢ下部のＮ型エピタキシャル成長層４全域に拡散され、高周波トランジスタＢのコレクタ領域のＮ型不純物の濃度が上る。つまり、図４に示した構造を有するのであるが、高耐圧トランジスタＡのコレクタ領域よりも高周波トランジスタＢのコレクタ領域の方が濃度が高くなり、高周波トランジスタＢではコレクタ抵抗を低減でき、良好な高周波特性を有する半導体装置が得られる。
【００１７】
【発明の効果】
以上のようにこの発明によれば、上記第２導電型のエピタキシャル成長層を形成した上記半導体基板上の全面を酸化して該半導体基板上に酸化膜を形成し、該酸化膜上に窒化膜を形成した後に、該窒化膜をマスクとして高周波バイポーラトランジスタ形成領域にフィールド酸化膜を形成する工程と、上記フィールド酸化膜の一部をエッチングして上記高周波バイポーラトランジスタのベース電極形成領域を形成する工程と、上記フィールド酸化膜を形成した後に上記窒化膜を除去して上記高耐圧バイポーラトランジスタのベース電極形成領域を形成する工程と、上記高耐圧バイポーラトランジスタ形成領域と高周波バイポーラトランジスタ形成領域とにベース電極用ポリシリコン膜を形成する工程と、を含むようにしたので、フィールド酸化膜形成時に高周波トランジスタのエピタキシャル成長層を削減でき、高周波トランジスタのコレクタ抵抗が低減でき、工程数を増やすことなく良好な高周波特性を有する半導体装置が得られる。
【００１８】
また、フィールド酸化膜のエッチングが等方性エッチングと異方性エッチングとを順に行うようにしたので、フィールド酸化膜の膜厚が厚く、エッチング時のアスペクト比が高くても良好なベース電極形成領域が形成できる。
【００１９】
また、高周波バイポーラトランジスタ形成領域のエピタキシャル成長層内にレジストパターンをマスクとして上記エピタキシャル成長層と同形の不純物をイオン注入するようにしたので、高周波バイポーラトランジスタのコレクタ領域のＮ型不純物の濃度が上り、高周波バイポーラトランジスタのコレクタ抵抗を低減でき、良好な高周波特性を有する半導体装置が得られる。
【００２０】
また、イオン注入が高周波バイポーラトランジスタ下部のエピタキシャル成長層厚のほぼ中央にイオン高濃度層を形成するようにしたので、高周波バイポーラトランジスタ下部のエピタキシャル成長層全域にイオンを拡散することができる。
【００２１】
また、高周波バイポーラトランジスタ形成領域の上記エピタキシャル成長層の不純物濃度が上記高耐圧バイポーラトランジスタ形成領域の上記エピタキシャル成長層の不純物濃度よりも高いので、高周波バイポーラトランジスタではコレクタ抵抗を低減でき、良好な高周波特性を有する半導体装置が得られる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１の半導体装置の製造方法を示す工程断面図である。
【図２】 この発明の実施の形態１の半導体装置の製造方法を示す工程断面図である。
【図３】 この発明の実施の形態２の半導体装置の製造方法を示す工程断面図である。
【図４】 従来の半導体装置を示す断面図である。
【符号の説明】
１ 半導体基板、２ Ｎ型埋込層、４ エピタキシャル成長層、
６ フィールド酸化膜、９ａ ベース電極、１８ レジストパターン、
Ａ 高耐圧バイポーラトランジスタ、Ｂ 高周波バイポーラトランジスタ。
【発明の属する技術分野】
この発明は半導体装置の製造方法に関し、特に高耐圧および高周波バイポーラトランジスタを混載したデバイスに関するものである。
【０００２】
【従来の技術】
近年、バイポーラデバイスにおいては回路構成の自由度を上げ、集積度を向上させるために高耐圧トランジスタと高周波トランジスタとを同一チップ上に混載させることが行われている。このことにより、チップ面積の縮小化が図れ、コスト低減につながることになる。
【０００３】
図４は従来の高耐圧および高周波バイポーラトランジスタを混載した半導体装置を示す断面図である。図において、１はＰ型半導体基板、２はＮ型埋込層、３はＰ型埋込層、４はエピタキシャル成長層、５はＰ型ウエル拡散層、６はフィールド酸化膜、７はＮ型コレクタウォール、８はＰ型チャネルカット、９はベース電極用ポリシリコン膜、１０は真性ベース、１１は外部ベース拡散層、１２はエミッタ電極用ポリシリコン膜、１３はエミッタ拡散層、１４は層間絶縁膜であり、Ａは高耐圧トランジスタ、Ｂは高周波トランジスタである。
【０００４】
【発明が解決しようとする課題】
従来の高耐圧および高周波バイポーラトランジスタを混載した半導体装置は以上のように構成されており、高耐圧トランジスタＡでは耐圧マージンを考慮してエピタキシャル成長層４の厚さを充分に厚くする必要がある。ところが従来の製造方法では、高周波トランジスタＢにおいても高耐圧トランジスタＡと同様のエピタキシャル成長層４厚となってしまう。エピタキシャル成長層４厚が厚いと高周波トランジスタＢのコレクタ抵抗が高くなりトランジスタ特性が劣化するという問題点があった。
【０００５】
これを解決するものとして、特開昭６０−１６７４６０号公報には酸化膜を厚く形成することによってエピタキシャル成長層の膜厚を薄くする方法が開示されているが、この方法では酸化膜の形成および除去という工程が追加されることになり工程数が増加するという問題点があった。
【０００６】
この発明は上記のような問題点を解消するためになされたもので、工程数を増加させることなく、高耐圧トランジスタの耐圧を充分確保でき、高周波トランジスタのコレクタ抵抗を低くすることのできる半導体装置の製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】
この発明の請求項１に係る半導体装置の製造方法は、第１導電型の半導体基板上に第２導電型の埋込層と第２導電型のエピタキシャル成長層とを形成した後、第２導電型のエピタキシャル層に高耐圧バイポーラトランジスタと高周波バイポーラトランジスタとを形成する半導体装置の製造方法において、第２導電型のエピタキシャル成長層を形成した半導体基板上の全面を酸化して該半導体基板上に酸化膜を形成し、該酸化膜上に窒化膜を形成した後に、該窒化膜をマスクとして高周波バイポーラトランジスタ形成領域にフィールド酸化膜を形成する工程と、フィールド酸化膜の一部をエッチングして高周波バイポーラトランジスタのベース電極形成領域を形成する工程と、フィールド酸化膜を形成した後に窒化膜を除去して高耐圧バイポーラトランジスタのベース電極形成領域を形成する工程と、高耐圧バイポーラトランジスタ形成領域と高周波バイポーラトランジスタ形成領域とにベース電極用ポリシリコン膜を形成する工程と、を含むことを特徴とする。
【０００８】
この発明の請求項２に係る半導体装置の製造方法は、フィールド酸化膜のエッチングが等方性エッチングと異方性エッチングとを順に行うようにしたものである。
【０００９】
【発明の実施の形態】
実施の形態１．
図１および図２はこの発明の高耐圧および高周波バイポーラトランジスタを混載した半導体装置の製造方法を示す工程断面図である。図にしたがって順次説明を行う。
まず、図１（ａ）に示すように、Ｐ型半導体基板１上にＮ型埋込層２およびＰ型埋込層３を形成した後、Ｎ型エピタキシャル成長層４を形成する。その後、素子分離のためのＰ型ウエル拡散層５を形成した後、全面を酸化して酸化膜１５を形成し、さらに全面に窒化膜１６を形成する。
【００１０】
次に、図１（ｂ）に示すように、レジストパターン１７を形成し、レジストパターン１７をマスクとして窒化膜１６をパターニングする。
次に、図１（ｃ）に示すように、レジストパターン１７を除去した後、パターニングした窒化膜１６をマスクとしてフィールド酸化膜６を形成する。このとき、高周波トランジスタＢのエピタキシャル成長層４はフィールド酸化膜６の成長に使われるのでエピタキシャル成長層４厚は高耐圧トランジスタＡに比べて薄く形成することができる。
【００１１】
次に、図２（ａ）に示すように、コレクタ領域の窒化膜１６のみを除去し、イオン注入することによりＮ型コレクタウォール７を形成する。その後、残りの窒化膜１６を除去しレジスト（図示せず）をマスクとしてフィールド酸化膜６越しにイオン注入しＰ型チャネルカット８を形成する。
【００１２】
次に、図２（ｂ）に示すように、高周波トランジスタＢ領域にあるフィールド酸化膜６に、レジスト（図示せず）をマスクとして等方性エッチング、異方性エッチングの順にエッチングを行い、ベース電極形成領域を形成する。この様にすれば、フィールド酸化膜６の膜厚が厚く、エッチング時のアスペクト比が高くても良好なベース電極形成領域を形成することができる。
その後、高耐圧トランジスタＡおよび高周波トランジスタＢ領域にベース電極用ポリシリコン９ａを形成する。
その後、通常の製造工程を経て高耐圧および高周波バイポーラトランジスタを混載した半導体装置が得られる。
【００１３】
この様に、フィールド酸化膜６形成時に高周波トランジスタＢのエピタキシャル成長層４を削減できるようにしたので、高周波トランジスタＢのエピタキシャル成長層４厚は高耐圧トランジスタＡに比べて薄く形成することができ、コレクタ抵抗を低減できる。従って、工程数を増やすことなく良好な高周波特性を有する半導体装置が得られる。
【００１４】
実施の形態２．
図３は実施の形態２の高耐圧および高周波バイポーラトランジスタを混載した半導体装置の製造方法を示す工程断面図である。図において、Ｐ型半導体基板１上にＮ型埋込層２およびＰ型埋込層３を形成した後、Ｎ型エピタキシャル成長層４を形成する。その後、素子分離のためのＰ型ウエル拡散層５を形成した後、フィールド酸化膜６を形成する。さらに、イオン注入することによりＰ型チャネルカット８を形成する。
【００１５】
その後、レジストパターン１８をマスクとして高周波トランジスタＢ領域のＮ型エピタキシャル成長層４にＮ型不純物をイオン注入する。このとき、イオン注入位置はＮ型エピタキシャル成長層４の厚み方向のほぼ中央あたりとする。
その後、通常の製造工程を経て見掛上は従来の図４に示したものと同様の高耐圧および高周波バイポーラトランジスタを混載した半導体装置が得られる。
【００１６】
しかし、Ｎ型エピタキシャル成長層４の厚み方向のほぼ中央あたりに注入された不純物はその後の工程を経ることによって高周波トランジスタＢ下部のＮ型エピタキシャル成長層４全域に拡散され、高周波トランジスタＢのコレクタ領域のＮ型不純物の濃度が上る。つまり、図４に示した構造を有するのであるが、高耐圧トランジスタＡのコレクタ領域よりも高周波トランジスタＢのコレクタ領域の方が濃度が高くなり、高周波トランジスタＢではコレクタ抵抗を低減でき、良好な高周波特性を有する半導体装置が得られる。
【００１７】
【発明の効果】
以上のようにこの発明によれば、上記第２導電型のエピタキシャル成長層を形成した上記半導体基板上の全面を酸化して該半導体基板上に酸化膜を形成し、該酸化膜上に窒化膜を形成した後に、該窒化膜をマスクとして高周波バイポーラトランジスタ形成領域にフィールド酸化膜を形成する工程と、上記フィールド酸化膜の一部をエッチングして上記高周波バイポーラトランジスタのベース電極形成領域を形成する工程と、上記フィールド酸化膜を形成した後に上記窒化膜を除去して上記高耐圧バイポーラトランジスタのベース電極形成領域を形成する工程と、上記高耐圧バイポーラトランジスタ形成領域と高周波バイポーラトランジスタ形成領域とにベース電極用ポリシリコン膜を形成する工程と、を含むようにしたので、フィールド酸化膜形成時に高周波トランジスタのエピタキシャル成長層を削減でき、高周波トランジスタのコレクタ抵抗が低減でき、工程数を増やすことなく良好な高周波特性を有する半導体装置が得られる。
【００１８】
また、フィールド酸化膜のエッチングが等方性エッチングと異方性エッチングとを順に行うようにしたので、フィールド酸化膜の膜厚が厚く、エッチング時のアスペクト比が高くても良好なベース電極形成領域が形成できる。
【００１９】
また、高周波バイポーラトランジスタ形成領域のエピタキシャル成長層内にレジストパターンをマスクとして上記エピタキシャル成長層と同形の不純物をイオン注入するようにしたので、高周波バイポーラトランジスタのコレクタ領域のＮ型不純物の濃度が上り、高周波バイポーラトランジスタのコレクタ抵抗を低減でき、良好な高周波特性を有する半導体装置が得られる。
【００２０】
また、イオン注入が高周波バイポーラトランジスタ下部のエピタキシャル成長層厚のほぼ中央にイオン高濃度層を形成するようにしたので、高周波バイポーラトランジスタ下部のエピタキシャル成長層全域にイオンを拡散することができる。
【００２１】
また、高周波バイポーラトランジスタ形成領域の上記エピタキシャル成長層の不純物濃度が上記高耐圧バイポーラトランジスタ形成領域の上記エピタキシャル成長層の不純物濃度よりも高いので、高周波バイポーラトランジスタではコレクタ抵抗を低減でき、良好な高周波特性を有する半導体装置が得られる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１の半導体装置の製造方法を示す工程断面図である。
【図２】 この発明の実施の形態１の半導体装置の製造方法を示す工程断面図である。
【図３】 この発明の実施の形態２の半導体装置の製造方法を示す工程断面図である。
【図４】 従来の半導体装置を示す断面図である。
【符号の説明】
１ 半導体基板、２ Ｎ型埋込層、４ エピタキシャル成長層、
６ フィールド酸化膜、９ａ ベース電極、１８ レジストパターン、
Ａ 高耐圧バイポーラトランジスタ、Ｂ 高周波バイポーラトランジスタ。
Claims (2)
- 第１導電型の半導体基板上に第２導電型の埋込層と第２導電型のエピタキシャル成長層とを形成した後、上記第２導電型のエピタキシャル層に高耐圧バイポーラトランジスタと高周波バイポーラトランジスタとを形成する半導体装置の製造方法において、
上記第２導電型のエピタキシャル成長層を形成した上記半導体基板上の全面を酸化して該半導体基板上に酸化膜を形成し、該酸化膜上に窒化膜を形成した後に、該窒化膜をマスクとして上記高周波バイポーラトランジスタ形成領域にフィールド酸化膜を形成する工程と、
上記フィールド酸化膜の一部をエッチングして上記高周波バイポーラトランジスタのベース電極形成領域を形成する工程と、
上記フィールド酸化膜を形成した後に上記窒化膜を除去して上記高耐圧バイポーラトランジスタのベース電極形成領域を形成する工程と、
上記高耐圧バイポーラトランジスタ形成領域と高周波バイポーラトランジスタ形成領域とにベース電極用ポリシリコン膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - フィールド酸化膜のエッチングが等方性エッチングと異方性エッチングとを順に行うようにしたこと
を特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23256097A JP3785258B2 (ja) | 1997-08-28 | 1997-08-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23256097A JP3785258B2 (ja) | 1997-08-28 | 1997-08-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1174366A JPH1174366A (ja) | 1999-03-16 |
| JP3785258B2 true JP3785258B2 (ja) | 2006-06-14 |
Family
ID=16941253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23256097A Expired - Fee Related JP3785258B2 (ja) | 1997-08-28 | 1997-08-28 | 半導体装置の製造方法 |
Country Status (1)
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| JP (1) | JP3785258B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5017744B2 (ja) * | 2001-01-10 | 2012-09-05 | ソニー株式会社 | 半導体装置の製造方法 |
| JP5261642B2 (ja) * | 2006-12-21 | 2013-08-14 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置及びその製造方法 |
| US7932580B2 (en) | 2006-12-21 | 2011-04-26 | Sanyo Electric Co., Ltd. | Semiconductor device and method of manufacturing the same |
-
1997
- 1997-08-28 JP JP23256097A patent/JP3785258B2/ja not_active Expired - Fee Related
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|---|---|
| JPH1174366A (ja) | 1999-03-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040413 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050628 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050906 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051028 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051206 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060206 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060314 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060317 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090324 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100324 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |