JP5017744B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に係り、特にエピタキシャル成長により形成したベース層（以下、「エピタキシャル・ベース層」という。）を有する所謂エピタキシャル・ベース構造の縦型バイポーラトランジスタが搭載された半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年のバイポーラ（Bipolar）集積回路においては、その高速化、高性能化のため、エピタキシャル・ベース構造のバイポーラトランジスタの研究・開発が行われている。
ところで、通常のバイポーラ集積回路は、高い電源電圧を必要とする高耐圧用途の機能ブロックと、高い電源電圧を必要とせずに高速化を必要とする高速用途の機能ブロックとが共存している。このため、高耐圧用途のバイポーラトランジスタと高速用途のバイポーラトランジスタとを同一の半導体基板上に作製する必要が生じる。
【０００３】
その場合に、高耐圧用途と高速用途の両方のバイポーラトランジスタを同一のエピタキシャル・ベース構造を用いて作製すると、そのコレクタ層及びベース層がエピタキシャル成長によってそれぞれ同時的に形成されることから、両方のバイポーラトランジスタの最大電源電圧であるＶＣＥＯを如何に量適化するか問題となる。
即ち、高耐圧用途のバイポーラトランジスタに適合させたコレクタ層及びエピタキシャル・ベース層を形成した場合には、高速用途のバイポーラトランジスタにとってベース−コレクタ間の距離が大きくなり、本来の目的である高速化の効果が低減してしまう。逆に、高速用途のバイポーラトランジスタに適合させたコレクタ層及びエピタキシャル・ベース層を形成した場合には、高耐圧用途のバイポーラトランジスタにとってベース−コレクタ間の距離が小さくなり、その高耐圧特性が確保されなくなる。従って、両方のバイポーラトランジスタに必要な最大電源電圧ＶＣＥＯの大きさはトレードオフの関係になり、両方のバイポーラトランジスタを同時に満足させる最大電源電圧ＶＣＥＯを実現することは困難であった。
【０００４】
そして、このような問題を解決するものとして、次のような提案がなされている。
即ち、高耐圧用途のバイポーラトランジスタは通常の製造プロセスを用いて作製する一方、この高耐圧用途のバイポーラトランジスタと同時的に作製する高速用途のバイポーラトランジスタの製造プロセスにおいて、エピタキシャル・ベース層直下のコレクタ層にＳｌＣ（Selective Implanted Collector）層を形成する工程を設け、高速用途のバイポーラトランジスタの最大電源電圧ＶＣＥＯを小さくして高速化を図ろうとするものである。
【０００５】
しかし、この製造方法を採用した場合、高耐圧用途のバイポーラトランジスタと高速用途のバイポーラトランジスタとの２種類のトランジスタが略同時的に形成されるものの、ベース−コレクタ間の寄生容量が増大し、素子特性の最適化が困難であるという問題がある。また、工程の追加による製造コストの増大という問題もある。
【０００６】
【発明が解決しようとする課題】
上記のようにエピタキシャル・ベース構造を共に有する高耐圧用途のバイポーラトランジスタと高速用途のバイポーラトランジスタとが同一の半導体基板上に混載された半導体装置を作製する場合においては、両方のバイポーラトランジスタにそれぞれ最適な最大電源電圧ＶＣＥＯを実現することが困難であるため、両方のバイポーラトランジスタのそれぞれの高耐圧特性及び高速特性を十全に発揮させることができなかった。
【０００７】
そこで本発明は、上記事情に鑑みてなされたものであって、エピタキシャル・ベース構造を共に有する高耐圧用途のバイポーラトランジスタと高速用途のバイポーラトランジスタとが同一の半導体基板上に混載された半導体装置及びその製造方法において、両方のバイポーラトランジスタにそれぞれ最適な最大電源電圧を実現し、それぞれの高耐圧特性及び高速特性を十全に発揮させることが可能な高性能、高信頼性の半導体装置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題は、以下に述べる本発明に係る半導体装置及びその製造方法によって達成される。即ち、本発明に係る半導体装置は、エピタキシャル・ベース層を有する第１及び第２の縦型バイポーラトランジスタが同一の半導体基板上に混載された半導体装置であって、第１の縦型バイポーラトランジスタのエピタキシャル・ベース層が、該エピタキシャル・ベース層直下のコレクタ層に対して、該コレクタ層の表面に形成された凹状の窪みにて接合されることで、コレクタ層のエピタキシャル・ベース層に接合された部分の厚さが、第２の縦型バイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層のエピタキシャル・ベース層に接合された部分の厚さより薄いことを特徴とする。
【０００９】
このように本発明に係る半導体装置においては、第１の縦型バイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層の厚さと、第２の縦型バイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層の厚さとが異なることにより、例えば一方の縦型バイポーラトランジスタを高速用途のバイポーラトランジスタとし、他方の縦型バイポーラトランジスタを高耐圧用途のバイポーラトランジスタとすると、高速用途のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層を相対的に薄くし、高耐圧用途のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層を相対的に厚くすることが可能になり、それぞれに最適な最大電源電圧ＶＣＥＯが達成されるため、それぞれの高耐圧特性及び高速特性が十全に発揮される高性能、高信頼性の半導体装置が実現される。
【００１０】
また、請求項１に係る半導体装置の製造方法は、エピタキシャル・ベース層を有する第１及び第２の縦型バイポーラトランジスタが同一の半導体基板上に混載された半導体装置の製造方法であって、半導体基板上の第１及び第２の縦型バイポーラトランジスタ形成領域に、第１及び第２のコレクタ層をそれぞれ形成した後、選択酸化法を用いて素子分離用絶縁膜を形成する際に、第１のコレクタ層表面の所定の領域に、第１のコレクタ層の表面に凹状の窪みを形成するための窪み形成用の第１の絶縁膜を素子分離用絶縁膜と同時的に形成する第１の工程と、基体全面に第２の絶縁膜を形成した後、この第２のコレクタ層上の第２の絶縁膜を選択的にエッチング除去して、第２のコレクタ層を露出する第２のエピタキシャル・ベース形成予定領域を開口すると共に、第１のコレクタ層上の第２及び第１の絶縁膜を選択的にエッチング除去して、第１のコレクタ層を露出する第１のエピタキシャル・ベース形成予定領域を開口する第２の工程と、基体全面にエピタキシャル層を成長させて、第１及び第２のエピタキシャル・ベース形成予定領域に露出した第１及び第２のコレクタ層上に単結晶エピタキシャル層を形成すると共に、第２の絶縁膜上に多結晶エピタキシャル層を形成した後、このエピタキシャル層をパターニングして、第１及び第２のコレクタ層上のそれぞれの単結晶エピタキシャル層並びにこの単結晶エピタキシャル層に連なる多結晶エピタキシャル層からなる第１及び第２のエピタキシャル・ベース層をそれぞれ形成する第３の工程と、を有することを特徴とする。
【００１１】
このように請求項１に係る半導体装置の製造方法においては、同一の半導体基板上にエピタキシャル・ベース層を有する第１及び第２の縦型バイポーラトランジスタを作製する場合、選択酸化法を用いて素子分離用絶縁膜を形成する際に、第１の縦型バイポーラトランジスタ形成領域の第１のコレクタ層表面の所定の領域に素子分離用絶縁膜と同時的に第１の絶縁膜を形成し、基体全面に形成した第２の絶縁膜を選択的にエッチング除去してエピタキシャル・ベース形成予定領域を開口する際に、第１の縦型バイポーラトランジスタ形成領域における第２の絶縁膜のみならず第１の絶縁膜をもエッチング除去することにより、その開口部に露出する第１のコレクタ層表面には第１の絶縁膜が形成されていた分だけ窪みが形成されることになる。他方の第２の縦型バイポーラトランジスタ形成領域の第２のコレクタ層表面にはこのような窪みは形成されない。このため、これら第１及び第２のコレクタ層上に第１及び第２のエピタキシャル・ベース層を形成すると、第１のエピタキシャル・ベース層直下の第１のコレクタ層は第２のエピタキシャル・ベース層直下の第２のコレクタ層よりも薄くなる。
【００１２】
ここで、高速用途のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層が高耐圧用途のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層よりも薄くなり、それぞれに最適な最大電源電圧ＶＣＥＯが達成されるため、それぞれの高耐圧特性及び高速特性が十全に発揮される高性能、高信頼性の半導体装置が作製される。
しかも、その製造プロセスにおいて新たに必要となる工程、即ち第１の縦型バイポーラトランジスタの第１のコレクタ層表面の所定の領域に第１の絶縁膜を形成する工程及びこの第１の絶縁膜をエッチング除去してエピタキシャル・ベース形成予定領域を開口する工程は、それぞれ素子分離用絶縁膜を形成する工程及び第２の絶縁膜をエッチング除去してエピタキシャル・ベース形成予定領域を開口する工程（共に、縦型バイポーラトランジスタの通常の製造プロセスに必要な工程）と同時的に行われることにより、工程数の増加を招くことは全くないため、その製造コストの増大が防止される。
【００１３】
また、上記請求項１に係る半導体装置の製造方法において、そのエミッタを形成する方法には種々の方法が考えられるが、その製造プロセスの容易性や素子特性の信頼性等の観点からは、前記第３の工程におけるエピタキシャル・ベース層の形成に続いて、基体全面に第３の絶縁膜を形成した後、第１及び第２のエピタキシャル・ベース層上の第３の絶縁膜を選択的にエッチング除去して、エミッタ形成予定領域をそれぞれ開口する第４の工程と、これらのエミッタ形成予定領域に露出した第１及び第２のエピタキシャル・ベース層上に、第１及び第２のエミッタ取り出し電極をそれぞれ形成した後、これらの第１及び第２のエミッタ取り出し電極から所定の不純物を拡散して、第１及び第２のエピタキシャル・ベース層表面に第１及び第２のエミッタ領域をそれぞれ形成する第５の工程と、を有することが好適である（請求項２）。
【００１４】
また、請求項３に係る半導体装置の製造方法は、エピタキシャル・ベース層を有する縦型バイポーラトランジスタと電界効果トランジスタとが同一の半導体基板上に混載された半導体装置の製造方法であって、半導体基板上に、所定の半導体層を形成して、縦型バイポーラトランジスタ形成領域のこの半導体層からなるコレクタ層を形成した後、選択酸化法を用いて素子分離用絶縁膜を形成する際に、コレクタ層表面の所定の領域に、コレクタ層の表面に凹状の窪みを形成するための窪み形成用の第１の絶縁膜を素子分離用絶縁膜と同時的に形成する第１の工程と、電界効果トランジスタ形成領域の半導体層上に、ゲート電極を形成した後、このゲート電極をマスクとして半導体層表面に所定の不純物を添加し、ソース及びドレイン領域を形成する第２の工程と、基体全面に第２の絶縁膜を形成した後、コレクタ層上の第２及び第１の絶縁膜を選択的にエッチング除去して、コレクタ層を露出するエピタキシャル・ベース形成予定領域を開口する第３の工程と、基体全面にエピタキシャル層を成長させて、エピタキシャル・ベース形成予定領域に露出したコレクタ層上に単結晶エピタキシャル層を形成すると共に、第２の絶縁膜上に多結晶エピタキシャル層を形成した後、エピタキシャル層をパターニングして、コレクタ層上の単結晶エピタキシャル層及びこの単結晶エピタキシャル層に連なる多結晶エピタキシャル層からなるエピタキシャル・ベース層を形成する第４の工程と、を有することを特徴とする。
【００１５】
このように請求項３に係る半導体装置の製造方法においては、同一の半導体基板上にエピタキシャル・ベース層を有する縦型バイポーラトランジスタと電界効果トランジスタを作製する場合、選択酸化法を用いて素子分離用絶縁膜を形成する際に、縦型バイポーラトランジスタのコレクタ層表面の所定の領域に素子分離用絶縁膜と同時的に第１の絶縁膜を形成し、基体全面に形成した第２の絶縁膜を選択的にエッチング除去してエピタキシャル・ベース形成予定領域を開口する際に第２の絶縁膜のみならず第１の絶縁膜をもエッチング除去することにより、その開口部に露出するコレクタ層表面には第１の絶縁膜が形成されていた分だけ窪みが形成されることになる。このため、このコレクタ層上にエピタキシャル・ベース層を形成すると、エピタキシャル・ベース層直下のコレクタ層は通常の場合よりも薄くなる。
【００１６】
ここで、例えばこの縦型バイポーラトランジスタを高速用途のバイポーラトランジスタとすると、高速用途のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層が通常のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層よりも薄くなり、高速特性が十全に発揮される高性能、高信頼性の半導体装置が作製される。
しかも、その製造プロセスにおいて新たに必要となる工程、即ち縦型バイポーラトランジスタのコレクタ層表面の所定の領域に第１の絶縁膜を形成する工程及びこの第１の絶縁膜をエッチング除去してエピタキシャル・ベース形成予定領域を開口する工程は、それぞれ素子分離用絶縁膜を形成する工程（縦型バイポーラトランジスタの通常の製造プロセスに必要とされ、且つ電界効果トランジスタの製造プロセスと共有される工程）及び第２の絶縁膜をエッチング除去してエピタキシャル・ベース形成予定領域を開口する工程（縦型バイポーラトランジスタの通常の製造プロセスに必要な工程）と同時的に行われることにより、工程数の増加が抑制され、その製造コストの増大が防止される。
【００１７】
また、請求項４に係る半導体装置の製造方法は、エピタキシャル・ベース層を有する縦型バイポーラトランジスタと電界効果トランジスタとが同一の半導体基板上に混載された半導体装置の製造方法であって、半導体基板上に、所定の半導体層を形成して、縦型バイポーラトランジスタ形成領域のこの半導体層からなるコレクタ層を形成した後、選択酸化法を用いて素子分離用絶縁膜を形成する際に、コレクタ層表面の所定の領域に、コレクタ層の表面に凹状の窪みを形成するための窪み形成用の第１の絶縁膜を素子分離用絶縁膜と同時的に形成する第１の工程と、電界効果トランジスタ形成領域の半導体層上に、ゲート電極を形成した後、このゲート電極をマスクとして半導体層表面に所定の不純物を添加し、低濃度不純物領域を形成する第２の工程と、基体全面に第２の絶縁膜を形成した後、コレクタ層上の第２及び第１の絶縁膜を選択的にエッチング除去して、コレクタ層を露出するエピタキシャル・ベース形成予定領域を開口する第３の工程と、基体全面にエピタキシャル層を成長させて、前記エピタキシャル・ベース形成予定領域に露出したコレクタ層上に単結晶エピタキシャル層を形成すると共に、第２の絶縁膜上に多結晶エピタキシャル層を形成した後、エピタキシャル層をパターニングして、コレクタ層上の単結晶エピタキシャル層及びこの単結晶エピタキシャル層に連なる多結晶エピタキシャル層からなるエピタキシャル・ベース層を形成する第４の工程と、基体全面に第３の絶縁膜を形成した後、エピタキシャル・ベース層上の第３の絶縁膜を選択的にエッチング除去して、エミッタ形成予定領域を開口する第５の工程と、このエミッタ形成予定領域に露出したエピタキシャル・ベース層上に、エミッタ取り出し電極を形成した後、このエミッタ取り出し電極から所定の不純物を拡散して、エピタキシャル・ベース層表面にエミッタ領域を形成する第６の工程と、エミッタ取り出し電極をマスクとして第２及び第１の絶縁膜を異方性エッチングし、これら第２及び第１の絶縁膜からなるサイドウォールスペーサをゲート電極側壁に形成した後、ゲート電極及びサイドウォールスペーサをマスクとして半導体層表面に所定の不純物を添加し、高濃度不純物領域を形成し、低濃度不純物領域及び高濃度不純物領域からなるソース・ドレイン領域を形成する第７の工程と、を有することを特徴とする。
【００１８】
このように請求項４に係る半導体装置の製造方法においては、同一の半導体基板上にエピタキシャル・ベース層を有する縦型バイポーラトランジスタとソース・ドレイン領域が低濃度不純物領域及び高濃度不純物領域からなるＬＤＤ（Lightly Doped Drain-Source）構造の電界効果トランジスタを作製する場合、選択酸化法を用いて素子分離用絶縁膜を形成する際に、縦型バイポーラトランジスタのコレクタ層表面の所定の領域に素子分離用絶縁膜と同時的に第１の絶縁膜を形成し、基体全面に形成した第２の絶縁膜を選択的にエッチング除去してエピタキシャル・ベース形成予定領域を開口する際に第２の絶縁膜のみならず第１の絶縁膜をもエッチング除去することにより、その開口部に露出するコレクタ層表面には第１の絶縁膜が形成されていた分だけ窪みが形成されることになる。このため、このコレクタ層上にエピタキシャル・ベース層を形成すると、エピタキシャル・ベース層直下のコレクタ層は通常の場合よりも薄くなる。
【００１９】
ここで、例えば第１の縦型バイポーラトランジスタを高速用途のバイポーラトランジスタとすると、高速用途のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層が通常の縦型バイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層よりも薄くなり、高速特性が十全に発揮される高性能、高信頼性の半導体装置が作製される。
しかも、その製造プロセスにおいて新たに必要となる工程、即ち縦型バイポーラトランジスタのコレクタ層表面の所定の領域に第１の絶縁膜を形成する工程及びこの第１の絶縁膜をエッチング除去してエピタキシャル・ベース形成予定領域を開口する工程は、それぞれ素子分離用絶縁膜を形成する工程（縦型バイポーラトランジスタの通常の製造プロセスに必要とされ、且つ電界効果トランジスタの製造プロセスと共有される工程）及び第２の絶縁膜をエッチング除去してエピタキシャル・ベース形成予定領域を開口する工程（縦型バイポーラトランジスタの通常の製造プロセスに必要な工程）と同時的に行われる。
また、縦型バイポーラトランジスタの製造プロセスにおいて、エピタキシャル・ベース層の単結晶エピタキシャル層領域を確定する開口部の形成に、第２の絶縁膜の形成が不可欠であり、エピタキシャル・ベース層表面に形成するエミッタ領域の確定や、エピタキシャル・ベース層とエミッタ取り出し電極との絶縁分離に、第３の絶縁膜の形成が不可欠であるが、これら第２及び第３の絶縁膜は、電界効果トランジスタのＬＤＤ構造のソース・ドレイン領域を形成するために必要なゲート電極側壁のサイドウォールスペーサの形成に使用される。
このため、工程数の増加が抑制され、その製造コストの増大が防止される。
【００２０】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の実施の形態を説明する。
（第1の実施形態）
図１は本発明の第1の実施形態に係るエピタキシャル・ベース構造を共に有する高速用途の縦型ＮＰＮバイポーラトランジスタと高耐圧用途の縦型ＮＰＮバイポーラトランジスタとが同一の半導体基板上に混載されている半導体装置を示す概略断面図であり、図２〜図７はそれぞれ図１に示す半導体装置の製造方法を説明するための工程断面図である。
【００２１】
図１に示されるように、エピタキシャル・ベース構造を共に有する高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａと高耐圧用途の縦型ＮＰＮバイポーラトランジスタ５０ｂとが同一のＰ型（１００）Ｓｉ基板１０上に混載されている。
そして、一方の高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａにおいては、例えばＰ型（１００）Ｓｉ基板１０上に、Ｎ＋型コレクタ埋め込み領域１２ａが形成され、これらＰ型（１００）Ｓｉ基板１０及びＮ＋型コレクタ埋め込み層１２ａ上に、比抵抗１〜５Ω・ｃｍ、厚さ０．５〜１．５μｍのＮ型コレクタ層１４ａが形成され、このＮ型コレクタ層１４ａ表面には、Ｎ＋型コレクタ埋め込み層１２ａに達するＮ型プラグイン（Plug In）領域２０ａが形成されている。
【００２２】
また、Ｎ型コレクタ層１４ａ表面に接合して、例えばＳｉやＳｉＧｅからなるＰ型エピタキシャル・ベース層２６ａが形成されている。そして、このＰ型エピタキシャル・ベース層２６ａは、Ｎ型コレクタ層１４ａ上に形成された単結晶のＰ型真性（Intrisic）ベース層２６ａａと、第１のＳｉＯ２ 膜２２上に形成された多結晶のＰ型外部（Graft）ベース層２６ａｂとから構成されている。
なお、一般に真性ベース層という場合、エミッタ直下の領域をいうが、ここでは更に真性ベース層と外部ベース領域との間のリンク部分を含めて真性ベース層と呼ぶことにする。
【００２３】
また、このＰ型エピタキシャル・ベース層２６ａのＰ型真性ベース層２６ａａ表面には、Ｎ型エミッタ層３４ａが形成され、このＮ型エミッタ層３４ａに接続して、例えば導電化された多結晶Ｓｉ層からなるエミッタ取り出し電極３２ａが形成されている。そして、このエミッタ取り出し電極３２ａは、第２のＳｉＯ２ 膜２８によってＰ型エピタキシャル・ベース層２６ａと絶縁分離されている。
【００２４】
また、エミッタ取り出し電極３２ａ上面を被覆する絶縁膜３６及びオーバーコート膜３８に開口されたコンタクトホールを介して、エミッタ取り出し電極３２ａ、Ｐ型エピタキシャル・ベース層２６ａのＰ型外部ベース層２６ａｂ、及びＮ型プラグイン領域２０ａにそれぞれ接続するエミッタ電極４０Ｅａ、ベース電極４０Ｂａ、及びコレクタ電極４０Ｃａが形成されている。
【００２５】
以上のように構成される高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａに対して、他方の高耐圧用途のＮＰＮバイポーラトランジスタ５０ｂも、基本的には同様の構造をなしている。但し、高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａと高耐圧用途のＮＰＮバイポーラトランジスタ５０ｂとの相違点は、高速用途のＮＰＮバイポーラトランジスタ５０ａのＮ型コレクタ層１４ａ表面に凹状の窪みが形成されているため、そのＮ型コレクタ層１４ａの厚さ（Ｎ＋型コレクタ埋め込み層１２ａとの界面からＰ型エピタキシャル・ベース層２６ａのＰ型真性ベース層２６ａａとの界面に到る距離）が、高耐圧用途のＮＰＮバイポーラトランジスタ５０ｂのＮ型コレクタ層１４ｂの厚さ（Ｎ＋型コレクタ埋め込み層１２ｂとの界面からＰ型エピタキシャル・ベース層２６ｂのＰ型真性ベース層２６ｂａとの界面に到る距離）よりも薄くなっていることであり、この点に本実施形態の特徴がある。
【００２６】
なお、高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａと高耐圧用途のＮＰＮバイポーラトランジスタ５０ｂとは、素子分離領域に形成されたフィールド酸化膜１６及びこのフィールド酸化膜１６下に形成されＰ型（１００）Ｓｉ基板１０に達するＰ型ウェル（Well）１８によって絶縁分離されている。
【００２７】
次に、図１に示すエピタキシャル・ベース構造を共に有する高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａと高耐圧用途の縦型ＮＰＮバイポーラトランジスタ５０ｂとが同一のＰ型（１００）Ｓｉ基板１０上に混載されている半導体装置の製造方法を、図２〜図７を用いて説明する。
【００２８】
先ず、図２に示されるように、Ｐ型（１００）Ｓｉ基板１０表面の高速用途のＮＰＮバイポーラトランジスタ形成領域及び高耐圧用途のＮＰＮバイポーラトランジスタ形成領域に、Ｓｂ２Ｏ３を用いた温度１２００℃におけるＳｂの気相拡散により、Ｎ＋型コレクタ埋め込み層１２ａ、１２ｂをそれぞれ形成する。
その後、エピタキシャル成長法を用いて、基体全面に比抵抗１〜５Ω・ｃｍ、厚さ０．５〜１．５μｍのＮ型エピタキシャル層を形成する。なお、これ以降、高速用途のＮＰＮバイポーラトランジスタ形成領域のＮ型エピタキシャル層をＮ型コレクタ層１４ａと呼び、高耐圧用途のＮＰＮバイポーラトランジスタ形成領域のＮ型エピタキシャル層をＮ型コレクタ層１４ｂと呼ぶことにする。
【００２９】
続いて、ＬＯＣＯＳ（Local Oxidation of Silicon）法を用いて、Ｎ型エピタキシャル層表面の選択酸化を行う。
即ち、基体全面を熱酸化して、厚さ５０ｎｍのＳｉＯ２ 膜（図示せず）を形成した後、ＣＶＤ（Chemical Vapor Deposition ；化学的気相成長）法を用いて、厚さ１００ｎｍのＳｉ３ Ｎ４ 膜（図示せず）を形成する。そして、これらＳｉ３ Ｎ４ 膜及びＳｉＯ２ 膜を選択的にエッチング（Etching）除去して、アクティブ領域を開口するパターンを形成した後、このＳｉ３ Ｎ４ 膜をマスクとして、温度１０００〜１０５０℃のスチーム（Steam）酸化により、素子分離領域のＮ型エピタキシャル層表面に厚さ３００〜８００ｎｍのフィールド（Field）酸化膜１６を形成する共に、高速用途のＮＰＮバイポーラトランジスタ形成領域のＮ型コレクタ層１４ａ表面の所定の領域に厚さ３００〜８００ｎｍの窪み形成用の酸化膜１６ａを形成する。
【００３０】
続いて、Ｓｉ３ Ｎ４膜を除去した後、加速電圧１００〜７２０ｋｅＶ、ドーズ量１×１０１２〜５×１０１３ｃｍ−２の条件によるＢ（Boron；ボロン）イオン注入を複数回行い、素子分離領域のフィールド酸化膜１６下にＰ型（１００）Ｓｉ基板１０にまで達するＰ型ウェル領域１８を形成する。更に、加速電圧１５０〜７２０ｋｅＶ、ドーズ量１×１０１２〜５×１０１３ｃｍ−２の条件によるＰ（Phosphorus；リン）イオン注入を複数回行い、Ｎ型コレクタ層１４ａ、１４ｂ表面の所定の領域にＮ＋型コレクタ埋め込み層１２ａ、１２ｂに達するＮ型プラグイン領域２０ａ、２０ｂをそれぞれ形成する。
【００３１】
次いで、図３に示されるように、露出しているＮ型コレクタ層１４ａ、１４ｂ等の表面を温度８００〜９００℃により熱酸化して、厚さ７〜１０ｎｍの熱酸化膜（図示せず）を形成した後、ＣＶＤ法を用いて、基体全面に厚さ１００〜２００ｎｍの第１のＳｉＯ２ 膜２２を形成する。
続いて、リソグラフィ技術により形成したレジストパターンを用いて、高耐圧用途のＮＰＮバイポーラトランジスタ形成領域のＮ型コレクタ層１４ｂ上の第１のＳｉＯ２ 膜２２を選択的にドライ（Dry）エッチングして、Ｎ型コレクタ層１４ｂを露出する開口部２４ｂを形成すると共に、高速用途のＮＰＮバイポーラトランジスタ形成領域のＮ型コレクタ層１４ａ上の第１のＳｉＯ２ 膜２２及び窪み形成用の酸化膜１６ａを選択的にドライエッチングして、Ｎ型コレクタ層１４ａを露出する開口部２４ａを形成する。
【００３２】
このとき、高速用途のＮＰＮバイポーラトランジスタ形成領域の開口部２４ａにおいては、ＬＯＣＯＳ法により形成された窪み形成用の酸化膜１６ａが除去された分だけＮ型コレクタ層１４ａ表面に凹状の窪みが形成される。このため、高速用途のＮＰＮバイポーラトランジスタ形成領域及び高耐圧用途のＮＰＮバイポーラトランジスタ形成領域の開口部２４ａ、２４ｂにおけるＮ型コレクタ層１４ａ、１４ｂを比較すると、Ｎ型コレクタ層１４ａの厚さがＮ型コレクタ層１４ｂの厚さよりも薄くなっている。
【００３３】
次いで、図４に示されるように、エピタキシャル成長法を用いて、基体全面に例えばＢ（ボロン）をドーピング（Doping）したＳｉやＳｉＧｅからなるＰ型エピタキシャル層を形成する。このとき、開口部２４ａ、２４ｂ内に露出するＮ型コレクタ層１４ａ、１４ｂ上には、単結晶層が形成され、第１のＳｉＯ２ 膜２２上には、多結晶層が形成される。
続いて、リソグラフィ技術により形成したレジストパターンを用いて、Ｐ型エピタキシャル層を選択的にエッチングして、高速用途のＮＰＮバイポーラトランジスタ形成領域にＮ型コレクタ層１４ａ上の単結晶のＰ型真性ベース層２６ａａ及びこれに連なる多結晶のＰ型外部ベース層２６ａｂからなるＰ型エピタキシャル・ベース層２６ａを形成すると共に、高耐圧用途のＮＰＮバイポーラトランジスタ形成領域のＮ型コレクタ層１４ｂ上の単結晶のＰ型真性ベース層２６ｂａ及びこれに連なる多結晶のＰ型外部ベース層２６ｂｂからなるＰ型エピタキシャル・ベース層２６ｂを形成する。
【００３４】
次いで、図５に示されるように、ＣＶＤ法を用いて、基体全面に厚さ１５０〜２００ｎｍの第２のＳｉＯ２ 膜２８を形成する。この第２のＳｉＯ２ 膜２８は、後に形成するエミッタ取り出し電極とＰ型エピタキシャル・ベース層２６ａ、２６ｂとを絶縁分離する機能を果たすためのものである。
続いて、リソグラフィ技術により形成したレジストパターンを用いて、第２のＳｉＯ２ 膜２８を選択的にドライエッチングして、Ｐ型エピタキシャル・ベース層２６ａ、２６ｂのＰ型真性ベース層２６ａａ、２６ｂａを露出する開口部３０ａ、３０ｂを形成する。
【００３５】
次いで、図６に示されるように、基体全面に、厚さ１００〜１５０ｎｍの多結晶Ｓｉ層を形成した後、加速電圧３０〜７０ｋｅＶ、ドーズ量１×１０１５〜１×１０１６ｃｍ−２の条件によるＡｓ（砒素）イオン注入を行う。なお、この多結晶Ｓｉ層のうち、開口部３０ａ、３０ｂを介してＰ型エピタキシャル・ベース層２６ａ、２６ｂのＰ型真性ベース層２６ａａ、２６ｂａに接続している部分はそれぞれエミッタ取り出し電極３２ａ、３２ｂとなるものである。
続いて、温度１０００〜１１００℃、時間５〜３０秒のアニール処理を行い、多結晶Ｓｉ層中のＡｓイオンを活性化して導電化すると共に、この多結晶Ｓｉ層からＰ型エピタキシャル・ベース層２６ａ、２６ｂのＰ型真性ベース層２６ａａ、Ｐ型真性ベース層２６ｂａ表面にＡｓを拡散させ、Ｎ型エミッタ層３４ａ、３４ｂをそれぞれ形成する。
【００３６】
続いて、導電化した多結晶Ｓｉ層上に絶縁膜３６を形成した後、リソグラフィ技術により形成したレジストパターンを用いて、これら絶縁膜３６及び多結晶Ｓｉ層を選択的にドライエッチングし、この導電化した多結晶Ｓｉ層からなる前述したエミッタ取り出し電極３２ａ、３２ｂを形成する。なお、これらエミッタ取り出し電極３２ａ、３２ｂ上の絶縁膜３６は、後にＰ型外部ベース層２６ａｂ、Ｐ型外部ベース層２６ｂｂにＰ型不純物イオンを注入する際に、このＰ型不純物イオンがエミッタ取り出し電極３２ａ、３２ｂに注入されないようにするマスクとして機能するものである。更に、第２及１のＳｉＯ２ 膜２８、２２を異方性エッチングする。
その後、リソグラフィ技術により形成したレジストパターンをマスクとして、加速電圧２５〜４０ｋｅＶ、ドーズ量２×１０１５〜７×１０１５ｃｍ−２の条件によるＡｓイオン注入を行い、Ｎ型プラグイン領域２０ａ、２０ｂの不純物濃度を高める。
また、同様にリソグラフィ技術により形成したレジストパターンをマスクとして、Ｐ型エピタキシャル・ベース層２６ａ、２６ｂのＰ型外部ベース層２６ａｂ、２６ｂｂに加速電圧２５〜４０ｋｅＶ、ドーズ量２×１０１５〜５×１０１５ｃｍ−２の条件によるＢＦ２ イオン注入を行い、更にアニール処理を行って、注入した不純物イオンを活性化する。
【００３７】
次いで、図７に示されるように、ＣＶＤ法を用いて、基体全面にオーバーコート膜３８を形成した後、リソグラフィ技術により形成したレジストパターンを用いて、オーバーコート膜３８及び絶縁膜３６を選択的にドライエッチングして、エミッタ取り出し電極３２ａ、３２ｂ、Ｐ型エピタキシャル・ベース層２６ａ、２６ｂのＰ型外部ベース層２６ａｂ、２６ｂｂ、及びＮ型プラグイン領域２０ａ、２０ｂを露出するコンタクトホールを形成する。
そして、基体全面にＡｌ膜を形成した後、このＡｌ膜を所定の形状にパターニングして、高速用途のＮＰＮバイポーラトランジスタ形成領域のエミッタ取り出し電極３２ａ、Ｐ型エピタキシャル・ベース層２６ａのＰ型外部ベース層２６ａｂ、及びＮ型プラグイン領域２０ａにそれぞれ接続するエミッタ電極４０Ｅａ、ベース電極４０Ｂａ、コレクタ電極４０Ｃａを形成すると共に、高耐圧用途のＮＰＮバイポーラトランジスタ形成領域のエミッタ取り出し電極３２ｂ、Ｐ型エピタキシャル・ベース層２６ｂのＰ型外部ベース層２６ｂｂ、及びＮ型プラグイン領域２０ｂにそれぞれ接続するエミッタ電極４０Ｅｂ、ベース電極４０Ｂｂ、及びコレクタ電極４０Ｃｂを形成する。
【００３８】
こうして、図１に示されるようなＰ型（１００）Ｓｉ基板１０上にエピタキシャル・ベース構造を共に有する高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａと高耐圧用途の縦型ＮＰＮバイポーラトランジスタ５０ｂとが混載されている半導体装置を作製する。
【００３９】
（第２の実施形態）
図８は本発明の第２の実施形態に係るエピタキシャル・ベース構造の高速用途の縦型ＮＰＮバイポーラトランジスタとＬＤＤ構造のＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタとが同一の半導体基板上に混載されている半導体装置を示す概略断面図である。なお、上記第１の実施形態の図１に示される半導体装置の構成要素と同一の要素には同一の符号を付して説明を省略する。
【００４０】
図８に示されるように、エピタキシャル・ベース構造の高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａとＰＭＯＳトランジスタ４８ｐ及びＮＭＯＳトランジスタ４８ｎからなるＣＭＯＳトランジスタ５０ｃとが同一のＰ型（１００）Ｓｉ基板１０上に混載されている。
そして、一方の高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａにおいては、上記第１の実施形態の場合と同様に、Ｐ型（１００）Ｓｉ基板１０上に、Ｎ＋型コレクタ埋め込み領域１２ａが形成され、これらＰ型（１００）Ｓｉ基板１０及びＮ＋型コレクタ埋め込み層１２ａ上に、比抵抗１〜５Ω・ｃｍ、厚さ０．５〜１．５μｍのＮ型コレクタ層１４ａが形成され、このＮ型コレクタ層１４ａ表面には、Ｎ＋型コレクタ埋め込み層１２ａに達するＮ型プラグイン領域２０ａが形成されている。
【００４１】
また、Ｎ型コレクタ層１４ａ表面に接合して、ＳｉやＳｉＧｅからなるＰ型エピタキシャル・ベース層２６ａが形成されている。このＰ型エピタキシャル・ベース層２６ａは、Ｎ型コレクタ層１４ａ上に形成された単結晶のＰ型真性ベース層２６ａａと、第１のＳｉＯ２ 膜２２上に形成された多結晶のＰ型外部ベース層２６ａｂとから構成されている。
【００４２】
また、このＰ型エピタキシャル・ベース層２６ａのＰ型真性ベース層２６ａａ表面には、Ｎ型エミッタ層３４ａが形成され、このＮ型エミッタ層３４ａに接続して、導電化された多結晶Ｓｉ層からなるエミッタ取り出し電極３２ａが形成されている。そして、このエミッタ取り出し電極３２ａは、第２のＳｉＯ２ 膜２８によってＰ型エピタキシャル・ベース層２６ａと絶縁分離されている。
【００４３】
また、エミッタ取り出し電極３２ａ上面を被覆する絶縁膜３６及びオーバーコート膜３８に開口されたコンタクトホールを介して、エミッタ取り出し電極３２ａ、Ｐ型エピタキシャル・ベース層２６ａのＰ型外部ベース層２６ａｂ、及びＮ型プラグイン領域２０ａにそれぞれ接続するエミッタ電極４０Ｅａ、ベース電極４０Ｂａ、及びコレクタ電極４０Ｃａが形成されている。
【００４４】
そして、以上のように構成される高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａにおいて、そのＮ型コレクタ層１４ａ表面に凹状の窪みが形成されているため、そのＮ型コレクタ層１４ａの厚さ（Ｎ＋型コレクタ埋め込み層１２ａとの界面からＰ型エピタキシャル・ベース層２６ａのＰ型真性ベース層２６ａａとの界面に到る距離）が、通常のバイポーラトランジスタ、例えば高耐圧用途のＮＰＮバイポーラトランジスタのコレクタ層の厚さ（Ｎ＋型コレクタ埋め込み層との界面からＰ型エピタキシャル・ベース層のＰ型真性ベース層との界面に到る距離）よりも薄くなっており、この点に本実施形態の特徴がある
【００４５】
また、他方のＣＭＯＳトランジスタ５０ｃにおいては、Ｐ型（１００）Ｓｉ基板１０上にＮ＋型埋め込み領域１２ｃが形成され、これらＰ型（１００）Ｓｉ基板１０及びＮ＋型埋め込み層１２ｃ上にＮ型エピタキシャル層１４が形成され、このＮ型エピタキシャル層１４表面にはＮ＋型埋め込み層１２ｃに達するＰ型ウェル領域１８ｃが形成されている。また、このＰ型ウェル領域１８ｃ表面の所定の領域には、Ｎ型ウェル領域２０ｃが形成されている。
【００４６】
そして、このＮ型ウェル領域２０ｃ表面には、Ｐ型高濃度不純物領域及びＰ型ＬＤＤ領域からなるＬＤＤ構造のＰ型ソース領域４６ＳｐとＰ型ドレイン領域４６Ｄｐとが相対して形成され、これらＰ型ソース領域４６ＳｐとＰ型ドレイン領域４６Ｄｐとに挟まれたチャネル領域上に、ゲート酸化膜（図示せず）を介してゲート電極４２ｐが形成されている。また、このゲート電極４２ｐの側壁には、ＬＤＤサイドウォールスペーサ４４が形成されている。
更に、オーバーコート膜３８に開口されたコンタクトホールを介して、Ｐ型ソース領域４６Ｓｐ及びＰ型ドレイン領域４６Ｄｐにそれぞれ接続するソース電極４０Ｓｐ及びドレイン電極４０Ｄｐが形成されている。このようにして、ＰＭＯＳトランジスタ４８ｐが形成されている。
【００４７】
また、このＰＭＯＳトランジスタ４８ｐに隣接して、同様の構造をなすＮＭＯＳトランジスタ４８ｎが形成されている。
即ち、Ｐ型ウェル領域１８ｃ表面には、Ｎ型高濃度不純物領域及びＮ型ＬＤＤ領域からなるＬＤＤ構造のＮ型ソース領域４６ＳｎとＮ型ドレイン領域４６Ｄｎとが相対して形成され、これらＮ型ソース領域４６ＳｎとＮ型ドレイン領域４６Ｄｎとに挟まれたチャネル領域上に、ゲート酸化膜（図示せず）を介してゲート電極４２ｎが形成されている。また、このゲート電極４２ｎの側壁には、ＬＤＤサイドウォールスペーサ４４が形成されている。
更に、オーバーコート膜３８に開口されたコンタクトホールを介して、Ｎ型ソース領域４６Ｓｎ及びＮ型ドレイン領域４６Ｄｎにそれぞれ接続するソース電極４０Ｓｎ及びドレイン電極４０Ｄｎが形成されている。このようにして、ＮＭＯＳトランジスタ４８ｐが形成されている。
【００４８】
なお、高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａとＣＭＯＳトランジスタ５０ｃとは、素子分離領域に形成されたフィールド酸化膜１６及びこのフィールド酸化膜１６下に形成されＰ型（１００）Ｓｉ基板１０に達するＰ型ウェル領域１８によって絶縁分離されている。
【００４９】
次に、図８示すエピタキシャル・ベース構造の高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａとＣＭＯＳトランジスタ５０ｃとが同一のＰ型（１００）Ｓｉ基板１０上に混載されている半導体装置の製造方法を説明する。
先ず、Ｐ型（１００）Ｓｉ基板１０上の高速用途のＮＰＮバイポーラトランジスタ形成領域及びＣＭＯＳトランジスタ形成領域に、Ｓｂ２Ｏ３を用いた温度１２００℃におけるＳｂの気相拡散により、Ｎ＋型コレクタ埋め込み領域１２ａ及びＮ＋型埋め込み領域１２ｃをそれぞれ形成する。
その後、エピタキシャル成長法を用いて、基体全面に比抵抗１〜５Ω・ｃｍ、厚さ０．５〜１．５μｍのＮ型エピタキシャル層１４を形成する。なお、これ以降、高速用途のＮＰＮバイポーラトランジスタ形成領域のＮ型エピタキシャル層１４をＮ型コレクタ層１４ａと呼ぶことにする。
【００５０】
続いて、ＬＯＣＯＳ法を用いて、Ｎ型エピタキシャル層１４表面の選択酸化を行う。
即ち、基体全面を熱酸化して、厚さ５０ｎｍのＳｉＯ２ 膜（図示せず）を形成した後、ＣＶＤ法により厚さ１００ｎｍのＳｉ３ Ｎ４ 膜（図示せず）を形成する。そして、これらＳｉ３ Ｎ４ 膜及びＳｉＯ２ 膜を選択的にエッチング除去して、アクティブ領域を開口するパターンを形成した後、このＳｉ３ Ｎ４ 膜をマスクとして、温度１０００〜１０５０℃のスチーム酸化により、素子分離領域のＮ型エピタキシャル層１４表面に厚さ３００〜８００ｎｍのフィールド酸化膜１６を形成する共に、高速用途のＮＰＮバイポーラトランジスタ形成領域のＮ型コレクタ層１４ａ表面の所定の領域に厚さ３００〜８００ｎｍの窪み形成用の酸化膜を形成する。
【００５１】
続いて、Ｓｉ３ Ｎ４膜を除去した後、加速電圧１００〜７２０ｋｅＶ、ドーズ量１×１０１２〜５×１０１３ｃｍ−２の条件によるＢ（ボロン）イオン注入を複数回行い、素子分離領域のフィールド酸化膜１６下にＰ型（１００）Ｓｉ基板１０にまで達するＰ型ウェル領域１８を形成すると共に、ＣＭＯＳトランジスタ形成領域のＮ型エピタキシャル層１４表面にＮ＋型埋め込み領域１２ｃにまで達するＰ型ウェル領域１８ｃを形成する。
更に、加速電圧１５０〜７２０ｋｅＶ、ドーズ量１×１０１２〜５×１０１３ｃｍ−２の条件によるＰ（リン）イオン注入を複数回行い、高速用途のＮＰＮバイポーラトランジスタ形成領域のＮ型コレクタ層１４ａ表面にＮ＋型コレクタ埋め込み層１２ａに達するＮ型プラグイン領域２０ａを形成すると共に、ＣＭＯＳトランジスタ形成領域のうちのＰＭＯＳトランジスタ形成領域のＰ型ウェル領域１８ｃ表面にＮ型ウェル領域２０ｃを形成する。
【００５２】
次いで、露出しているＮ型コレクタ層１４ａ並びにＮ型ウェル領域２０ｃ及びＰ型ウェル領域１８ｃ等の表面を温度８００〜９００℃により熱酸化して、厚さ７〜１０ｎｍの熱酸化膜（図示せず）を形成した後、基体全面にＮ型不純物を高濃度にドーピングしれた多結晶Ｓｉ層及びＷＳｉ層を順に形成し、これらＷＳｉ層及び多結晶Ｓｉ層を、リソグラフィ技術により形成したレジストパターンを用いて選択的にエッチングして、ＰＭＯＳトランジスタ形成領域及びＮＭＯＳトランジスタ形成領域にゲート電極４２ｐ、４２ｎをそれぞれ形成する。ここで、ＰＭＯＳトランジスタ形成領域のゲート電極４２ｐとＮ型ウェル領域２０ｃとに挟まれた熱酸化膜及びＮＭＯＳトランジスタ形成領域のゲート電極４２ｎとＰ型ウェル領域１８ｃとに挟まれた熱酸化膜はそれぞれゲート酸化膜となる。
【００５３】
続いて、リソグラフィ技術により形成したレジストパターン及びゲート電極４２ｐ、４２ｎをマスクとして、ＰＭＯＳトランジスタ形成領域のゲート電極４２ｐを挟むＮ型ウェル領域２０ｃ表面にドーズ量１×１０１２〜５×１０１３ｃｍ−２の条件によるＢ（ボロン）又はＢＦ２ のイオン注入を行って、Ｐ型ＬＤＤ領域を形成すると共に、ＮＭＯＳトランジスタ形成領域のゲート電極４２ｎを挟むＰ型ウェル領域１８ｃ表面にドーズ量１×１０１２〜５×１０１３ｃｍ−２の条件によるＰ（リン） イオン注入を行って、Ｎ型ＬＤＤ領域を形成する。
その後、ＣＶＤ法を用いて、基体全面に厚さ１００〜２００ｎｍの第１のＳｉＯ２ 膜２２を形成する。この第１のＳｉＯ２ 膜２２は、後にゲート電極４２ｐ、４２ｎ側壁のＬＤＤサイドウォールスペーサ形成用に用いられるものである。
【００５４】
続いて、リソグラフィ技術により形成したレジストパターンを用いて、高速用途のＮＰＮバイポーラトランジスタ形成領域のＮ型コレクタ層１４ａ上の第１のＳｉＯ２ 膜２２及び窪み形成用の酸化膜１６ａを選択的にドライエッチングして、Ｎ型コレクタ層１４ａを露出する開口部を形成する。
このとき、高速用途のＮＰＮバイポーラトランジスタ形成領域の開口部においては、窪み形成用の酸化膜１６ａが除去された分だけＮ型コレクタ層１４ａ表面に凹状の窪みが形成される。このため、高速用途のＮＰＮバイポーラトランジスタ形成領域のＮ型コレクタ層１４ａを通常の高耐圧用途のＮＰＮバイポーラトランジスタのコレクタ層を比較すると、Ｎ型コレクタ層１４ａの厚さがより薄くなっている。
【００５５】
次いで、エピタキシャル成長法を用いて、基体全面に例えばＢ（ボロン）をドーピングしたＳｉやＳｉＧｅからなるＰ型エピタキシャル層を形成する。このとき、開口部内に露出するＮ型コレクタ層１４ａ上には、単結晶層が形成され、第１のＳｉＯ２ 膜２２上には、多結晶層が形成される。
続いて、リソグラフィ技術により形成したレジストパターンを用いて、Ｐ型エピタキシャル層を選択的にエッチングして、高速用途のＮＰＮバイポーラトランジスタ形成領域にＮ型コレクタ層１４ａ上の単結晶のＰ型真性ベース層２６ａａ及びこれに連なる多結晶のＰ型外部ベース層２６ａｂからなるＰ型エピタキシャル・ベース層２６ａを形成する。
【００５６】
次いで、ＣＶＤ法を用いて、基体全面に厚さ１５０〜２００ｎｍの第２のＳｉＯ２ 膜２８を形成する。この第２のＳｉＯ２ 膜２８は、後に形成するエミッタ取り出し電極とＰ型エピタキシャル・ベース層２６ａとを絶縁分離する機能を果たすためのものであり、またゲート電極４２ｐ、４２ｎ側壁のＬＤＤサイドウォールスペーサ形成用に用いられるものである。
続いて、リソグラフィ技術により形成したレジストパターンを用いて、第２のＳｉＯ２ 膜２８を選択的にドライエッチングして、Ｐ型エピタキシャル・ベース層２６ａのＰ型真性ベース層２６ａａを露出する開口部を形成する。
【００５７】
次いで、基体全面に、厚さ１００〜１５０ｎｍの多結晶Ｓｉ層を形成した後、加速電圧３０〜７０ｋｅＶ、ドーズ量１×１０１５〜１×１０１６ｃｍ−２の条件によるＡｓイオン注入を行う。なお、この多結晶Ｓｉ層のうち、開口部を介してＰ型エピタキシャル・ベース層２６ａのＰ型真性ベース層２６ａａに接続している部分はエミッタ取り出し電極３２ａとなるものである。
続いて、温度１０００〜１１００℃、時間５〜３０秒のアニール処理を行い、多結晶Ｓｉ層中のＡｓイオンを活性化して導電化すると共に、この多結晶Ｓｉ層からＰ型エピタキシャル・ベース層２６ａのＰ型真性ベース層２６ａａ表面にＡｓを拡散させ、Ｎ型エミッタ層３４ａを形成する。
【００５８】
続いて、導電化した多結晶Ｓｉ層上に絶縁膜３６を形成した後、リソグラフィ技術により形成したレジストパターンを用いて、これら絶縁膜３６及び多結晶Ｓｉ層を選択的にドライエッチングし、この導電化した多結晶Ｓｉ層からなるエミッタ取り出し電極３２ａを形成する。なお、このエミッタ取り出し電極３２ａ上の絶縁膜３６は、後にＰ型外部ベース層２６ａｂにＰ型不純物イオンを注入する際に、このＰ型不純物イオンがエミッタ取り出し電極３２ａに注入されないようにするマスクとして機能するものである。
続いて、第２及び第２のＳｉＯ２ 膜２８、２２を異方性エッチングして、これら第１及び第２のＳｉＯ２ 膜２２、第２のＳｉＯ２ 膜２８からなるＬＤＤサイドウォールスペーサ４４をゲート電極４２ｐ、４２ｎ側壁にそれぞれ形成する。
【００５９】
その後、リソグラフィ技術により形成したレジストパターン並びにゲート電極４２ｎ及びその側壁のＬＤＤサイドウォールスペーサ４４をマスクとして、加速電圧２５〜４０ｋｅＶ、ドーズ量２×１０１５〜７×１０１５ｃｍ−２の条件によるＡｓイオン注入を行い、高速用途のＮＰＮバイポーラトランジスタ形成領域のＮ型プラグイン領域２０ａ表面の不純物濃度を高めると共に、ＮＭＯＳトランジスタ形成領域のＮ型ＬＤＤ領域及びＰ型ウェル領域１８ｃ表面にＮ型高濃度不純物領域を形成して、このＮ型高濃度不純物領域及びＮ型ＬＤＤ領域からなるＬＤＤ構造のＮ型ソース領域４６Ｓｎ及びＮ型ドレイン領域４６Ｄｎを形成する。
【００６０】
同様にして、所定のレジストパターン並びにゲート電極４２ｎ及びその側壁のＬＤＤサイドウォールスペーサ４４をマスクとして、加速電圧２５〜４０ｋｅＶ、ドーズ量１×１０１５〜５×１０１５ｃｍ−２の条件によるＢＦ２ イオン注入を行い、高速用途のＮＰＮバイポーラトランジスタ形成領域のＰ型エピタキシャル・ベース層２６ａのＰ型外部ベース層２６ａｂの不純物濃度を高めると共に、ＰＭＯＳトランジスタ形成領域のＰ型ＬＤＤ領域及びＮ型ウェル領域２０ｃ表面にＰ型高濃度不純物領域を形成して、このＰ型高濃度不純物領域及びＰ型ＬＤＤ領域からなるＬＤＤ構造のＰ型ソース領域４６Ｓｐ及びＰ型ドレイン領域４６Ｄｐを形成する。
【００６１】
次いで、ＣＶＤ法を用いて、基体全面にオーバーコート膜３８を形成した後、リソグラフィ技術により形成したレジストパターンを用いて、オーバーコート膜３８及び絶縁膜３６を選択的にドライエッチングして、エミッタ取り出し電極３２ａ、Ｐ型エピタキシャル・ベース層２６ａのＰ型外部ベース層２６ａｂ、Ｎ型プラグイン領域２０ａ、Ｐ型ソース領域４６Ｓｐ、Ｐ型ドレイン領域４６Ｄｐ、Ｎ型ソース領域４６Ｓｎ、及びＮ型ドレイン領域４６Ｄｎを露出するコンタクトホールを形成する。
そして、基体全面にＡｌ膜を形成した後、このＡｌ膜を所定の形状にパターニングして、高速用途のＮＰＮバイポーラトランジスタ形成領域のエミッタ取り出し電極３２ａ、Ｐ型エピタキシャル・ベース層２６ａのＰ型外部ベース層２６ａｂ、及びＮ型プラグイン領域２０ａにそれぞれ接続するエミッタ電極４０Ｅａ、ベース電極４０Ｂａ、コレクタ電極４０Ｃａを形成すると共に、ＰＭＯＳトランジスタ形成領域のＰ型ソース領域４６Ｓｐ、Ｐ型ドレイン領域４６Ｄｐにそれぞれ接続するソース電極４０Ｓｐ及びドレイン電極４０Ｄｐ、並びにＮＭＯＳトランジスタ形成領域のＮ型ソース領域４６Ｓｎ、Ｎ型ドレイン領域４６Ｄｎにそれぞれ接続するソース電極４０Ｓｎ及びドレイン電極４０Ｄｎを形成する。
【００６２】
こうして、図８に示されるようなＰ型（１００）Ｓｉ基板１０上にエピタキシャル・ベース構造の高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａとＣＭＯＳトランジスタ５０ｃとが混載されている半導体装置を作製する。
【００６３】
なお、上記第１の実施形態においては、Ｐ型（１００）Ｓｉ基板１０上にエピタキシャル・ベース構造を共に有する高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａと高耐圧用途の縦型ＮＰＮバイポーラトランジスタ５０ｂとが混載されている半導体装置について、上記第２の実施形態においては、Ｐ型（１００）Ｓｉ基板１０上にエピタキシャル・ベース構造の高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａとＣＭＯＳトランジスタ５０ｃとが混載されている半導体装置についてそれぞれ説明しているが、当然に、第１及び第２の実施形態を組み合わせ、Ｐ型（１００）Ｓｉ基板１０上にエピタキシャル・ベース構造を共に有する高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａと高耐圧用途の縦型ＮＰＮバイポーラトランジスタ５０ｂとＣＭＯＳトランジスタ５０ｃとが混載されている半導体装置についても、本発明を適用することが可能なことは言うまでもない。従って、ＢｉＣＭＯＳ集積回路の作製においても適用することができる。
【００６４】
また、上記第２の実施形態において、エピタキシャル・ベース構造を共に有する高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａと組み合わせるＣＭＯＳトランジスタ５０ｃがＬＤＤ構造をもつ場合について説明しているが、通常のソース／ドレイン構造をもつＭＯＳトランジスタであってもよい。
【００６５】
【発明の効果】
以上、詳細に説明した通り、本発明に係る半導体装置及びその製造方法によれば、次のような効果を奏することができる。
即ち、請求項１に係る半導体装置によれば、第１の縦型バイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層の厚さと、第２の縦型バイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層の厚さとが異なることにより、一方の縦型バイポーラトランジスタを高速用途のバイポーラトランジスタとし、他方の縦型バイポーラトランジスタを高耐圧用途のバイポーラトランジスタとすると、高耐圧用途のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層を相対的に厚くし、高速用途のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層を相対的に薄くすることが可能になり、それぞれに最適な最大電源電圧ＶＣＥＯが達成されるため、それぞれの高耐圧特性及び高速特性が十全に発揮される高性能、高信頼性の半導体装置を実現することができる。
【００６６】
また、請求項２に係る半導体装置の製造方法によれば、同一の半導体基板上にエピタキシャル・ベース層を有する第１及び第２の縦型バイポーラトランジスタを作製する場合、選択酸化法を用いて素子分離用絶縁膜を形成する際に、第１の縦型バイポーラトランジスタ形成領域の第１のコレクタ層表面の所定の領域に素子分離用絶縁膜と同時的に第１の絶縁膜を形成し、基体全面に形成した第２の絶縁膜を選択的にエッチング除去してエピタキシャル・ベース形成予定領域を開口する際に、第１の縦型バイポーラトランジスタ形成領域における第２の絶縁膜のみならず第１の絶縁膜をもエッチング除去することにより、その開口部に露出する第１のコレクタ層表面には第１の絶縁膜が形成されていた分だけ窪みが形成されることになるため、この第１のエピタキシャル・ベース層直下の第１のコレクタ層は第２の縦型バイポーラトランジスタにおける第２のエピタキシャル・ベース層直下の第２のコレクタ層よりも薄くなり、即ち第１及び第２の縦型バイポーラトランジスタをそれぞれ高速用途及び高耐圧用途のバイポーラトランジスタとすると、高速用途のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層が高耐圧用途のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層よりも薄くなり、それぞれの高耐圧特性及び高速特性が十全に発揮される高性能、高信頼性の半導体装置を簡便に作製することができる。
しかも、その製造プロセスにおいて新たに必要となる工程、即ち第１の縦型バイポーラトランジスタの第１のコレクタ層表面の所定の領域に第１の絶縁膜を形成する工程及びこの第１の絶縁膜をエッチング除去してエピタキシャル・ベース形成予定領域を開口する工程は、それぞれ素子分離用絶縁膜を形成する工程及び第２の絶縁膜をエッチング除去してエピタキシャル・ベース形成予定領域を開口する工程（共に、縦型バイポーラトランジスタの通常の製造プロセスに必要な工程）と同時的に行われるため、工程数の増加を招くことなく、その製造コストの増大を防止することができる。
【００６７】
また、請求項４に係る半導体装置の製造方法によれば、同一の半導体基板上にエピタキシャル・ベース層を有する縦型バイポーラトランジスタと電界効果トランジスタを作製する場合、選択酸化法を用いて素子分離用絶縁膜を形成する際に、縦型バイポーラトランジスタのコレクタ層表面の所定の領域に素子分離用絶縁膜と同時的に第１の絶縁膜を形成し、基体全面に形成した第２の絶縁膜を選択的にエッチング除去してエピタキシャル・ベース形成予定領域を開口する際に第２の絶縁膜のみならず第１の絶縁膜をもエッチング除去することにより、その開口部に露出するコレクタ層表面には第１の絶縁膜が形成されていた分だけ窪みが形成されることになるため、このコレクタ層上にエピタキシャル・ベース層を形成すると、エピタキシャル・ベース層直下のコレクタ層は通常の場合よりも薄くなり、即ちこの縦型バイポーラトランジスタを高速用途のバイポーラトランジスタとすると、高速用途のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層が通常のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層よりも薄くなり、高速特性を十全に発揮される高性能、高信頼性の半導体装置を簡便に作製することができる。
しかも、その製造プロセスにおいて新たに必要となる工程、即ち縦型バイポーラトランジスタのコレクタ層表面の所定の領域に第１の絶縁膜を形成する工程及びこの第１の絶縁膜をエッチング除去してエピタキシャル・ベース形成予定領域を開口する工程は、それぞれ素子分離用絶縁膜を形成する工程（縦型バイポーラトランジスタの通常の製造プロセスに必要とされ、且つ電界効果トランジスタの製造プロセスと共有される工程）及び第２の絶縁膜をエッチング除去してエピタキシャル・ベース形成予定領域を開口する工程（縦型バイポーラトランジスタの通常の製造プロセスに必要な工程）と同時的に行われるため、工程数の増加が抑制され、その製造コストの増大を防止することができる。
【００６８】
また、請求項５に係る半導体装置の製造方法によれば、同一の半導体基板上にエピタキシャル・ベース層を有する縦型バイポーラトランジスタとＬＤＤ構造の電界効果トランジスタを作製する場合、選択酸化法を用いて素子分離用絶縁膜を形成する際に、縦型バイポーラトランジスタのコレクタ層表面の所定の領域に素子分離用絶縁膜と同時的に第１の絶縁膜を形成し、基体全面に形成した第２の絶縁膜を選択的にエッチング除去してエピタキシャル・ベース形成予定領域を開口する際に第２の絶縁膜のみならず第１の絶縁膜をもエッチング除去することにより、その開口部に露出するコレクタ層表面には第１の絶縁膜が形成されていた分だけ窪みが形成されることになるため、エピタキシャル・ベース層直下のコレクタ層は通常の場合よりも薄くなり、即ち第１の縦型バイポーラトランジスタを高速用途のバイポーラトランジスタとすると、高速用途のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層が通常のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層よりも薄くなり、高速特性が十全に発揮される高性能、高信頼性の半導体装置を簡便に作製することができる。
しかも、その製造プロセスにおいて新たに必要となる工程、即ち縦型バイポーラトランジスタのコレクタ層表面の所定の領域に第１の絶縁膜を形成する工程及びこの第１の絶縁膜をエッチング除去してエピタキシャル・ベース形成予定領域を開口する工程は、それぞれ素子分離用絶縁膜を形成する工程（縦型バイポーラトランジスタの通常の製造プロセスに必要とされ、且つ電界効果トランジスタの製造プロセスと共有される工程）及び第２の絶縁膜をエッチング除去してエピタキシャル・ベース形成予定領域を開口する工程（縦型バイポーラトランジスタの通常の製造プロセスに必要な工程）と同時的に行われるため、また縦型バイポーラトランジスタの製造プロセスにおいて不可避的に形成される第２及び第３の絶縁膜が電界効果トランジスタのＬＤＤ構造を形成するために必要なゲート電極側壁のサイドウォールスペーサの形成に使用されるため、工程数の増加が抑制され、その製造コストの増大を防止することができる。
【図面の簡単な説明】
【図１】本発明の第1の実施形態に係るエピタキシャル・ベース構造を共に有する高速用途の縦型ＮＰＮバイポーラトランジスタと高耐圧用途の縦型ＮＰＮバイポーラトランジスタとが同一の半導体基板上に混載されている半導体装置を示す概略断面図である。
【図２】図１に示す半導体装置の製造方法を説明するための工程断面図 (その１)である。
【図３】図１に示す半導体装置の製造方法を説明するための工程断面図 (その２)である。
【図４】図１に示す半導体装置の製造方法を説明するための工程断面図 (その３)である。
【図５】図１に示す半導体装置の製造方法を説明するための工程断面図 (その４)である。
【図６】図１に示す半導体装置の製造方法を説明するための工程断面図 (その５)である。
【図７】図１に示す半導体装置の製造方法を説明するための工程断面図 (その６)である。
【図８】本発明の第２の実施形態に係るエピタキシャル・ベース構造の高速用途の縦型ＮＰＮバイポーラトランジスタとＣＭＯＳトランジスタとが同一の半導体基板上に混載されている半導体装置を示す概略断面図である。
【符号の説明】
１０……Ｐ型（１００）Ｓｉ基板、１２a、１２ｂ……Ｎ＋型コレクタ埋め込み層、１２ｃ……Ｎ＋型埋め込み層、１４……Ｎ型エピタキシャル層、１４ａ、１４ｂ……Ｎ型コレクタ層、１６……フィールド酸化膜、１６ａ……窪み形成用の酸化膜、１８、１８ｃ……Ｐ型ウェル領域、２０ａ、２０ｂ……Ｎ型プラグイン領域、２０ｃ……Ｎ型ウェル領域、２２……第１のＳｉＯ２ 膜、２４ａ、２４ｂ……開口部、２６ａ……Ｐ型エピタキシャル・ベース層、２６ａａ……Ｐ型真性ベース層、２６ａｂ……Ｐ型外部ベース層、２６ｂ……Ｎ型エピタキシャル・ベース層、２６ｂａ……Ｎ型真性ベース層、２６ｂｂ……Ｎ型外部ベース層、２８……第２のＳｉＯ２ 膜、３０ａ、３０ｂ……開口部、３２ａ、３２ｂ……エミッタ取り出し電極、３４ａ、３４ｂ……Ｎ型エミッタ層、３６……絶縁膜、３８……オーバーコート膜、４０Ｅａ、４０Ｅｂ……エミッタ電極、４０Ｂａ、４０Ｂｂ……ベース電極、４０Ｃａ、４０Ｃｂ……コレクタ電極、４０Ｓｐ、４０Ｓｎ……ソース電極、４０Ｄｐ、４０Ｄｎ……ドレイン電極、４２ｐ、４２ｎ……ゲート電極、４４……ＬＤＤサイドウォールスペーサ、４６Ｓｐ……Ｐ型ソース領域、４６Ｄｐ……Ｐ型ドレイン領域、４６Ｓｎ……Ｎ型ソース領域、４６Ｄｎ……Ｎ型ドレイン領域、４８ｐ……ＰＭＯＳトランジスタ、４８ｎ……ＮＭＯＳトランジスタ、５０ａ……高速用途の縦型ＮＰＮバイポーラトランジスタ、５０ｂ……高耐圧用途の縦型ＮＰＮバイポーラトランジスタ、５０ｃ……ＣＭＯＳトランジスタ。
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に係り、特にエピタキシャル成長により形成したベース層（以下、「エピタキシャル・ベース層」という。）を有する所謂エピタキシャル・ベース構造の縦型バイポーラトランジスタが搭載された半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年のバイポーラ（Bipolar）集積回路においては、その高速化、高性能化のため、エピタキシャル・ベース構造のバイポーラトランジスタの研究・開発が行われている。
ところで、通常のバイポーラ集積回路は、高い電源電圧を必要とする高耐圧用途の機能ブロックと、高い電源電圧を必要とせずに高速化を必要とする高速用途の機能ブロックとが共存している。このため、高耐圧用途のバイポーラトランジスタと高速用途のバイポーラトランジスタとを同一の半導体基板上に作製する必要が生じる。
【０００３】
その場合に、高耐圧用途と高速用途の両方のバイポーラトランジスタを同一のエピタキシャル・ベース構造を用いて作製すると、そのコレクタ層及びベース層がエピタキシャル成長によってそれぞれ同時的に形成されることから、両方のバイポーラトランジスタの最大電源電圧であるＶＣＥＯを如何に量適化するか問題となる。
即ち、高耐圧用途のバイポーラトランジスタに適合させたコレクタ層及びエピタキシャル・ベース層を形成した場合には、高速用途のバイポーラトランジスタにとってベース−コレクタ間の距離が大きくなり、本来の目的である高速化の効果が低減してしまう。逆に、高速用途のバイポーラトランジスタに適合させたコレクタ層及びエピタキシャル・ベース層を形成した場合には、高耐圧用途のバイポーラトランジスタにとってベース−コレクタ間の距離が小さくなり、その高耐圧特性が確保されなくなる。従って、両方のバイポーラトランジスタに必要な最大電源電圧ＶＣＥＯの大きさはトレードオフの関係になり、両方のバイポーラトランジスタを同時に満足させる最大電源電圧ＶＣＥＯを実現することは困難であった。
【０００４】
そして、このような問題を解決するものとして、次のような提案がなされている。
即ち、高耐圧用途のバイポーラトランジスタは通常の製造プロセスを用いて作製する一方、この高耐圧用途のバイポーラトランジスタと同時的に作製する高速用途のバイポーラトランジスタの製造プロセスにおいて、エピタキシャル・ベース層直下のコレクタ層にＳｌＣ（Selective Implanted Collector）層を形成する工程を設け、高速用途のバイポーラトランジスタの最大電源電圧ＶＣＥＯを小さくして高速化を図ろうとするものである。
【０００５】
しかし、この製造方法を採用した場合、高耐圧用途のバイポーラトランジスタと高速用途のバイポーラトランジスタとの２種類のトランジスタが略同時的に形成されるものの、ベース−コレクタ間の寄生容量が増大し、素子特性の最適化が困難であるという問題がある。また、工程の追加による製造コストの増大という問題もある。
【０００６】
【発明が解決しようとする課題】
上記のようにエピタキシャル・ベース構造を共に有する高耐圧用途のバイポーラトランジスタと高速用途のバイポーラトランジスタとが同一の半導体基板上に混載された半導体装置を作製する場合においては、両方のバイポーラトランジスタにそれぞれ最適な最大電源電圧ＶＣＥＯを実現することが困難であるため、両方のバイポーラトランジスタのそれぞれの高耐圧特性及び高速特性を十全に発揮させることができなかった。
【０００７】
そこで本発明は、上記事情に鑑みてなされたものであって、エピタキシャル・ベース構造を共に有する高耐圧用途のバイポーラトランジスタと高速用途のバイポーラトランジスタとが同一の半導体基板上に混載された半導体装置及びその製造方法において、両方のバイポーラトランジスタにそれぞれ最適な最大電源電圧を実現し、それぞれの高耐圧特性及び高速特性を十全に発揮させることが可能な高性能、高信頼性の半導体装置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題は、以下に述べる本発明に係る半導体装置及びその製造方法によって達成される。即ち、本発明に係る半導体装置は、エピタキシャル・ベース層を有する第１及び第２の縦型バイポーラトランジスタが同一の半導体基板上に混載された半導体装置であって、第１の縦型バイポーラトランジスタのエピタキシャル・ベース層が、該エピタキシャル・ベース層直下のコレクタ層に対して、該コレクタ層の表面に形成された凹状の窪みにて接合されることで、コレクタ層のエピタキシャル・ベース層に接合された部分の厚さが、第２の縦型バイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層のエピタキシャル・ベース層に接合された部分の厚さより薄いことを特徴とする。
【０００９】
このように本発明に係る半導体装置においては、第１の縦型バイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層の厚さと、第２の縦型バイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層の厚さとが異なることにより、例えば一方の縦型バイポーラトランジスタを高速用途のバイポーラトランジスタとし、他方の縦型バイポーラトランジスタを高耐圧用途のバイポーラトランジスタとすると、高速用途のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層を相対的に薄くし、高耐圧用途のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層を相対的に厚くすることが可能になり、それぞれに最適な最大電源電圧ＶＣＥＯが達成されるため、それぞれの高耐圧特性及び高速特性が十全に発揮される高性能、高信頼性の半導体装置が実現される。
【００１０】
また、請求項１に係る半導体装置の製造方法は、エピタキシャル・ベース層を有する第１及び第２の縦型バイポーラトランジスタが同一の半導体基板上に混載された半導体装置の製造方法であって、半導体基板上の第１及び第２の縦型バイポーラトランジスタ形成領域に、第１及び第２のコレクタ層をそれぞれ形成した後、選択酸化法を用いて素子分離用絶縁膜を形成する際に、第１のコレクタ層表面の所定の領域に、第１のコレクタ層の表面に凹状の窪みを形成するための窪み形成用の第１の絶縁膜を素子分離用絶縁膜と同時的に形成する第１の工程と、基体全面に第２の絶縁膜を形成した後、この第２のコレクタ層上の第２の絶縁膜を選択的にエッチング除去して、第２のコレクタ層を露出する第２のエピタキシャル・ベース形成予定領域を開口すると共に、第１のコレクタ層上の第２及び第１の絶縁膜を選択的にエッチング除去して、第１のコレクタ層を露出する第１のエピタキシャル・ベース形成予定領域を開口する第２の工程と、基体全面にエピタキシャル層を成長させて、第１及び第２のエピタキシャル・ベース形成予定領域に露出した第１及び第２のコレクタ層上に単結晶エピタキシャル層を形成すると共に、第２の絶縁膜上に多結晶エピタキシャル層を形成した後、このエピタキシャル層をパターニングして、第１及び第２のコレクタ層上のそれぞれの単結晶エピタキシャル層並びにこの単結晶エピタキシャル層に連なる多結晶エピタキシャル層からなる第１及び第２のエピタキシャル・ベース層をそれぞれ形成する第３の工程と、を有することを特徴とする。
【００１１】
このように請求項１に係る半導体装置の製造方法においては、同一の半導体基板上にエピタキシャル・ベース層を有する第１及び第２の縦型バイポーラトランジスタを作製する場合、選択酸化法を用いて素子分離用絶縁膜を形成する際に、第１の縦型バイポーラトランジスタ形成領域の第１のコレクタ層表面の所定の領域に素子分離用絶縁膜と同時的に第１の絶縁膜を形成し、基体全面に形成した第２の絶縁膜を選択的にエッチング除去してエピタキシャル・ベース形成予定領域を開口する際に、第１の縦型バイポーラトランジスタ形成領域における第２の絶縁膜のみならず第１の絶縁膜をもエッチング除去することにより、その開口部に露出する第１のコレクタ層表面には第１の絶縁膜が形成されていた分だけ窪みが形成されることになる。他方の第２の縦型バイポーラトランジスタ形成領域の第２のコレクタ層表面にはこのような窪みは形成されない。このため、これら第１及び第２のコレクタ層上に第１及び第２のエピタキシャル・ベース層を形成すると、第１のエピタキシャル・ベース層直下の第１のコレクタ層は第２のエピタキシャル・ベース層直下の第２のコレクタ層よりも薄くなる。
【００１２】
ここで、高速用途のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層が高耐圧用途のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層よりも薄くなり、それぞれに最適な最大電源電圧ＶＣＥＯが達成されるため、それぞれの高耐圧特性及び高速特性が十全に発揮される高性能、高信頼性の半導体装置が作製される。
しかも、その製造プロセスにおいて新たに必要となる工程、即ち第１の縦型バイポーラトランジスタの第１のコレクタ層表面の所定の領域に第１の絶縁膜を形成する工程及びこの第１の絶縁膜をエッチング除去してエピタキシャル・ベース形成予定領域を開口する工程は、それぞれ素子分離用絶縁膜を形成する工程及び第２の絶縁膜をエッチング除去してエピタキシャル・ベース形成予定領域を開口する工程（共に、縦型バイポーラトランジスタの通常の製造プロセスに必要な工程）と同時的に行われることにより、工程数の増加を招くことは全くないため、その製造コストの増大が防止される。
【００１３】
また、上記請求項１に係る半導体装置の製造方法において、そのエミッタを形成する方法には種々の方法が考えられるが、その製造プロセスの容易性や素子特性の信頼性等の観点からは、前記第３の工程におけるエピタキシャル・ベース層の形成に続いて、基体全面に第３の絶縁膜を形成した後、第１及び第２のエピタキシャル・ベース層上の第３の絶縁膜を選択的にエッチング除去して、エミッタ形成予定領域をそれぞれ開口する第４の工程と、これらのエミッタ形成予定領域に露出した第１及び第２のエピタキシャル・ベース層上に、第１及び第２のエミッタ取り出し電極をそれぞれ形成した後、これらの第１及び第２のエミッタ取り出し電極から所定の不純物を拡散して、第１及び第２のエピタキシャル・ベース層表面に第１及び第２のエミッタ領域をそれぞれ形成する第５の工程と、を有することが好適である（請求項２）。
【００１４】
また、請求項３に係る半導体装置の製造方法は、エピタキシャル・ベース層を有する縦型バイポーラトランジスタと電界効果トランジスタとが同一の半導体基板上に混載された半導体装置の製造方法であって、半導体基板上に、所定の半導体層を形成して、縦型バイポーラトランジスタ形成領域のこの半導体層からなるコレクタ層を形成した後、選択酸化法を用いて素子分離用絶縁膜を形成する際に、コレクタ層表面の所定の領域に、コレクタ層の表面に凹状の窪みを形成するための窪み形成用の第１の絶縁膜を素子分離用絶縁膜と同時的に形成する第１の工程と、電界効果トランジスタ形成領域の半導体層上に、ゲート電極を形成した後、このゲート電極をマスクとして半導体層表面に所定の不純物を添加し、ソース及びドレイン領域を形成する第２の工程と、基体全面に第２の絶縁膜を形成した後、コレクタ層上の第２及び第１の絶縁膜を選択的にエッチング除去して、コレクタ層を露出するエピタキシャル・ベース形成予定領域を開口する第３の工程と、基体全面にエピタキシャル層を成長させて、エピタキシャル・ベース形成予定領域に露出したコレクタ層上に単結晶エピタキシャル層を形成すると共に、第２の絶縁膜上に多結晶エピタキシャル層を形成した後、エピタキシャル層をパターニングして、コレクタ層上の単結晶エピタキシャル層及びこの単結晶エピタキシャル層に連なる多結晶エピタキシャル層からなるエピタキシャル・ベース層を形成する第４の工程と、を有することを特徴とする。
【００１５】
このように請求項３に係る半導体装置の製造方法においては、同一の半導体基板上にエピタキシャル・ベース層を有する縦型バイポーラトランジスタと電界効果トランジスタを作製する場合、選択酸化法を用いて素子分離用絶縁膜を形成する際に、縦型バイポーラトランジスタのコレクタ層表面の所定の領域に素子分離用絶縁膜と同時的に第１の絶縁膜を形成し、基体全面に形成した第２の絶縁膜を選択的にエッチング除去してエピタキシャル・ベース形成予定領域を開口する際に第２の絶縁膜のみならず第１の絶縁膜をもエッチング除去することにより、その開口部に露出するコレクタ層表面には第１の絶縁膜が形成されていた分だけ窪みが形成されることになる。このため、このコレクタ層上にエピタキシャル・ベース層を形成すると、エピタキシャル・ベース層直下のコレクタ層は通常の場合よりも薄くなる。
【００１６】
ここで、例えばこの縦型バイポーラトランジスタを高速用途のバイポーラトランジスタとすると、高速用途のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層が通常のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層よりも薄くなり、高速特性が十全に発揮される高性能、高信頼性の半導体装置が作製される。
しかも、その製造プロセスにおいて新たに必要となる工程、即ち縦型バイポーラトランジスタのコレクタ層表面の所定の領域に第１の絶縁膜を形成する工程及びこの第１の絶縁膜をエッチング除去してエピタキシャル・ベース形成予定領域を開口する工程は、それぞれ素子分離用絶縁膜を形成する工程（縦型バイポーラトランジスタの通常の製造プロセスに必要とされ、且つ電界効果トランジスタの製造プロセスと共有される工程）及び第２の絶縁膜をエッチング除去してエピタキシャル・ベース形成予定領域を開口する工程（縦型バイポーラトランジスタの通常の製造プロセスに必要な工程）と同時的に行われることにより、工程数の増加が抑制され、その製造コストの増大が防止される。
【００１７】
また、請求項４に係る半導体装置の製造方法は、エピタキシャル・ベース層を有する縦型バイポーラトランジスタと電界効果トランジスタとが同一の半導体基板上に混載された半導体装置の製造方法であって、半導体基板上に、所定の半導体層を形成して、縦型バイポーラトランジスタ形成領域のこの半導体層からなるコレクタ層を形成した後、選択酸化法を用いて素子分離用絶縁膜を形成する際に、コレクタ層表面の所定の領域に、コレクタ層の表面に凹状の窪みを形成するための窪み形成用の第１の絶縁膜を素子分離用絶縁膜と同時的に形成する第１の工程と、電界効果トランジスタ形成領域の半導体層上に、ゲート電極を形成した後、このゲート電極をマスクとして半導体層表面に所定の不純物を添加し、低濃度不純物領域を形成する第２の工程と、基体全面に第２の絶縁膜を形成した後、コレクタ層上の第２及び第１の絶縁膜を選択的にエッチング除去して、コレクタ層を露出するエピタキシャル・ベース形成予定領域を開口する第３の工程と、基体全面にエピタキシャル層を成長させて、前記エピタキシャル・ベース形成予定領域に露出したコレクタ層上に単結晶エピタキシャル層を形成すると共に、第２の絶縁膜上に多結晶エピタキシャル層を形成した後、エピタキシャル層をパターニングして、コレクタ層上の単結晶エピタキシャル層及びこの単結晶エピタキシャル層に連なる多結晶エピタキシャル層からなるエピタキシャル・ベース層を形成する第４の工程と、基体全面に第３の絶縁膜を形成した後、エピタキシャル・ベース層上の第３の絶縁膜を選択的にエッチング除去して、エミッタ形成予定領域を開口する第５の工程と、このエミッタ形成予定領域に露出したエピタキシャル・ベース層上に、エミッタ取り出し電極を形成した後、このエミッタ取り出し電極から所定の不純物を拡散して、エピタキシャル・ベース層表面にエミッタ領域を形成する第６の工程と、エミッタ取り出し電極をマスクとして第２及び第１の絶縁膜を異方性エッチングし、これら第２及び第１の絶縁膜からなるサイドウォールスペーサをゲート電極側壁に形成した後、ゲート電極及びサイドウォールスペーサをマスクとして半導体層表面に所定の不純物を添加し、高濃度不純物領域を形成し、低濃度不純物領域及び高濃度不純物領域からなるソース・ドレイン領域を形成する第７の工程と、を有することを特徴とする。
【００１８】
このように請求項４に係る半導体装置の製造方法においては、同一の半導体基板上にエピタキシャル・ベース層を有する縦型バイポーラトランジスタとソース・ドレイン領域が低濃度不純物領域及び高濃度不純物領域からなるＬＤＤ（Lightly Doped Drain-Source）構造の電界効果トランジスタを作製する場合、選択酸化法を用いて素子分離用絶縁膜を形成する際に、縦型バイポーラトランジスタのコレクタ層表面の所定の領域に素子分離用絶縁膜と同時的に第１の絶縁膜を形成し、基体全面に形成した第２の絶縁膜を選択的にエッチング除去してエピタキシャル・ベース形成予定領域を開口する際に第２の絶縁膜のみならず第１の絶縁膜をもエッチング除去することにより、その開口部に露出するコレクタ層表面には第１の絶縁膜が形成されていた分だけ窪みが形成されることになる。このため、このコレクタ層上にエピタキシャル・ベース層を形成すると、エピタキシャル・ベース層直下のコレクタ層は通常の場合よりも薄くなる。
【００１９】
ここで、例えば第１の縦型バイポーラトランジスタを高速用途のバイポーラトランジスタとすると、高速用途のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層が通常の縦型バイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層よりも薄くなり、高速特性が十全に発揮される高性能、高信頼性の半導体装置が作製される。
しかも、その製造プロセスにおいて新たに必要となる工程、即ち縦型バイポーラトランジスタのコレクタ層表面の所定の領域に第１の絶縁膜を形成する工程及びこの第１の絶縁膜をエッチング除去してエピタキシャル・ベース形成予定領域を開口する工程は、それぞれ素子分離用絶縁膜を形成する工程（縦型バイポーラトランジスタの通常の製造プロセスに必要とされ、且つ電界効果トランジスタの製造プロセスと共有される工程）及び第２の絶縁膜をエッチング除去してエピタキシャル・ベース形成予定領域を開口する工程（縦型バイポーラトランジスタの通常の製造プロセスに必要な工程）と同時的に行われる。
また、縦型バイポーラトランジスタの製造プロセスにおいて、エピタキシャル・ベース層の単結晶エピタキシャル層領域を確定する開口部の形成に、第２の絶縁膜の形成が不可欠であり、エピタキシャル・ベース層表面に形成するエミッタ領域の確定や、エピタキシャル・ベース層とエミッタ取り出し電極との絶縁分離に、第３の絶縁膜の形成が不可欠であるが、これら第２及び第３の絶縁膜は、電界効果トランジスタのＬＤＤ構造のソース・ドレイン領域を形成するために必要なゲート電極側壁のサイドウォールスペーサの形成に使用される。
このため、工程数の増加が抑制され、その製造コストの増大が防止される。
【００２０】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の実施の形態を説明する。
（第1の実施形態）
図１は本発明の第1の実施形態に係るエピタキシャル・ベース構造を共に有する高速用途の縦型ＮＰＮバイポーラトランジスタと高耐圧用途の縦型ＮＰＮバイポーラトランジスタとが同一の半導体基板上に混載されている半導体装置を示す概略断面図であり、図２〜図７はそれぞれ図１に示す半導体装置の製造方法を説明するための工程断面図である。
【００２１】
図１に示されるように、エピタキシャル・ベース構造を共に有する高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａと高耐圧用途の縦型ＮＰＮバイポーラトランジスタ５０ｂとが同一のＰ型（１００）Ｓｉ基板１０上に混載されている。
そして、一方の高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａにおいては、例えばＰ型（１００）Ｓｉ基板１０上に、Ｎ＋型コレクタ埋め込み領域１２ａが形成され、これらＰ型（１００）Ｓｉ基板１０及びＮ＋型コレクタ埋め込み層１２ａ上に、比抵抗１〜５Ω・ｃｍ、厚さ０．５〜１．５μｍのＮ型コレクタ層１４ａが形成され、このＮ型コレクタ層１４ａ表面には、Ｎ＋型コレクタ埋め込み層１２ａに達するＮ型プラグイン（Plug In）領域２０ａが形成されている。
【００２２】
また、Ｎ型コレクタ層１４ａ表面に接合して、例えばＳｉやＳｉＧｅからなるＰ型エピタキシャル・ベース層２６ａが形成されている。そして、このＰ型エピタキシャル・ベース層２６ａは、Ｎ型コレクタ層１４ａ上に形成された単結晶のＰ型真性（Intrisic）ベース層２６ａａと、第１のＳｉＯ２ 膜２２上に形成された多結晶のＰ型外部（Graft）ベース層２６ａｂとから構成されている。
なお、一般に真性ベース層という場合、エミッタ直下の領域をいうが、ここでは更に真性ベース層と外部ベース領域との間のリンク部分を含めて真性ベース層と呼ぶことにする。
【００２３】
また、このＰ型エピタキシャル・ベース層２６ａのＰ型真性ベース層２６ａａ表面には、Ｎ型エミッタ層３４ａが形成され、このＮ型エミッタ層３４ａに接続して、例えば導電化された多結晶Ｓｉ層からなるエミッタ取り出し電極３２ａが形成されている。そして、このエミッタ取り出し電極３２ａは、第２のＳｉＯ２ 膜２８によってＰ型エピタキシャル・ベース層２６ａと絶縁分離されている。
【００２４】
また、エミッタ取り出し電極３２ａ上面を被覆する絶縁膜３６及びオーバーコート膜３８に開口されたコンタクトホールを介して、エミッタ取り出し電極３２ａ、Ｐ型エピタキシャル・ベース層２６ａのＰ型外部ベース層２６ａｂ、及びＮ型プラグイン領域２０ａにそれぞれ接続するエミッタ電極４０Ｅａ、ベース電極４０Ｂａ、及びコレクタ電極４０Ｃａが形成されている。
【００２５】
以上のように構成される高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａに対して、他方の高耐圧用途のＮＰＮバイポーラトランジスタ５０ｂも、基本的には同様の構造をなしている。但し、高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａと高耐圧用途のＮＰＮバイポーラトランジスタ５０ｂとの相違点は、高速用途のＮＰＮバイポーラトランジスタ５０ａのＮ型コレクタ層１４ａ表面に凹状の窪みが形成されているため、そのＮ型コレクタ層１４ａの厚さ（Ｎ＋型コレクタ埋め込み層１２ａとの界面からＰ型エピタキシャル・ベース層２６ａのＰ型真性ベース層２６ａａとの界面に到る距離）が、高耐圧用途のＮＰＮバイポーラトランジスタ５０ｂのＮ型コレクタ層１４ｂの厚さ（Ｎ＋型コレクタ埋め込み層１２ｂとの界面からＰ型エピタキシャル・ベース層２６ｂのＰ型真性ベース層２６ｂａとの界面に到る距離）よりも薄くなっていることであり、この点に本実施形態の特徴がある。
【００２６】
なお、高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａと高耐圧用途のＮＰＮバイポーラトランジスタ５０ｂとは、素子分離領域に形成されたフィールド酸化膜１６及びこのフィールド酸化膜１６下に形成されＰ型（１００）Ｓｉ基板１０に達するＰ型ウェル（Well）１８によって絶縁分離されている。
【００２７】
次に、図１に示すエピタキシャル・ベース構造を共に有する高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａと高耐圧用途の縦型ＮＰＮバイポーラトランジスタ５０ｂとが同一のＰ型（１００）Ｓｉ基板１０上に混載されている半導体装置の製造方法を、図２〜図７を用いて説明する。
【００２８】
先ず、図２に示されるように、Ｐ型（１００）Ｓｉ基板１０表面の高速用途のＮＰＮバイポーラトランジスタ形成領域及び高耐圧用途のＮＰＮバイポーラトランジスタ形成領域に、Ｓｂ２Ｏ３を用いた温度１２００℃におけるＳｂの気相拡散により、Ｎ＋型コレクタ埋め込み層１２ａ、１２ｂをそれぞれ形成する。
その後、エピタキシャル成長法を用いて、基体全面に比抵抗１〜５Ω・ｃｍ、厚さ０．５〜１．５μｍのＮ型エピタキシャル層を形成する。なお、これ以降、高速用途のＮＰＮバイポーラトランジスタ形成領域のＮ型エピタキシャル層をＮ型コレクタ層１４ａと呼び、高耐圧用途のＮＰＮバイポーラトランジスタ形成領域のＮ型エピタキシャル層をＮ型コレクタ層１４ｂと呼ぶことにする。
【００２９】
続いて、ＬＯＣＯＳ（Local Oxidation of Silicon）法を用いて、Ｎ型エピタキシャル層表面の選択酸化を行う。
即ち、基体全面を熱酸化して、厚さ５０ｎｍのＳｉＯ２ 膜（図示せず）を形成した後、ＣＶＤ（Chemical Vapor Deposition ；化学的気相成長）法を用いて、厚さ１００ｎｍのＳｉ３ Ｎ４ 膜（図示せず）を形成する。そして、これらＳｉ３ Ｎ４ 膜及びＳｉＯ２ 膜を選択的にエッチング（Etching）除去して、アクティブ領域を開口するパターンを形成した後、このＳｉ３ Ｎ４ 膜をマスクとして、温度１０００〜１０５０℃のスチーム（Steam）酸化により、素子分離領域のＮ型エピタキシャル層表面に厚さ３００〜８００ｎｍのフィールド（Field）酸化膜１６を形成する共に、高速用途のＮＰＮバイポーラトランジスタ形成領域のＮ型コレクタ層１４ａ表面の所定の領域に厚さ３００〜８００ｎｍの窪み形成用の酸化膜１６ａを形成する。
【００３０】
続いて、Ｓｉ３ Ｎ４膜を除去した後、加速電圧１００〜７２０ｋｅＶ、ドーズ量１×１０１２〜５×１０１３ｃｍ−２の条件によるＢ（Boron；ボロン）イオン注入を複数回行い、素子分離領域のフィールド酸化膜１６下にＰ型（１００）Ｓｉ基板１０にまで達するＰ型ウェル領域１８を形成する。更に、加速電圧１５０〜７２０ｋｅＶ、ドーズ量１×１０１２〜５×１０１３ｃｍ−２の条件によるＰ（Phosphorus；リン）イオン注入を複数回行い、Ｎ型コレクタ層１４ａ、１４ｂ表面の所定の領域にＮ＋型コレクタ埋め込み層１２ａ、１２ｂに達するＮ型プラグイン領域２０ａ、２０ｂをそれぞれ形成する。
【００３１】
次いで、図３に示されるように、露出しているＮ型コレクタ層１４ａ、１４ｂ等の表面を温度８００〜９００℃により熱酸化して、厚さ７〜１０ｎｍの熱酸化膜（図示せず）を形成した後、ＣＶＤ法を用いて、基体全面に厚さ１００〜２００ｎｍの第１のＳｉＯ２ 膜２２を形成する。
続いて、リソグラフィ技術により形成したレジストパターンを用いて、高耐圧用途のＮＰＮバイポーラトランジスタ形成領域のＮ型コレクタ層１４ｂ上の第１のＳｉＯ２ 膜２２を選択的にドライ（Dry）エッチングして、Ｎ型コレクタ層１４ｂを露出する開口部２４ｂを形成すると共に、高速用途のＮＰＮバイポーラトランジスタ形成領域のＮ型コレクタ層１４ａ上の第１のＳｉＯ２ 膜２２及び窪み形成用の酸化膜１６ａを選択的にドライエッチングして、Ｎ型コレクタ層１４ａを露出する開口部２４ａを形成する。
【００３２】
このとき、高速用途のＮＰＮバイポーラトランジスタ形成領域の開口部２４ａにおいては、ＬＯＣＯＳ法により形成された窪み形成用の酸化膜１６ａが除去された分だけＮ型コレクタ層１４ａ表面に凹状の窪みが形成される。このため、高速用途のＮＰＮバイポーラトランジスタ形成領域及び高耐圧用途のＮＰＮバイポーラトランジスタ形成領域の開口部２４ａ、２４ｂにおけるＮ型コレクタ層１４ａ、１４ｂを比較すると、Ｎ型コレクタ層１４ａの厚さがＮ型コレクタ層１４ｂの厚さよりも薄くなっている。
【００３３】
次いで、図４に示されるように、エピタキシャル成長法を用いて、基体全面に例えばＢ（ボロン）をドーピング（Doping）したＳｉやＳｉＧｅからなるＰ型エピタキシャル層を形成する。このとき、開口部２４ａ、２４ｂ内に露出するＮ型コレクタ層１４ａ、１４ｂ上には、単結晶層が形成され、第１のＳｉＯ２ 膜２２上には、多結晶層が形成される。
続いて、リソグラフィ技術により形成したレジストパターンを用いて、Ｐ型エピタキシャル層を選択的にエッチングして、高速用途のＮＰＮバイポーラトランジスタ形成領域にＮ型コレクタ層１４ａ上の単結晶のＰ型真性ベース層２６ａａ及びこれに連なる多結晶のＰ型外部ベース層２６ａｂからなるＰ型エピタキシャル・ベース層２６ａを形成すると共に、高耐圧用途のＮＰＮバイポーラトランジスタ形成領域のＮ型コレクタ層１４ｂ上の単結晶のＰ型真性ベース層２６ｂａ及びこれに連なる多結晶のＰ型外部ベース層２６ｂｂからなるＰ型エピタキシャル・ベース層２６ｂを形成する。
【００３４】
次いで、図５に示されるように、ＣＶＤ法を用いて、基体全面に厚さ１５０〜２００ｎｍの第２のＳｉＯ２ 膜２８を形成する。この第２のＳｉＯ２ 膜２８は、後に形成するエミッタ取り出し電極とＰ型エピタキシャル・ベース層２６ａ、２６ｂとを絶縁分離する機能を果たすためのものである。
続いて、リソグラフィ技術により形成したレジストパターンを用いて、第２のＳｉＯ２ 膜２８を選択的にドライエッチングして、Ｐ型エピタキシャル・ベース層２６ａ、２６ｂのＰ型真性ベース層２６ａａ、２６ｂａを露出する開口部３０ａ、３０ｂを形成する。
【００３５】
次いで、図６に示されるように、基体全面に、厚さ１００〜１５０ｎｍの多結晶Ｓｉ層を形成した後、加速電圧３０〜７０ｋｅＶ、ドーズ量１×１０１５〜１×１０１６ｃｍ−２の条件によるＡｓ（砒素）イオン注入を行う。なお、この多結晶Ｓｉ層のうち、開口部３０ａ、３０ｂを介してＰ型エピタキシャル・ベース層２６ａ、２６ｂのＰ型真性ベース層２６ａａ、２６ｂａに接続している部分はそれぞれエミッタ取り出し電極３２ａ、３２ｂとなるものである。
続いて、温度１０００〜１１００℃、時間５〜３０秒のアニール処理を行い、多結晶Ｓｉ層中のＡｓイオンを活性化して導電化すると共に、この多結晶Ｓｉ層からＰ型エピタキシャル・ベース層２６ａ、２６ｂのＰ型真性ベース層２６ａａ、Ｐ型真性ベース層２６ｂａ表面にＡｓを拡散させ、Ｎ型エミッタ層３４ａ、３４ｂをそれぞれ形成する。
【００３６】
続いて、導電化した多結晶Ｓｉ層上に絶縁膜３６を形成した後、リソグラフィ技術により形成したレジストパターンを用いて、これら絶縁膜３６及び多結晶Ｓｉ層を選択的にドライエッチングし、この導電化した多結晶Ｓｉ層からなる前述したエミッタ取り出し電極３２ａ、３２ｂを形成する。なお、これらエミッタ取り出し電極３２ａ、３２ｂ上の絶縁膜３６は、後にＰ型外部ベース層２６ａｂ、Ｐ型外部ベース層２６ｂｂにＰ型不純物イオンを注入する際に、このＰ型不純物イオンがエミッタ取り出し電極３２ａ、３２ｂに注入されないようにするマスクとして機能するものである。更に、第２及１のＳｉＯ２ 膜２８、２２を異方性エッチングする。
その後、リソグラフィ技術により形成したレジストパターンをマスクとして、加速電圧２５〜４０ｋｅＶ、ドーズ量２×１０１５〜７×１０１５ｃｍ−２の条件によるＡｓイオン注入を行い、Ｎ型プラグイン領域２０ａ、２０ｂの不純物濃度を高める。
また、同様にリソグラフィ技術により形成したレジストパターンをマスクとして、Ｐ型エピタキシャル・ベース層２６ａ、２６ｂのＰ型外部ベース層２６ａｂ、２６ｂｂに加速電圧２５〜４０ｋｅＶ、ドーズ量２×１０１５〜５×１０１５ｃｍ−２の条件によるＢＦ２ イオン注入を行い、更にアニール処理を行って、注入した不純物イオンを活性化する。
【００３７】
次いで、図７に示されるように、ＣＶＤ法を用いて、基体全面にオーバーコート膜３８を形成した後、リソグラフィ技術により形成したレジストパターンを用いて、オーバーコート膜３８及び絶縁膜３６を選択的にドライエッチングして、エミッタ取り出し電極３２ａ、３２ｂ、Ｐ型エピタキシャル・ベース層２６ａ、２６ｂのＰ型外部ベース層２６ａｂ、２６ｂｂ、及びＮ型プラグイン領域２０ａ、２０ｂを露出するコンタクトホールを形成する。
そして、基体全面にＡｌ膜を形成した後、このＡｌ膜を所定の形状にパターニングして、高速用途のＮＰＮバイポーラトランジスタ形成領域のエミッタ取り出し電極３２ａ、Ｐ型エピタキシャル・ベース層２６ａのＰ型外部ベース層２６ａｂ、及びＮ型プラグイン領域２０ａにそれぞれ接続するエミッタ電極４０Ｅａ、ベース電極４０Ｂａ、コレクタ電極４０Ｃａを形成すると共に、高耐圧用途のＮＰＮバイポーラトランジスタ形成領域のエミッタ取り出し電極３２ｂ、Ｐ型エピタキシャル・ベース層２６ｂのＰ型外部ベース層２６ｂｂ、及びＮ型プラグイン領域２０ｂにそれぞれ接続するエミッタ電極４０Ｅｂ、ベース電極４０Ｂｂ、及びコレクタ電極４０Ｃｂを形成する。
【００３８】
こうして、図１に示されるようなＰ型（１００）Ｓｉ基板１０上にエピタキシャル・ベース構造を共に有する高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａと高耐圧用途の縦型ＮＰＮバイポーラトランジスタ５０ｂとが混載されている半導体装置を作製する。
【００３９】
（第２の実施形態）
図８は本発明の第２の実施形態に係るエピタキシャル・ベース構造の高速用途の縦型ＮＰＮバイポーラトランジスタとＬＤＤ構造のＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタとが同一の半導体基板上に混載されている半導体装置を示す概略断面図である。なお、上記第１の実施形態の図１に示される半導体装置の構成要素と同一の要素には同一の符号を付して説明を省略する。
【００４０】
図８に示されるように、エピタキシャル・ベース構造の高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａとＰＭＯＳトランジスタ４８ｐ及びＮＭＯＳトランジスタ４８ｎからなるＣＭＯＳトランジスタ５０ｃとが同一のＰ型（１００）Ｓｉ基板１０上に混載されている。
そして、一方の高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａにおいては、上記第１の実施形態の場合と同様に、Ｐ型（１００）Ｓｉ基板１０上に、Ｎ＋型コレクタ埋め込み領域１２ａが形成され、これらＰ型（１００）Ｓｉ基板１０及びＮ＋型コレクタ埋め込み層１２ａ上に、比抵抗１〜５Ω・ｃｍ、厚さ０．５〜１．５μｍのＮ型コレクタ層１４ａが形成され、このＮ型コレクタ層１４ａ表面には、Ｎ＋型コレクタ埋め込み層１２ａに達するＮ型プラグイン領域２０ａが形成されている。
【００４１】
また、Ｎ型コレクタ層１４ａ表面に接合して、ＳｉやＳｉＧｅからなるＰ型エピタキシャル・ベース層２６ａが形成されている。このＰ型エピタキシャル・ベース層２６ａは、Ｎ型コレクタ層１４ａ上に形成された単結晶のＰ型真性ベース層２６ａａと、第１のＳｉＯ２ 膜２２上に形成された多結晶のＰ型外部ベース層２６ａｂとから構成されている。
【００４２】
また、このＰ型エピタキシャル・ベース層２６ａのＰ型真性ベース層２６ａａ表面には、Ｎ型エミッタ層３４ａが形成され、このＮ型エミッタ層３４ａに接続して、導電化された多結晶Ｓｉ層からなるエミッタ取り出し電極３２ａが形成されている。そして、このエミッタ取り出し電極３２ａは、第２のＳｉＯ２ 膜２８によってＰ型エピタキシャル・ベース層２６ａと絶縁分離されている。
【００４３】
また、エミッタ取り出し電極３２ａ上面を被覆する絶縁膜３６及びオーバーコート膜３８に開口されたコンタクトホールを介して、エミッタ取り出し電極３２ａ、Ｐ型エピタキシャル・ベース層２６ａのＰ型外部ベース層２６ａｂ、及びＮ型プラグイン領域２０ａにそれぞれ接続するエミッタ電極４０Ｅａ、ベース電極４０Ｂａ、及びコレクタ電極４０Ｃａが形成されている。
【００４４】
そして、以上のように構成される高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａにおいて、そのＮ型コレクタ層１４ａ表面に凹状の窪みが形成されているため、そのＮ型コレクタ層１４ａの厚さ（Ｎ＋型コレクタ埋め込み層１２ａとの界面からＰ型エピタキシャル・ベース層２６ａのＰ型真性ベース層２６ａａとの界面に到る距離）が、通常のバイポーラトランジスタ、例えば高耐圧用途のＮＰＮバイポーラトランジスタのコレクタ層の厚さ（Ｎ＋型コレクタ埋め込み層との界面からＰ型エピタキシャル・ベース層のＰ型真性ベース層との界面に到る距離）よりも薄くなっており、この点に本実施形態の特徴がある
【００４５】
また、他方のＣＭＯＳトランジスタ５０ｃにおいては、Ｐ型（１００）Ｓｉ基板１０上にＮ＋型埋め込み領域１２ｃが形成され、これらＰ型（１００）Ｓｉ基板１０及びＮ＋型埋め込み層１２ｃ上にＮ型エピタキシャル層１４が形成され、このＮ型エピタキシャル層１４表面にはＮ＋型埋め込み層１２ｃに達するＰ型ウェル領域１８ｃが形成されている。また、このＰ型ウェル領域１８ｃ表面の所定の領域には、Ｎ型ウェル領域２０ｃが形成されている。
【００４６】
そして、このＮ型ウェル領域２０ｃ表面には、Ｐ型高濃度不純物領域及びＰ型ＬＤＤ領域からなるＬＤＤ構造のＰ型ソース領域４６ＳｐとＰ型ドレイン領域４６Ｄｐとが相対して形成され、これらＰ型ソース領域４６ＳｐとＰ型ドレイン領域４６Ｄｐとに挟まれたチャネル領域上に、ゲート酸化膜（図示せず）を介してゲート電極４２ｐが形成されている。また、このゲート電極４２ｐの側壁には、ＬＤＤサイドウォールスペーサ４４が形成されている。
更に、オーバーコート膜３８に開口されたコンタクトホールを介して、Ｐ型ソース領域４６Ｓｐ及びＰ型ドレイン領域４６Ｄｐにそれぞれ接続するソース電極４０Ｓｐ及びドレイン電極４０Ｄｐが形成されている。このようにして、ＰＭＯＳトランジスタ４８ｐが形成されている。
【００４７】
また、このＰＭＯＳトランジスタ４８ｐに隣接して、同様の構造をなすＮＭＯＳトランジスタ４８ｎが形成されている。
即ち、Ｐ型ウェル領域１８ｃ表面には、Ｎ型高濃度不純物領域及びＮ型ＬＤＤ領域からなるＬＤＤ構造のＮ型ソース領域４６ＳｎとＮ型ドレイン領域４６Ｄｎとが相対して形成され、これらＮ型ソース領域４６ＳｎとＮ型ドレイン領域４６Ｄｎとに挟まれたチャネル領域上に、ゲート酸化膜（図示せず）を介してゲート電極４２ｎが形成されている。また、このゲート電極４２ｎの側壁には、ＬＤＤサイドウォールスペーサ４４が形成されている。
更に、オーバーコート膜３８に開口されたコンタクトホールを介して、Ｎ型ソース領域４６Ｓｎ及びＮ型ドレイン領域４６Ｄｎにそれぞれ接続するソース電極４０Ｓｎ及びドレイン電極４０Ｄｎが形成されている。このようにして、ＮＭＯＳトランジスタ４８ｐが形成されている。
【００４８】
なお、高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａとＣＭＯＳトランジスタ５０ｃとは、素子分離領域に形成されたフィールド酸化膜１６及びこのフィールド酸化膜１６下に形成されＰ型（１００）Ｓｉ基板１０に達するＰ型ウェル領域１８によって絶縁分離されている。
【００４９】
次に、図８示すエピタキシャル・ベース構造の高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａとＣＭＯＳトランジスタ５０ｃとが同一のＰ型（１００）Ｓｉ基板１０上に混載されている半導体装置の製造方法を説明する。
先ず、Ｐ型（１００）Ｓｉ基板１０上の高速用途のＮＰＮバイポーラトランジスタ形成領域及びＣＭＯＳトランジスタ形成領域に、Ｓｂ２Ｏ３を用いた温度１２００℃におけるＳｂの気相拡散により、Ｎ＋型コレクタ埋め込み領域１２ａ及びＮ＋型埋め込み領域１２ｃをそれぞれ形成する。
その後、エピタキシャル成長法を用いて、基体全面に比抵抗１〜５Ω・ｃｍ、厚さ０．５〜１．５μｍのＮ型エピタキシャル層１４を形成する。なお、これ以降、高速用途のＮＰＮバイポーラトランジスタ形成領域のＮ型エピタキシャル層１４をＮ型コレクタ層１４ａと呼ぶことにする。
【００５０】
続いて、ＬＯＣＯＳ法を用いて、Ｎ型エピタキシャル層１４表面の選択酸化を行う。
即ち、基体全面を熱酸化して、厚さ５０ｎｍのＳｉＯ２ 膜（図示せず）を形成した後、ＣＶＤ法により厚さ１００ｎｍのＳｉ３ Ｎ４ 膜（図示せず）を形成する。そして、これらＳｉ３ Ｎ４ 膜及びＳｉＯ２ 膜を選択的にエッチング除去して、アクティブ領域を開口するパターンを形成した後、このＳｉ３ Ｎ４ 膜をマスクとして、温度１０００〜１０５０℃のスチーム酸化により、素子分離領域のＮ型エピタキシャル層１４表面に厚さ３００〜８００ｎｍのフィールド酸化膜１６を形成する共に、高速用途のＮＰＮバイポーラトランジスタ形成領域のＮ型コレクタ層１４ａ表面の所定の領域に厚さ３００〜８００ｎｍの窪み形成用の酸化膜を形成する。
【００５１】
続いて、Ｓｉ３ Ｎ４膜を除去した後、加速電圧１００〜７２０ｋｅＶ、ドーズ量１×１０１２〜５×１０１３ｃｍ−２の条件によるＢ（ボロン）イオン注入を複数回行い、素子分離領域のフィールド酸化膜１６下にＰ型（１００）Ｓｉ基板１０にまで達するＰ型ウェル領域１８を形成すると共に、ＣＭＯＳトランジスタ形成領域のＮ型エピタキシャル層１４表面にＮ＋型埋め込み領域１２ｃにまで達するＰ型ウェル領域１８ｃを形成する。
更に、加速電圧１５０〜７２０ｋｅＶ、ドーズ量１×１０１２〜５×１０１３ｃｍ−２の条件によるＰ（リン）イオン注入を複数回行い、高速用途のＮＰＮバイポーラトランジスタ形成領域のＮ型コレクタ層１４ａ表面にＮ＋型コレクタ埋め込み層１２ａに達するＮ型プラグイン領域２０ａを形成すると共に、ＣＭＯＳトランジスタ形成領域のうちのＰＭＯＳトランジスタ形成領域のＰ型ウェル領域１８ｃ表面にＮ型ウェル領域２０ｃを形成する。
【００５２】
次いで、露出しているＮ型コレクタ層１４ａ並びにＮ型ウェル領域２０ｃ及びＰ型ウェル領域１８ｃ等の表面を温度８００〜９００℃により熱酸化して、厚さ７〜１０ｎｍの熱酸化膜（図示せず）を形成した後、基体全面にＮ型不純物を高濃度にドーピングしれた多結晶Ｓｉ層及びＷＳｉ層を順に形成し、これらＷＳｉ層及び多結晶Ｓｉ層を、リソグラフィ技術により形成したレジストパターンを用いて選択的にエッチングして、ＰＭＯＳトランジスタ形成領域及びＮＭＯＳトランジスタ形成領域にゲート電極４２ｐ、４２ｎをそれぞれ形成する。ここで、ＰＭＯＳトランジスタ形成領域のゲート電極４２ｐとＮ型ウェル領域２０ｃとに挟まれた熱酸化膜及びＮＭＯＳトランジスタ形成領域のゲート電極４２ｎとＰ型ウェル領域１８ｃとに挟まれた熱酸化膜はそれぞれゲート酸化膜となる。
【００５３】
続いて、リソグラフィ技術により形成したレジストパターン及びゲート電極４２ｐ、４２ｎをマスクとして、ＰＭＯＳトランジスタ形成領域のゲート電極４２ｐを挟むＮ型ウェル領域２０ｃ表面にドーズ量１×１０１２〜５×１０１３ｃｍ−２の条件によるＢ（ボロン）又はＢＦ２ のイオン注入を行って、Ｐ型ＬＤＤ領域を形成すると共に、ＮＭＯＳトランジスタ形成領域のゲート電極４２ｎを挟むＰ型ウェル領域１８ｃ表面にドーズ量１×１０１２〜５×１０１３ｃｍ−２の条件によるＰ（リン） イオン注入を行って、Ｎ型ＬＤＤ領域を形成する。
その後、ＣＶＤ法を用いて、基体全面に厚さ１００〜２００ｎｍの第１のＳｉＯ２ 膜２２を形成する。この第１のＳｉＯ２ 膜２２は、後にゲート電極４２ｐ、４２ｎ側壁のＬＤＤサイドウォールスペーサ形成用に用いられるものである。
【００５４】
続いて、リソグラフィ技術により形成したレジストパターンを用いて、高速用途のＮＰＮバイポーラトランジスタ形成領域のＮ型コレクタ層１４ａ上の第１のＳｉＯ２ 膜２２及び窪み形成用の酸化膜１６ａを選択的にドライエッチングして、Ｎ型コレクタ層１４ａを露出する開口部を形成する。
このとき、高速用途のＮＰＮバイポーラトランジスタ形成領域の開口部においては、窪み形成用の酸化膜１６ａが除去された分だけＮ型コレクタ層１４ａ表面に凹状の窪みが形成される。このため、高速用途のＮＰＮバイポーラトランジスタ形成領域のＮ型コレクタ層１４ａを通常の高耐圧用途のＮＰＮバイポーラトランジスタのコレクタ層を比較すると、Ｎ型コレクタ層１４ａの厚さがより薄くなっている。
【００５５】
次いで、エピタキシャル成長法を用いて、基体全面に例えばＢ（ボロン）をドーピングしたＳｉやＳｉＧｅからなるＰ型エピタキシャル層を形成する。このとき、開口部内に露出するＮ型コレクタ層１４ａ上には、単結晶層が形成され、第１のＳｉＯ２ 膜２２上には、多結晶層が形成される。
続いて、リソグラフィ技術により形成したレジストパターンを用いて、Ｐ型エピタキシャル層を選択的にエッチングして、高速用途のＮＰＮバイポーラトランジスタ形成領域にＮ型コレクタ層１４ａ上の単結晶のＰ型真性ベース層２６ａａ及びこれに連なる多結晶のＰ型外部ベース層２６ａｂからなるＰ型エピタキシャル・ベース層２６ａを形成する。
【００５６】
次いで、ＣＶＤ法を用いて、基体全面に厚さ１５０〜２００ｎｍの第２のＳｉＯ２ 膜２８を形成する。この第２のＳｉＯ２ 膜２８は、後に形成するエミッタ取り出し電極とＰ型エピタキシャル・ベース層２６ａとを絶縁分離する機能を果たすためのものであり、またゲート電極４２ｐ、４２ｎ側壁のＬＤＤサイドウォールスペーサ形成用に用いられるものである。
続いて、リソグラフィ技術により形成したレジストパターンを用いて、第２のＳｉＯ２ 膜２８を選択的にドライエッチングして、Ｐ型エピタキシャル・ベース層２６ａのＰ型真性ベース層２６ａａを露出する開口部を形成する。
【００５７】
次いで、基体全面に、厚さ１００〜１５０ｎｍの多結晶Ｓｉ層を形成した後、加速電圧３０〜７０ｋｅＶ、ドーズ量１×１０１５〜１×１０１６ｃｍ−２の条件によるＡｓイオン注入を行う。なお、この多結晶Ｓｉ層のうち、開口部を介してＰ型エピタキシャル・ベース層２６ａのＰ型真性ベース層２６ａａに接続している部分はエミッタ取り出し電極３２ａとなるものである。
続いて、温度１０００〜１１００℃、時間５〜３０秒のアニール処理を行い、多結晶Ｓｉ層中のＡｓイオンを活性化して導電化すると共に、この多結晶Ｓｉ層からＰ型エピタキシャル・ベース層２６ａのＰ型真性ベース層２６ａａ表面にＡｓを拡散させ、Ｎ型エミッタ層３４ａを形成する。
【００５８】
続いて、導電化した多結晶Ｓｉ層上に絶縁膜３６を形成した後、リソグラフィ技術により形成したレジストパターンを用いて、これら絶縁膜３６及び多結晶Ｓｉ層を選択的にドライエッチングし、この導電化した多結晶Ｓｉ層からなるエミッタ取り出し電極３２ａを形成する。なお、このエミッタ取り出し電極３２ａ上の絶縁膜３６は、後にＰ型外部ベース層２６ａｂにＰ型不純物イオンを注入する際に、このＰ型不純物イオンがエミッタ取り出し電極３２ａに注入されないようにするマスクとして機能するものである。
続いて、第２及び第２のＳｉＯ２ 膜２８、２２を異方性エッチングして、これら第１及び第２のＳｉＯ２ 膜２２、第２のＳｉＯ２ 膜２８からなるＬＤＤサイドウォールスペーサ４４をゲート電極４２ｐ、４２ｎ側壁にそれぞれ形成する。
【００５９】
その後、リソグラフィ技術により形成したレジストパターン並びにゲート電極４２ｎ及びその側壁のＬＤＤサイドウォールスペーサ４４をマスクとして、加速電圧２５〜４０ｋｅＶ、ドーズ量２×１０１５〜７×１０１５ｃｍ−２の条件によるＡｓイオン注入を行い、高速用途のＮＰＮバイポーラトランジスタ形成領域のＮ型プラグイン領域２０ａ表面の不純物濃度を高めると共に、ＮＭＯＳトランジスタ形成領域のＮ型ＬＤＤ領域及びＰ型ウェル領域１８ｃ表面にＮ型高濃度不純物領域を形成して、このＮ型高濃度不純物領域及びＮ型ＬＤＤ領域からなるＬＤＤ構造のＮ型ソース領域４６Ｓｎ及びＮ型ドレイン領域４６Ｄｎを形成する。
【００６０】
同様にして、所定のレジストパターン並びにゲート電極４２ｎ及びその側壁のＬＤＤサイドウォールスペーサ４４をマスクとして、加速電圧２５〜４０ｋｅＶ、ドーズ量１×１０１５〜５×１０１５ｃｍ−２の条件によるＢＦ２ イオン注入を行い、高速用途のＮＰＮバイポーラトランジスタ形成領域のＰ型エピタキシャル・ベース層２６ａのＰ型外部ベース層２６ａｂの不純物濃度を高めると共に、ＰＭＯＳトランジスタ形成領域のＰ型ＬＤＤ領域及びＮ型ウェル領域２０ｃ表面にＰ型高濃度不純物領域を形成して、このＰ型高濃度不純物領域及びＰ型ＬＤＤ領域からなるＬＤＤ構造のＰ型ソース領域４６Ｓｐ及びＰ型ドレイン領域４６Ｄｐを形成する。
【００６１】
次いで、ＣＶＤ法を用いて、基体全面にオーバーコート膜３８を形成した後、リソグラフィ技術により形成したレジストパターンを用いて、オーバーコート膜３８及び絶縁膜３６を選択的にドライエッチングして、エミッタ取り出し電極３２ａ、Ｐ型エピタキシャル・ベース層２６ａのＰ型外部ベース層２６ａｂ、Ｎ型プラグイン領域２０ａ、Ｐ型ソース領域４６Ｓｐ、Ｐ型ドレイン領域４６Ｄｐ、Ｎ型ソース領域４６Ｓｎ、及びＮ型ドレイン領域４６Ｄｎを露出するコンタクトホールを形成する。
そして、基体全面にＡｌ膜を形成した後、このＡｌ膜を所定の形状にパターニングして、高速用途のＮＰＮバイポーラトランジスタ形成領域のエミッタ取り出し電極３２ａ、Ｐ型エピタキシャル・ベース層２６ａのＰ型外部ベース層２６ａｂ、及びＮ型プラグイン領域２０ａにそれぞれ接続するエミッタ電極４０Ｅａ、ベース電極４０Ｂａ、コレクタ電極４０Ｃａを形成すると共に、ＰＭＯＳトランジスタ形成領域のＰ型ソース領域４６Ｓｐ、Ｐ型ドレイン領域４６Ｄｐにそれぞれ接続するソース電極４０Ｓｐ及びドレイン電極４０Ｄｐ、並びにＮＭＯＳトランジスタ形成領域のＮ型ソース領域４６Ｓｎ、Ｎ型ドレイン領域４６Ｄｎにそれぞれ接続するソース電極４０Ｓｎ及びドレイン電極４０Ｄｎを形成する。
【００６２】
こうして、図８に示されるようなＰ型（１００）Ｓｉ基板１０上にエピタキシャル・ベース構造の高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａとＣＭＯＳトランジスタ５０ｃとが混載されている半導体装置を作製する。
【００６３】
なお、上記第１の実施形態においては、Ｐ型（１００）Ｓｉ基板１０上にエピタキシャル・ベース構造を共に有する高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａと高耐圧用途の縦型ＮＰＮバイポーラトランジスタ５０ｂとが混載されている半導体装置について、上記第２の実施形態においては、Ｐ型（１００）Ｓｉ基板１０上にエピタキシャル・ベース構造の高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａとＣＭＯＳトランジスタ５０ｃとが混載されている半導体装置についてそれぞれ説明しているが、当然に、第１及び第２の実施形態を組み合わせ、Ｐ型（１００）Ｓｉ基板１０上にエピタキシャル・ベース構造を共に有する高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａと高耐圧用途の縦型ＮＰＮバイポーラトランジスタ５０ｂとＣＭＯＳトランジスタ５０ｃとが混載されている半導体装置についても、本発明を適用することが可能なことは言うまでもない。従って、ＢｉＣＭＯＳ集積回路の作製においても適用することができる。
【００６４】
また、上記第２の実施形態において、エピタキシャル・ベース構造を共に有する高速用途の縦型ＮＰＮバイポーラトランジスタ５０ａと組み合わせるＣＭＯＳトランジスタ５０ｃがＬＤＤ構造をもつ場合について説明しているが、通常のソース／ドレイン構造をもつＭＯＳトランジスタであってもよい。
【００６５】
【発明の効果】
以上、詳細に説明した通り、本発明に係る半導体装置及びその製造方法によれば、次のような効果を奏することができる。
即ち、請求項１に係る半導体装置によれば、第１の縦型バイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層の厚さと、第２の縦型バイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層の厚さとが異なることにより、一方の縦型バイポーラトランジスタを高速用途のバイポーラトランジスタとし、他方の縦型バイポーラトランジスタを高耐圧用途のバイポーラトランジスタとすると、高耐圧用途のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層を相対的に厚くし、高速用途のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層を相対的に薄くすることが可能になり、それぞれに最適な最大電源電圧ＶＣＥＯが達成されるため、それぞれの高耐圧特性及び高速特性が十全に発揮される高性能、高信頼性の半導体装置を実現することができる。
【００６６】
また、請求項２に係る半導体装置の製造方法によれば、同一の半導体基板上にエピタキシャル・ベース層を有する第１及び第２の縦型バイポーラトランジスタを作製する場合、選択酸化法を用いて素子分離用絶縁膜を形成する際に、第１の縦型バイポーラトランジスタ形成領域の第１のコレクタ層表面の所定の領域に素子分離用絶縁膜と同時的に第１の絶縁膜を形成し、基体全面に形成した第２の絶縁膜を選択的にエッチング除去してエピタキシャル・ベース形成予定領域を開口する際に、第１の縦型バイポーラトランジスタ形成領域における第２の絶縁膜のみならず第１の絶縁膜をもエッチング除去することにより、その開口部に露出する第１のコレクタ層表面には第１の絶縁膜が形成されていた分だけ窪みが形成されることになるため、この第１のエピタキシャル・ベース層直下の第１のコレクタ層は第２の縦型バイポーラトランジスタにおける第２のエピタキシャル・ベース層直下の第２のコレクタ層よりも薄くなり、即ち第１及び第２の縦型バイポーラトランジスタをそれぞれ高速用途及び高耐圧用途のバイポーラトランジスタとすると、高速用途のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層が高耐圧用途のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層よりも薄くなり、それぞれの高耐圧特性及び高速特性が十全に発揮される高性能、高信頼性の半導体装置を簡便に作製することができる。
しかも、その製造プロセスにおいて新たに必要となる工程、即ち第１の縦型バイポーラトランジスタの第１のコレクタ層表面の所定の領域に第１の絶縁膜を形成する工程及びこの第１の絶縁膜をエッチング除去してエピタキシャル・ベース形成予定領域を開口する工程は、それぞれ素子分離用絶縁膜を形成する工程及び第２の絶縁膜をエッチング除去してエピタキシャル・ベース形成予定領域を開口する工程（共に、縦型バイポーラトランジスタの通常の製造プロセスに必要な工程）と同時的に行われるため、工程数の増加を招くことなく、その製造コストの増大を防止することができる。
【００６７】
また、請求項４に係る半導体装置の製造方法によれば、同一の半導体基板上にエピタキシャル・ベース層を有する縦型バイポーラトランジスタと電界効果トランジスタを作製する場合、選択酸化法を用いて素子分離用絶縁膜を形成する際に、縦型バイポーラトランジスタのコレクタ層表面の所定の領域に素子分離用絶縁膜と同時的に第１の絶縁膜を形成し、基体全面に形成した第２の絶縁膜を選択的にエッチング除去してエピタキシャル・ベース形成予定領域を開口する際に第２の絶縁膜のみならず第１の絶縁膜をもエッチング除去することにより、その開口部に露出するコレクタ層表面には第１の絶縁膜が形成されていた分だけ窪みが形成されることになるため、このコレクタ層上にエピタキシャル・ベース層を形成すると、エピタキシャル・ベース層直下のコレクタ層は通常の場合よりも薄くなり、即ちこの縦型バイポーラトランジスタを高速用途のバイポーラトランジスタとすると、高速用途のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層が通常のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層よりも薄くなり、高速特性を十全に発揮される高性能、高信頼性の半導体装置を簡便に作製することができる。
しかも、その製造プロセスにおいて新たに必要となる工程、即ち縦型バイポーラトランジスタのコレクタ層表面の所定の領域に第１の絶縁膜を形成する工程及びこの第１の絶縁膜をエッチング除去してエピタキシャル・ベース形成予定領域を開口する工程は、それぞれ素子分離用絶縁膜を形成する工程（縦型バイポーラトランジスタの通常の製造プロセスに必要とされ、且つ電界効果トランジスタの製造プロセスと共有される工程）及び第２の絶縁膜をエッチング除去してエピタキシャル・ベース形成予定領域を開口する工程（縦型バイポーラトランジスタの通常の製造プロセスに必要な工程）と同時的に行われるため、工程数の増加が抑制され、その製造コストの増大を防止することができる。
【００６８】
また、請求項５に係る半導体装置の製造方法によれば、同一の半導体基板上にエピタキシャル・ベース層を有する縦型バイポーラトランジスタとＬＤＤ構造の電界効果トランジスタを作製する場合、選択酸化法を用いて素子分離用絶縁膜を形成する際に、縦型バイポーラトランジスタのコレクタ層表面の所定の領域に素子分離用絶縁膜と同時的に第１の絶縁膜を形成し、基体全面に形成した第２の絶縁膜を選択的にエッチング除去してエピタキシャル・ベース形成予定領域を開口する際に第２の絶縁膜のみならず第１の絶縁膜をもエッチング除去することにより、その開口部に露出するコレクタ層表面には第１の絶縁膜が形成されていた分だけ窪みが形成されることになるため、エピタキシャル・ベース層直下のコレクタ層は通常の場合よりも薄くなり、即ち第１の縦型バイポーラトランジスタを高速用途のバイポーラトランジスタとすると、高速用途のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層が通常のバイポーラトランジスタのエピタキシャル・ベース層直下のコレクタ層よりも薄くなり、高速特性が十全に発揮される高性能、高信頼性の半導体装置を簡便に作製することができる。
しかも、その製造プロセスにおいて新たに必要となる工程、即ち縦型バイポーラトランジスタのコレクタ層表面の所定の領域に第１の絶縁膜を形成する工程及びこの第１の絶縁膜をエッチング除去してエピタキシャル・ベース形成予定領域を開口する工程は、それぞれ素子分離用絶縁膜を形成する工程（縦型バイポーラトランジスタの通常の製造プロセスに必要とされ、且つ電界効果トランジスタの製造プロセスと共有される工程）及び第２の絶縁膜をエッチング除去してエピタキシャル・ベース形成予定領域を開口する工程（縦型バイポーラトランジスタの通常の製造プロセスに必要な工程）と同時的に行われるため、また縦型バイポーラトランジスタの製造プロセスにおいて不可避的に形成される第２及び第３の絶縁膜が電界効果トランジスタのＬＤＤ構造を形成するために必要なゲート電極側壁のサイドウォールスペーサの形成に使用されるため、工程数の増加が抑制され、その製造コストの増大を防止することができる。
【図面の簡単な説明】
【図１】本発明の第1の実施形態に係るエピタキシャル・ベース構造を共に有する高速用途の縦型ＮＰＮバイポーラトランジスタと高耐圧用途の縦型ＮＰＮバイポーラトランジスタとが同一の半導体基板上に混載されている半導体装置を示す概略断面図である。
【図２】図１に示す半導体装置の製造方法を説明するための工程断面図 (その１)である。
【図３】図１に示す半導体装置の製造方法を説明するための工程断面図 (その２)である。
【図４】図１に示す半導体装置の製造方法を説明するための工程断面図 (その３)である。
【図５】図１に示す半導体装置の製造方法を説明するための工程断面図 (その４)である。
【図６】図１に示す半導体装置の製造方法を説明するための工程断面図 (その５)である。
【図７】図１に示す半導体装置の製造方法を説明するための工程断面図 (その６)である。
【図８】本発明の第２の実施形態に係るエピタキシャル・ベース構造の高速用途の縦型ＮＰＮバイポーラトランジスタとＣＭＯＳトランジスタとが同一の半導体基板上に混載されている半導体装置を示す概略断面図である。
【符号の説明】
１０……Ｐ型（１００）Ｓｉ基板、１２a、１２ｂ……Ｎ＋型コレクタ埋め込み層、１２ｃ……Ｎ＋型埋め込み層、１４……Ｎ型エピタキシャル層、１４ａ、１４ｂ……Ｎ型コレクタ層、１６……フィールド酸化膜、１６ａ……窪み形成用の酸化膜、１８、１８ｃ……Ｐ型ウェル領域、２０ａ、２０ｂ……Ｎ型プラグイン領域、２０ｃ……Ｎ型ウェル領域、２２……第１のＳｉＯ２ 膜、２４ａ、２４ｂ……開口部、２６ａ……Ｐ型エピタキシャル・ベース層、２６ａａ……Ｐ型真性ベース層、２６ａｂ……Ｐ型外部ベース層、２６ｂ……Ｎ型エピタキシャル・ベース層、２６ｂａ……Ｎ型真性ベース層、２６ｂｂ……Ｎ型外部ベース層、２８……第２のＳｉＯ２ 膜、３０ａ、３０ｂ……開口部、３２ａ、３２ｂ……エミッタ取り出し電極、３４ａ、３４ｂ……Ｎ型エミッタ層、３６……絶縁膜、３８……オーバーコート膜、４０Ｅａ、４０Ｅｂ……エミッタ電極、４０Ｂａ、４０Ｂｂ……ベース電極、４０Ｃａ、４０Ｃｂ……コレクタ電極、４０Ｓｐ、４０Ｓｎ……ソース電極、４０Ｄｐ、４０Ｄｎ……ドレイン電極、４２ｐ、４２ｎ……ゲート電極、４４……ＬＤＤサイドウォールスペーサ、４６Ｓｐ……Ｐ型ソース領域、４６Ｄｐ……Ｐ型ドレイン領域、４６Ｓｎ……Ｎ型ソース領域、４６Ｄｎ……Ｎ型ドレイン領域、４８ｐ……ＰＭＯＳトランジスタ、４８ｎ……ＮＭＯＳトランジスタ、５０ａ……高速用途の縦型ＮＰＮバイポーラトランジスタ、５０ｂ……高耐圧用途の縦型ＮＰＮバイポーラトランジスタ、５０ｃ……ＣＭＯＳトランジスタ。
Claims (4)
- エピタキシャル・ベース層を有する第１及び第２の縦型バイポーラトランジスタが同一の半導体基板上に混載された半導体装置の製造方法であって、
前記半導体基板上の第１及び第２の縦型バイポーラトランジスタ形成領域に、第１及び第２のコレクタ層をそれぞれ形成した後、選択酸化法を用いて素子分離用絶縁膜を形成する際に、前記第１のコレクタ層表面の所定の領域に、前記第１のコレクタ層の表面に凹状の窪みを形成するための窪み形成用の第１の絶縁膜を前記素子分離用絶縁膜と同時的に形成する第１の工程と、
基体全面に第２の絶縁膜を形成した後、前記第２のコレクタ層上の前記第２の絶縁膜を選択的にエッチング除去して、前記第２のコレクタ層を露出する第２のエピタキシャル・ベース形成予定領域を開口すると共に、前記第１のコレクタ層上の前記第２及び第１の絶縁膜を選択的にエッチング除去して、前記第１のコレクタ層を露出する第１のエピタキシャル・ベース形成予定領域を開口する第２の工程と、
基体全面にエピタキシャル層を成長させて、前記第１及び第２のエピタキシャル・ベース形成予定領域に露出した前記第１及び第２のコレクタ層上に単結晶エピタキシャル層を形成すると共に、前記第２の絶縁膜上に多結晶エピタキシャル層を形成した後、前記エピタキシャル層をパターニングして、前記第１及び第２のコレクタ層上のそれぞれの前記単結晶エピタキシャル層並びに前記単結晶エピタキシャル層に連なる前記多結晶エピタキシャル層からなる第１及び第２のエピタキシャル・ベース層をそれぞれ形成する第３の工程と、
を有することを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記第３の工程に続いて、基体全面に第３の絶縁膜を形成した後、前記第１及び第２のエピタキシャル・ベース層上の前記第３の絶縁膜を選択的にエッチング除去して、エミッタ形成予定領域をそれぞれ開口する第４の工程と、
前記エミッタ形成予定領域に露出した前記第１及び第２のエピタキシャル・ベース層上に、第１及び第２のエミッタ取り出し電極をそれぞれ形成した後、前記第１及び第２のエミッタ取り出し電極から所定の不純物を拡散して、前記第１及び第２のエピタキシャル・ベース層表面に第１及び第２のエミッタ領域をそれぞれ形成する第５の工程と、
を有することを特徴とする半導体装置の製造方法。 - エピタキシャル・ベース層を有する縦型バイポーラトランジスタと電界効果トランジスタとが同一の半導体基板上に混載された半導体装置の製造方法であって、
前記半導体基板上に、所定の半導体層を形成して、縦型バイポーラトランジスタ形成領域の前記半導体層からなるコレクタ層を形成した後、選択酸化法を用いて素子分離用絶縁膜を形成する際に、前記コレクタ層表面の所定の領域に、前記コレクタ層の表面に凹状の窪みを形成するための窪み形成用の第１の絶縁膜を前記素子分離用絶縁膜と同時的に形成する第１の工程と、
電界効果トランジスタ形成領域の前記半導体層上に、ゲート電極を形成した後、前記ゲート電極をマスクとして前記半導体層表面に所定の不純物を添加し、ソース及びドレイン領域を形成する第２の工程と、
基体全面に第２の絶縁膜を形成した後、前記コレクタ層上の前記第２及び第１の絶縁膜を選択的にエッチング除去して、前記コレクタ層を露出するエピタキシャル・ベース形成予定領域を開口する第３の工程と、
基体全面にエピタキシャル層を成長させて、前記エピタキシャル・ベース形成予定領域に露出した前記コレクタ層上に単結晶エピタキシャル層を形成すると共に、前記第２の絶縁膜上に多結晶エピタキシャル層を形成した後、前記エピタキシャル層をパターニングして、前記コレクタ層上の前記単結晶エピタキシャル層及び前記単結晶エピタキシャル層に連なる前記多結晶エピタキシャル層からなるエピタキシャル・ベース層を形成する第４の工程と、
を有することを特徴とする半導体装置の製造方法。 - エピタキシャル・ベース層を有する縦型バイポーラトランジスタと電界効果トランジスタとが同一の半導体基板上に混載された半導体装置の製造方法であって、
前記半導体基板上に、所定の半導体層を形成して、縦型バイポーラトランジスタ形成領域の前記半導体層からなるコレクタ層を形成した後、選択酸化法を用いて素子分離用絶縁膜を形成する際に、前記コレクタ層表面の所定の領域に、前記コレクタ層の表面に凹状の窪みを形成するための窪み形成用の第１の絶縁膜を前記素子分離用絶縁膜と同時的に形成する第１の工程と、
電界効果トランジスタ形成領域の前記半導体層上に、ゲート電極を形成した後、前記ゲート電極をマスクとして前記半導体層表面に所定の不純物を添加し、低濃度不純物領域を形成する第２の工程と、
基体全面に第２の絶縁膜を形成した後、前記コレクタ層上の前記第２及び第１の絶縁膜を選択的にエッチング除去して、前記コレクタ層を露出するエピタキシャル・ベース形成予定領域を開口する第３の工程と、
基体全面にエピタキシャル層を成長させて、前記エピタキシャル・ベース形成予定領域に露出した前記コレクタ層上に単結晶エピタキシャル層を形成すると共に、前記第２の絶縁膜上に多結晶エピタキシャル層を形成した後、前記エピタキシャル層をパターニングして、前記コレクタ層上の前記単結晶エピタキシャル層及び前記単結晶エピタキシャル層に連なる前記多結晶エピタキシャル層からなるエピタキシャル・ベース層を形成する第４の工程と、
基体全面に第３の絶縁膜を形成した後、前記エピタキシャル・ベース層上の前記第３の絶縁膜を選択的にエッチング除去して、エミッタ形成予定領域を開口する第５の工程と、
前記エミッタ形成予定領域に露出した前記エピタキシャル・ベース層上に、エミッタ取り出し電極を形成した後、前記エミッタ取り出し電極から所定の不純物を拡散して、前記エピタキシャル・ベース層表面にエミッタ領域を形成する第６の工程と、
前記第３及び第２の絶縁膜を異方性エッチングし、前記第３及び第２の絶縁膜からなるサイドウォールスペーサを前記ゲート電極側壁に形成した後、前記ゲート電極及び前記サイドウォールスペーサをマスクとして前記半導体層表面に所定の不純物を添加し、高濃度不純物領域を形成し、前記低濃度不純物領域及び前記高濃度不純物領域からなるソース・ドレイン領域を形成する第７の工程と、
を有することを特徴とする半導体装置の製造方法。
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