JPH11204667A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 不純物濃度の高いコレクタ引き出し拡散層を
工程数を削減して容易に形成でき、コレクタ抵抗の低減
された高性能なＢｉＣＭＯＳ型半導体装置を容易に得
る。 【解決手段】 半導体基板３３上の全面にポリシリコン
膜５４ａを形成し、このポリシリコン膜５４ａをパター
ニングしてベース引き出し電極５４を形成すると共に、
半導体基板３３表面に凹部４１を形成し、該凹部４１を
覆って全面にポリシリコン膜４６ｂを形成し、このポリ
シリコン膜４６ｂを拡散源として上記凹部４１下層にコ
レクタ引き出し拡散層４２を形成し、その後、上記ポリ
シリコン膜４６ｂをパターニングしてゲート電極４８を
形成するため、別途工程を必要とすることなく容易に高
濃度のコレクタ引き出し拡散層４２を形成でき、かつベ
ース領域５２との分離のマージンが増大し、微細化を促
進できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、特にＭＯＳ型トランジスタとバイポーラ型トランジ
スタとを同一半導体基板上に混在させた半導体装置に関
するものである。

【０００２】

【従来の技術】ＭＯＳ型トランジスタとバイポーラ型ト
ランジスタとを同一半導体基板上に混在させたＢｉＣＭ
ＯＳ型半導体装置において、バイポーラ型トランジスタ
の高周波特性はコレクタ抵抗の低減によって改善され
る。このため、従来からコレクタ引き出し拡散層とし
て、不純物濃度の高い拡散層を配設していた。図１７は
従来のＢｉＣＭＯＳ型半導体装置の構造を示す断面図で
ある。便宜上ここでは、ＭＯＳ型トランジスタとしてＮ
ＭＯＳトランジスタ、バイポーラ型トランジスタとして
ＮＰＮトランジスタを示す。図において、１はＰ^-型の
シリコン単結晶から成る半導体基板（以下、基板１と称
す。）、２および３は基板１にそれぞれ埋め込み形成さ
れたＮ⁺型コレクタ埋め込み層およびＰ⁺型埋め込み層、
４はＮ⁺型コレクタ埋め込み層２上に形成されたＮ^-型エ
ピタキシャル層、５は素子分離のためのフィールド酸化
膜、６および７はＮ^-型エピタキシャル層４内でフィー
ルド酸化膜５により表面が分離された第１および第２の
半導体領域、８は同じくフィールド酸化膜５により分離
され、Ｐ⁺型埋め込み層３上に形成されたＰ^-型ウェル拡
散層、９はＮ⁺型コレクタ埋め込み層２に接続する様に
第１の半導体領域７に形成されたＮ⁺型コレクタ引き出
し拡散層である。

【０００３】また、１０はＰ^-型ウェル拡散層５内に形
成されたＮＭＯＳトランジスタで、ゲート酸化膜１１、
金属シリサイド膜１３／ポリシリコン膜１２から成るゲ
ート電極１４、高濃度ソースドレイン領域１５および低
濃度ソースドレイン領域１６で構成される。また、１７
はエピタキシャル層４内に形成されたＮＰＮトランジス
タで、エピタキシャル層４、コレクタ埋め込み層２およ
びコレクタ引き出し拡散層９から成るコレクタと、第２
の半導体領域７に形成されたベース領域１８およびエミ
ッタ領域１９とで構成される。さらにまた、２０はベー
ス引き出し電極、２１はベース引き出し電極２０に設け
られた開口部、２２はこの開口部２１内に、エミッタ領
域１９に接続するように酸化膜サイドウォール２３を介
して形成されたエミッタ引き出し電極、２４および２５
はベース引き出し電極２０およびゲート電極１４の側壁
にそれぞれ形成された酸化膜サイドウォール、２６は酸
化膜、２７は層間絶縁膜、２８は電極配線層である。

【０００４】この様に構成される従来のＢｉＣＭＯＳ型
半導体装置の製造方法を図１８〜図２４に基づいて以下
に示す。まず基板１にＮ⁺型コレクタ埋め込み層２およ
びＰ⁺型埋め込み層３を形成後、エピタキシャル成長に
よりＮ^-型エピタキシャル層４を形成する。次に、Ｐ^-型
ウェル拡散層８を形成した後、ＬＯＣＯＳ法により素子
分離のためのフィールド酸化膜５を形成する。このと
き、コレクタ埋め込み層２上のエピタキシャル層４表面
を分離し、第１の半導体領域６と第２の半導体領域７と
を形成する（図１８）。次に、全面に酸化膜２９および
窒化膜３０を順次堆積し、所定領域の窒化膜３０および
酸化膜２９を選択的にエッチング除去して、第１の半導
体領域６の基板１表面を露出される。続いて、上記窒化
膜３０／酸化膜２９のパターンをマスクとして、基板１
表面からリンデポ等により高濃度にＮ型不純物を導入
し、Ｎ⁺型拡散層９ａを形成する（図１９）。

【０００５】次に、窒化膜３０および酸化膜２９を除去
した後、全面にゲート酸化膜１１、ポリシリコン膜１２
ａおよび窒化膜３１を順次堆積し、所定領域の窒化膜３
１、ポリシリコン膜１２ａおよびゲート酸化膜１１を選
択的にエッチング除去して、第１の半導体領域６および
ウェル拡散層８の表面を覆うように、上記窒化膜３１／
ポリシリコン膜１２ａ／ゲート酸化膜１１のパターンを
形成する（図２０）。次に、全面にポリシリコン膜２０
ａおよび酸化膜３２を順次堆積し、所定領域の酸化膜３
２およびポリシリコン膜２０ａを選択的にエッチング除
去して、第２の半導体領域７の表面を覆うように、ポリ
シリコン膜２０ａとその上の酸化膜３２とのパターンを
形成する。続いて、ポリシリコン膜２０ａの側面を覆う
ように、酸化膜サイドウォール２４を形成し、次いで窒
化膜３１を除去し、その後全面にＮ型の不純物がドープ
されたポリシリコン膜１２ｂを堆積し、さらにその上の
全面に、金属シリサイド膜１３を堆積し、この後、所定
領域の金属シリサイド膜１３およびポリシリコン膜１２
（１２ａ、１２ｂ）を選択的にエッチング除去して、ウ
ェル拡散層８上の所定領域に、ゲート酸化膜１１を介し
て金属シリサイド膜１３／ポリシリコン膜１２から成る
ゲート電極１４を形成する（図２１）。

【０００６】次に、イオン注入により低濃度ソースドレ
イン領域１６を形成後、ゲート電極１４側壁に酸化膜サ
イドウォール２５を形成する。この酸化膜サイドウォー
ル２５形成時に、ポリシリコン膜２０ａ上の酸化膜３２
およびゲート電極１４下層以外のゲート酸化膜１１がエ
ッチング除去される。続いてイオン注入および熱処理に
より、高濃度ソースドレイン領域１５を形成する。この
熱処理によりＮ⁺型拡散層９ａはさらに拡散される。次
に、露出したポリシリコン膜２０ａ中にＰ型不純物を導
入してベース引き出し電極２０とする（図２２）。次
に、全面に酸化膜２６を堆積し、第２の半導体領域７上
の所定領域における酸化膜２６とその下のベース引き出
し電極２０を選択的にエッチング除去して、開口部２１
を形成する（図２３）。

【０００７】次に、開口部２１を介して基板１中にＰ型
不純物を導入し、その後熱処理を施すことにより、第２
の半導体領域７のエピタキシャル層４にベース領域１８
を形成する。この後、開口部２１内壁に酸化膜サイドウ
ォール２３を形成し、開口部２１内に酸化膜サイドウォ
ール２３を介してＮ型不純物がドープされたポリシリコ
ン膜から成るエミッタ引き出し電極２２を形成する。次
に、層間絶縁膜２７を形成し、その後の熱処理により、
エミッタ引き出し電極２２からＮ型不純物が下層のエピ
タキシャル層４に拡散されて、エミッタ領域１９を形成
する。ここまでの何度かの熱処理によりＮ⁺型拡散層９
ａはさらに拡散され、コレクタ埋め込み層２に接続する
コレクタ引き出し拡散層９となる（図２４）。次に、層
間絶縁膜２７にコンタクトホールを開口し、コレクタ引
き出し拡散層９、エミッタ引き出し電極２２、ベース引
き出し電極２０および高濃度ソースドレイン領域１５に
それぞれ接続する電極配線層２８を形成する（図１７参
照）。この後、所定の処理を施して、ＢｉＣＭＯＳ型半
導体装置を完成する。

【０００８】

【発明が解決しようとする課題】従来のＢｉＣＭＯＳ型
半導体装置は以上の様に製造され、コレクタ引き出し拡
散層９は、窒化膜３０／酸化膜２９のパターンを形成し
て、該パターンをマスクとして基板１表面からリンデポ
等により高濃度にＮ型不純物を導入することにより形成
していた。このため、コレクタ引き出し拡散層９の形成
のために、窒化膜３０／酸化膜２９のパターン形成工程
およびＮ型不純物の導入工程が別途必要で、工程数が多
くなり、製造が複雑であるという問題点があった。ま
た、基板１表面から高濃度に不純物を導入して拡散させ
るため、横方向への拡散の拡がりが大きく、微細化の妨
げになるものであった。

【０００９】この発明は、上記のような問題点を解消す
るために成されたものであって、不純物濃度が高く横方
向への拡散が抑えられたコレクタ引き出し拡散層を工程
数を削減して容易に形成でき、コレクタ抵抗の低減され
た高性能で集積度の高いＢｉＣＭＯＳ型半導体装置を容
易に得ることができる半導体装置の構造、およびその製
造方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】この発明に係わる請求項
１記載の半導体装置は、バイポーラ型トランジスタ形成
領域の半導体基板表面に凹部を設け、該凹部下層に、Ｍ
ＯＳ型トランジスタのゲート電極を構成する膜を拡散源
とするコレクタ引き出し拡散層を形成したものである。

【００１１】この発明に係わる請求項２記載の半導体装
置は、請求項１において、バイポーラ型トランジスタを
半導体基板に設けられたコレクタ埋め込み層上の半導体
層に形成し、コレクタ引き出し拡散層を上記コレクタ埋
め込み層に接続形成したものである。

【００１２】この発明に係わる請求項３記載の半導体装
置は、請求項１または２において、半導体基板表面に形
成された凹部の底部からコレクタ引き出し拡散層内にさ
らに第２の凹部を設け、該第２の凹部内に上記コレクタ
引き出し拡散層と接続するコレクタ引き出し電極を形成
し、該コレクタ引き出し電極上層に電極配線層を接続形
成したものである。

【００１３】この発明に係わる請求項４記載の半導体装
置は、バイポーラ型トランジスタを半導体基板に設けら
れたコレクタ埋め込み層上の半導体層に形成し、該半導
体層表面に上記コレクタ埋め込み層に達する凹部を設
け、該凹部下層に、ＭＯＳ型トランジスタのゲート電極
を構成する膜を拡散源とする埋め込み拡散層を形成した
ものである。

【００１４】この発明に係わる請求項５記載の半導体装
置の製造方法は、半導体基板上の第１の半導体層にバイ
ポーラ型トランジスタを、第２の半導体層にＭＯＳ型ト
ランジスタをそれぞれ形成する半導体装置の製造方法で
あって、上記第１の半導体層表面に絶縁膜を形成して、
表面が分離された第１の半導体領域と第２の半導体領域
とを形成する第１の工程と、上記半導体基板上の全面に
第１の半導体膜を形成し、この第１の半導体膜をパター
ニングして上記第２の半導体領域にベース引き出し電極
を形成すると共に、上記第１の半導体領域の上記半導体
基板表面に凹部を形成する第２の工程と、該凹部を覆っ
て全面に第２の半導体膜を形成し、この第２の半導体膜
を拡散源として上記凹部下層にコレクタ引き出し拡散層
を形成する第３の工程と、その後、上記第２の半導体膜
をパターニングして上記第２の半導体層上にゲート電極
を形成する第４の工程とを有するものである。

【００１５】この発明に係わる請求項６記載の半導体装
置の製造方法は、半導体基板上の第１の半導体層にバイ
ポーラ型トランジスタを、第２の半導体層にＭＯＳ型ト
ランジスタをそれぞれ形成する半導体装置の製造方法で
あって、上記第１の半導体層表面に絶縁膜を形成して、
表面が分離された第１の半導体領域と第２の半導体領域
とを形成する第１の工程と、上記半導体基板上の全面に
第１の半導体膜を形成し、この第１の半導体膜をパター
ニングして上記第２の半導体領域にベース引き出し電極
を形成すると共に、上記第１の半導体領域の上記半導体
基板表面に凹部を、予め上記第１の半導体層下層に設け
られたコレクタ埋め込み層に到達する深さに形成する第
２の工程と、該凹部を覆って全面に第２の半導体膜を形
成し、この第２の半導体膜を拡散源として上記凹部下層
に埋め込み拡散層を形成する第３の工程と、その後、上
記第２の半導体膜をパターニングして上記第２の半導体
層上にゲート電極を形成する第４の工程とを有するもの
である。

【００１６】この発明に係わる請求項７記載の半導体装
置の製造方法は、請求項５または６において、凹部内に
絶縁膜サイドウォールを介して電極配線層を形成し、下
層のコレクタ引き出し拡散層あるいはコレクタ埋め込み
層に接続させたものである。

【００１７】この発明に係わる請求項８記載の半導体装
置の製造方法は、請求項５において、第４の工程の後、
ベース引き出し電極に真性ベース領域を拡散形成するた
めの開口部を形成すると共に、凹部の底部からコレクタ
引き出し拡散層内にさらに第２の凹部を形成する第５の
工程と、次に上記真性ベース領域形成後、上記開口部内
および上記第２の凹部内に絶縁膜サイドウォールを介し
て第３の半導体膜を形成し、該第３の半導体膜をパター
ニングして、上記開口部内にエミッタ引き出し電極を、
上記第２の凹部内にコレクタ引き出し電極を形成する第
６の工程と、その後上記ベース引き出し電極、上記エミ
ッタ引き出し電極、および上記コレクタ引き出し電極に
それぞれ接続する電極配線層を形成する第７の工程とを
有するものである。

【００１８】この発明に係わる請求項９記載の半導体装
置の製造方法は、請求項５〜８のいずれかにおいて、第
１の工程終了後、第２の半導体層表面を覆うように、絶
縁膜／半導体膜／ゲート絶縁膜から成る積層パターンを
形成すると共に、第１の半導体層表面を露出し、その後
第２の工程終了後、上記積層パターンの絶縁膜を除去し
て下地の上記半導体膜を露出し、続いて第３の工程を施
した後、第４の工程において、第２の半導体膜／上記半
導体膜とから成るゲート電極を形成するものである。

【００１９】

【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１を図について説明する。図１はこの発明の
実施の形態１によるＢｉＣＭＯＳ型半導体装置の構造を
示す断面図である。便宜上ここでは、ＭＯＳ型トランジ
スタとしてＮＭＯＳトランジスタ、バイポーラ型トラン
ジスタとしてＮＰＮトランジスタを示す。図において、
３３はＰ^-型のシリコン単結晶から成る半導体基板（以
下、基板３３と称す。）、３４および３５は基板３３に
それぞれ埋め込み形成されたＮ⁺型コレクタ埋め込み層
およびＰ⁺型埋め込み層、３６はＮ⁺型コレクタ埋め込み
層３４上に形成された第１の半導体層としてのＮ^-型エ
ピタキシャル層、３７は素子分離のための絶縁膜として
のフィールド酸化膜、３８および３９はＮ^-型エピタキ
シャル層３６内でフィールド酸化膜３７により表面が分
離された第１および第２の半導体領域、４０は同じくフ
ィールド酸化膜３７により分離され、Ｐ⁺型埋め込み層
３５上に形成された第２の半導体層としてのＰ^-型ウェ
ル拡散層、４１は第１の半導体領域３８の基板３３表面
に形成された凹部、４２はこの凹部４２下層にコレクタ
埋め込み層３４に接続する様に形成されたＮ⁺型コレク
タ引き出し拡散層、４３は凹部４１内壁に形成された絶
縁膜サイドウォールとしての酸化膜サイドウォールであ
る。

【００２０】また、４４はウェル拡散層４０内に形成さ
れたＮＭＯＳトランジスタで、ゲート絶縁膜としてのゲ
ート酸化膜４５、金属シリサイド膜４７／ポリシリコン
膜４６から成るゲート電極４８、高濃度ソースドレイン
領域４９および低濃度ソースドレイン領域５０で構成さ
れる。また、５１はエピタキシャル層３６内に形成され
たＮＰＮトランジスタで、エピタキシャル層３６、コレ
クタ埋め込み層３４およびコレクタ引き出し拡散層３８
から成るコレクタと、第２の半導体領域３９に形成され
たベース領域５２およびエミッタ領域５３とで構成され
る。さらにまた、５４はベース引き出し電極、５５はベ
ース引き出し電極５４に設けられた真性ベース領域５２
ａ形成のための開口部、５６はこの開口部５５内に、エ
ミッタ領域５３に接続するように絶縁膜サイドウォール
としての酸化膜サイドウォール２３を介して形成された
エミッタ引き出し電極、５８および５９はベース引き出
し電極２０およびゲート電極１４の側壁にそれぞれ形成
された酸化膜サイドウォール、６０は酸化膜、６１は層
間絶縁膜、６２は電極配線層である。

【００２１】この様に構成されるＢｉＣＭＯＳ型半導体
装置の製造方法を図２〜図１０に基づいて以下に示す。
まず基板３３にＮ⁺型コレクタ埋め込み層３４およびＰ⁺
型埋め込み層３５を形成後、エピタキシャル成長により
Ｎ^-型エピタキシャル層３６を約１．６μｍの厚さに形
成する。次に、Ｐ^-型ウェル拡散層４０を形成した後、
ＬＯＣＯＳ法により素子分離のためのフィールド酸化膜
３７を形成する。このとき、コレクタ埋め込み層３４上
のエピタキシャル層３６表面を分離し、第１の半導体領
域３８と第２の半導体領域３９とを形成する。このとき
第１の半導体領域３８と第２の半導体領域３９との間の
フィールド酸化膜３７は例えば、幅１μｍ程度、第１の
半導体領域３８は例えば、幅１．５μｍ程度に形成する
（図２）。次に、全面にゲート酸化膜４５、半導体膜と
してのポリシリコン膜４６ａおよび絶縁膜としての窒化
膜６３を順次堆積し、所定領域の窒化膜６３、ポリシリ
コン膜４６ａおよびゲート酸化膜４５を選択的にエッチ
ング除去して、ウェル拡散層４０表面を覆うように、上
記窒化膜６３／ポリシリコン膜４６ａ／ゲート酸化膜４
５の積層パターンを形成する（図３）。

【００２２】次に、全面に第１の半導体膜としてのポリ
シリコン膜５４ａおよび酸化膜６４を順次堆積し（図
４）、所定領域の酸化膜６４およびポリシリコン膜５４
ａを選択的にエッチング除去して、第２の半導体領域３
９表面を覆うように、ポリシリコン膜５４ａとその上の
酸化膜６４とのパターンを形成する。このポリシリコン
膜５４ａのエッチングした後に連続して第１の半導体領
域３８の基板３３表面をエッチングして、例えば０．７
μｍ程度の深さの凹部４１を形成する（図５）。次に、
全面に酸化膜を形成した後、この酸化膜を異方性エッチ
ングして、ポリシリコン膜５４ａの側面を覆う酸化膜サ
イドウォール５８と、凹部４１の内壁に幅０．１〜０．
１５μｍの酸化膜サイドウォール４３とを形成する。次
いで窒化膜６３を除去して下地のポリシリコン膜４６ａ
表面を露出させ、その上の全面に、Ｎ型の不純物、例え
ばリンがドープされた第２の半導体膜としてのポリシリ
コン膜４６ｂを、上記凹部４１を覆って堆積し、その後
熱処理を約３０分程度施す。これによりポリシリコン膜
４６ｂからＮ型の不純物が凹部４１下層の基板３３に拡
散され、Ｎ⁺型拡散層４２ａが形成される（図６）。

【００２３】次に、全面に金属シリサイド膜４７を堆積
し、この後、所定領域の金属シリサイド膜４７およびポ
リシリコン膜４６（４６ａ、４６ｂ）を選択的にエッチ
ング除去して、ウェル拡散層４０上の所定領域に、ゲー
ト酸化膜４５を介して金属シリサイド膜４７／ポリシリ
コン膜４６から成るゲート電極４８を形成する（図
７）。次に、イオン注入により低濃度ソースドレイン領
域５０を形成後、ゲート電極４８側壁に酸化膜サイドウ
ォール５９を形成する。この酸化膜サイドウォール５９
形成時に、ポリシリコン膜５４ａ上の酸化膜６４および
ゲート電極４８下層以外のゲート酸化膜４５がエッチン
グ除去される。続いてイオン注入および熱処理により、
高濃度ソースドレイン領域４９を形成する。この熱処理
によりＮ⁺型拡散層４２ａはさらに拡散され、コレクタ
埋め込み層３４に接続するコレクタ引き出し拡散層４２
となる。次に、露出したポリシリコン膜５４ａ中にＰ型
不純物を導入してベース引き出し電極５４とする（図
８）。

【００２４】次に、全面に酸化膜６０を堆積し、第２の
半導体領域３９上の所定領域における酸化膜６０とその
下のベース引き出し電極５４を選択的にエッチング除去
して、真性ベース電極５２ａ形成のための開口部５５を
形成する（図９）。次に、開口部５５を介して基板３３
中にＰ型不純物を導入し、その後熱処理を施すことによ
り、第２の半導体領域３９のエピタキシャル層３６に真
性ベース領域５２ａを含むベース領域５２を形成する。
この後、開口部５５内壁に酸化膜サイドウォール５７を
形成し、開口部５５内に酸化膜サイドウォール５７を介
してＮ型不純物がドープされた第３の半導体膜としての
ポリシリコン膜から成るエミッタ引き出し電極５６を形
成する。次に、層間絶縁膜６１を形成し、その後の熱処
理により、エミッタ引き出し電極５６からＮ型不純物が
下層のエピタキシャル層３６に拡散されて、エミッタ領
域５３を形成する（図１０）。次に、層間絶縁膜６１に
コンタクトホールを開口し、コレクタ引き出し拡散層４
２、エミッタ引き出し電極５６、ベース引き出し電極５
４および高濃度ソースドレイン領域４９にそれぞれ接続
する電極配線層６２を形成する（図１参照）。この後、
所定の処理を施して、ＢｉＣＭＯＳ型半導体装置を完成
する。

【００２５】この実施の形態では、ゲート電極４８を構
成するポリシリコン膜４６を２層にして、その上層部分
のポリシリコン膜４６ｂを成膜した後、熱処理により該
ポリシリコン膜４６ｂから基板３３に高濃度の不純物拡
散を行って、コレクタ引き出し拡散層４２を形成する。
この様にゲート電極４８を構成する膜を拡散源としてコ
レクタ引き出し拡散層４２を形成するため、従来の様に
別途工程を必要とせず、容易に高濃度のコレクタ引き出
し拡散層４２が形成できる。また、上記コレクタ引き出
し拡散層４２を、基板３３表面に設けた凹部４１下層に
形成する。この凹部４１は、ベース引き出し電極５４を
パターニングする際のエッチング工程において連続的に
容易に形成することができ、またこれにより不純物が導
入される界面がコレクタ埋め込み層３４と近くなり、拡
散によってコレクタ埋め込み層３４に接続させるのが容
易になるため、不純物の拡散量を低減することができ、
拡散のための熱処理時間を短縮できる。また、拡散量の
低減に加えて、拡散源となるポリシリコン膜４６ｂは凹
部４１内に酸化膜サイドウォール４３を介して形成され
るため、不純物の横方向への拡散が抑えられる。このた
めベース領域５２との分離のマージンが増大し、凹部４
１を形成する第１の半導体領域３８とベース領域５２を
形成する第２の半導体領域３９との表面を分離するフィ
ールド酸化膜３７の幅を、従来より大きく縮小（この場
合、半分程度）することができ、微細化を促進できる。

【００２６】また、ＭＯＳ型トランジスタ４４形成領域
に、まず窒化膜６３／ポリシリコン膜４６ａ（ゲート電
極４８下層部分となる膜）／ゲート酸化膜４５の積層パ
ターンを形成し、その状態でベース引き出し電極５４の
パターニングおよび凹部４１の形成を行うため、ゲート
酸化膜４５のダメージが防止でき、その後窒化膜６３を
除去し、コレクタ引き出し拡散層４２の拡散源となるポ
リシリコン膜４６ｂを形成する。この様に、ゲート電極
４８を構成するポリシリコン膜４６を２層にして、下層
部分のポリシリコン膜４６ａでゲート酸化膜４５のダメ
ージを防止し、上層部分のポリシリコン膜４６ｂをコレ
クタ引き出し拡散層４２の拡散源とすることにより、信
頼性の高い高性能なＢｉＣＭＯＳ型半導体装置が容易に
得られる。

【００２７】なお、この実施の形態では、第１の半導体
領域３８と第２の半導体領域３９を分離するのにフィー
ルド酸化膜３７を用いたが、これに限るものではなく、
基板３３上の所定領域に酸化膜等の絶縁膜を形成して、
基板３３表面が分離できればよい。

【００２８】また、ベース電極引き出し電極５４となる
ポリシリコン膜５４ａのパターニングの際、凹部４１を
形成しないでエッチングを終了させ、その後上記実施の
形態１と同様に製造した場合、図１１に示すように、従
来のものと同様な構造のＢｉＣＭＯＳ型半導体装置が得
られるが、この場合も、ゲート電極４８を構成する膜を
拡散源としてコレクタ引き出し拡散層４２を形成するた
め、従来の様に別途工程を必要とせず、容易に高濃度の
コレクタ引き出し拡散層４２が形成できる。

【００２９】実施の形態２．さらにまた、ベース電極引
き出し電極５４となるポリシリコン膜５４ａのパターニ
ングの際、凹部４１ａをコレクタ埋め込み層３４に到達
するように形成したものを図１２に示す。この実施の形
態２では、その後ポリシリコン膜４６ｂを拡散源として
凹部４１ａ下層に不純物を拡散させると、コレクタ埋め
込み層３４の形成領域に、高濃度のＮ⁺⁺型埋め込み拡散
層６５が形成される。このため、コレクタ抵抗がさらに
低減でき、また、ベース領域５２との分離に影響する不
純物の横方向の拡散がほとんどないため、凹部４１ａを
形成する第１の半導体領域３８とベース領域５２を形成
する第２の半導体領域３９との表面を分離するフィール
ド酸化膜３７の幅を、さらに縮小することができ、微細
化を一層促進できる。

【００３０】実施の形態３．次に、この発明の実施の形
態３を図について説明する。図１３はこの発明の実施の
形態３によるＢｉＣＭＯＳ型半導体装置の構造を示す断
面図である。図において、３３〜６２は上記実施の形態
１と同じもの、６６は基板３３表面に形成された凹部４
１の底部から下層のコレクタ引き出し拡散層４２内に設
けられた第２の凹部、６７はこの第２の凹部６６内壁に
形成された絶縁膜サイドウォールとしての酸化膜サイド
ウォール、６８は第２の凹部６６内にコレクタ引き出し
拡散層４２に接続するように、酸化膜サイドウォール６
７を介して形成されたコレクタ引き出し電極であり、コ
レクタ部の電極配線層６２は、コレクタ引き出し電極６
８に接続形成される。

【００３１】この様に構成されるＢｉＣＭＯＳ型半導体
装置の製造方法を図１４および図１５に基づいて以下に
示す。まず、実施の形態１の図２〜図８で示した工程を
施した後、全面に酸化膜６０を堆積し、第２の半導体領
域３９内の所定領域および凹部４１内の所定領域におけ
る酸化膜６０とその下地膜を順次エッチングする。これ
により、第２の半導体領域３９上の所定領域における酸
化膜６０とその下のベース引き出し電極５４、および凹
部４１内の所定領域における酸化膜６０とその下の基板
３３が選択的にエッチング除去されて、真性ベース電極
５２ａ形成のための開口部５５と、凹部４１の底部から
下層に第２の凹部６６とが形成される（図１４）。

【００３２】次に、開口部５５を介して基板３３中にＰ
型不純物を導入し、その後熱処理を施すことにより、第
２の半導体領域３９のエピタキシャル層３６に真性ベー
ス領域５２ａを含むベース領域５２を形成する。このと
き、第２の凹部６６下層にもベース領域５２形成に相当
する量のＰ型不純物が導入されるが、その領域には高濃
度のＮ型コレクタ引き出し拡散層４２が形成されてお
り、Ｐ型不純物によるＮ型濃度への影響はほとんど無
い。この後、開口部５５および第２の凹部６６の内壁に
酸化膜サイドウォール５７、６７を形成した後、全面に
Ｎ型不純物がドープされた第３の半導体膜としてのポリ
シリコン膜を形成し、このポリシリコン膜をパターニン
グして、開口部５５内に酸化膜サイドウォール５７を介
してエミッタ引き出し電極５６を、第２の凹部６６内に
酸化膜サイドウォール６７を介してコレクタ引き出し電
極６８を、それぞれ形成する。次に、層間絶縁膜６１を
形成し、その後の熱処理により、エミッタ引き出し電極
５６からＮ型不純物が下層のエピタキシャル層３６に拡
散されて、エミッタ領域５３を形成する（図１５）。次
に、層間絶縁膜６１にコンタクトホールを開口し、コレ
クタ引き出し電極６８、エミッタ引き出し電極５６、ベ
ース引き出し電極５４および高濃度ソースドレイン領域
４９にそれぞれ接続する電極配線層６２を形成する（図
１３参照）。この後、所定の処理を施して、ＢｉＣＭＯ
Ｓ型半導体装置を完成する。

【００３３】この実施の形態３においても、上記実施の
形態１と同様に、別途工程を必要とすることなく容易に
高濃度のコレクタ引き出し拡散層４２が形成できる。ま
た、このコレクタ引き出し拡散層４２形成の際、不純物
の拡散量を低減することができ、拡散のための熱処理時
間を短縮できるとともに、不純物の横方向への拡散が抑
えられ、ベース領域５２との分離のマージンが増大し、
微細化を促進できる。さらに、凹部４１底部に第２の凹
部６６を形成して、この第２の凹部６６内にコレクタ引
き出し電極６８を形成したため、上層の電極配線層６２
形成のためのコンタクトホールの深さを浅くでき、電極
配線層６２を良好なカバレジで信頼性良く形成できる。
また、第２の凹部６６は、ベース引き出し電極５４に真
性ベース領域５２ａ形成のために開口する開口部５５と
同時に形成し、コレクタ引き出し電極６８はエミッタ引
き出し電極５６と同一材料で同時形成するため、容易に
製造できて、上記の様な信頼性の高いコレクタ部の電極
構造が容易に実現できる。

【００３４】なおこの場合も、図１６に示すように、第
２の凹部６６をコレクタ埋め込み層３４に到達するよう
に形成しても良い。

【００３５】また、上記実施の形態１〜３では、ゲート
電極４８を構成するポリシリコン膜４６を２層にして、
上層部分のポリシリコン膜４６ｂをコレクタ引き出し拡
散層４２の拡散源としたが、これに限るものではなく、
ゲート電極４６を構成するポリシリコン膜が１層あるい
は３層以上であっても、コレクタ引き出し拡散層４２の
拡散源として同様に適用することができる。

【００３６】

【発明の効果】以上のようにこの発明に係わる請求項１
記載の半導体装置は、バイポーラ型トランジスタ形成領
域の半導体基板表面に凹部を設け、該凹部下層に、ＭＯ
Ｓ型トランジスタのゲート電極を構成する膜を拡散源と
するコレクタ引き出し拡散層を形成したため、別途工程
を必要とすることなく容易に高濃度のコレクタ引き出し
拡散層を形成時間を短縮して形成でき、かつベース領域
との分離のマージンが増大し、微細化を促進できる。こ
の様に、容易にコレクタ抵抗が低減でき、高性能で集積
度の高い半導体装置の構造を提供できる。

【００３７】またこの発明に係わる請求項２記載の半導
体装置は、請求項１において、バイポーラ型トランジス
タを半導体基板に設けられたコレクタ埋め込み層上の半
導体層に形成し、コレクタ引き出し拡散層を上記コレク
タ埋め込み層に接続形成したため、上記請求項１による
効果を容易で確実に達成できる半導体装置の構造を提供
できる。

【００３８】またこの発明に係わる請求項３記載の半導
体装置は、請求項１または２において、半導体基板表面
に形成された凹部の底部からコレクタ引き出し拡散層内
にさらに第２の凹部を設け、該第２の凹部内に上記コレ
クタ引き出し拡散層と接続するコレクタ引き出し電極を
形成し、該コレクタ引き出し電極上層に電極配線層を接
続形成したため、容易にコレクタ抵抗が低減でき、電極
配線層を良好なカバレジで形成でき、信頼性の高いコレ
クタ部の電極構造を有する、高性能で集積度の高い半導
体装置の構造を提供できる。

【００３９】またこの発明に係わる請求項４記載の半導
体装置は、バイポーラ型トランジスタを半導体基板に設
けられたコレクタ埋め込み層上の半導体層に形成し、該
半導体層表面に上記コレクタ埋め込み層に達する凹部を
設け、該凹部下層に、ＭＯＳ型トランジスタのゲート電
極を構成する膜を拡散源とする埋め込み拡散層を形成し
たため、別途工程を必要とすることなく容易に高濃度の
コレクタ引き出し拡散層を形成時間を短縮して形成で
き、かつベース領域との分離のマージンが増大し、微細
化を促進できる。この様に、容易にコレクタ抵抗が低減
でき、高性能で集積度の高い半導体装置の構造を提供で
きる。

【００４０】またこの発明に係わる請求項５記載の半導
体装置の製造方法は、半導体基板上の全面に第１の半導
体膜を形成し、この第１の半導体膜をパターニングして
ベース引き出し電極を形成すると共に、半導体基板表面
に凹部を形成し、該凹部を覆って全面に第２の半導体膜
を形成し、この第２の半導体膜を拡散源として上記凹部
下層にコレクタ引き出し拡散層を形成し、その後、上記
第２の半導体膜をパターニングしてゲート電極を形成す
るため、別途工程を必要とすることなく容易に高濃度の
コレクタ引き出し拡散層を形成時間を短縮して形成で
き、かつベース領域との分離のマージンが増大し、微細
化を促進できる。この様に、容易にコレクタ抵抗が低減
でき、高性能で集積度の高い半導体装置を実現する製造
方法を提供できる。

【００４１】またこの発明に係わる請求項６記載の半導
体装置の製造方法は、半導体基板上の全面に第１の半導
体膜を形成し、この第１の半導体膜をパターニングして
ベース引き出し電極を形成すると共に、半導体基板表面
に凹部を、予め設けられたコレクタ埋め込み層に到達す
る深さに形成し、該凹部を覆って全面に第２の半導体膜
を形成し、この第２の半導体膜を拡散源として上記凹部
下層に埋め込み拡散層を形成し、その後、上記第２の半
導体膜をパターニングしてゲート電極を形成するため、
別途工程を必要とすることなく容易に高濃度のコレクタ
引き出し拡散層を形成時間を短縮して形成でき、かつベ
ース領域との分離のマージンが増大し、微細化を促進で
きる。この様に、容易にコレクタ抵抗が低減でき、高性
能で集積度の高い半導体装置を実現する製造方法を提供
できる。

【００４２】またこの発明に係わる請求項７記載の半導
体装置の製造方法は、請求項５または６において、凹部
内に絶縁膜サイドウォールを介して電極配線層を形成
し、下層のコレクタ引き出し拡散層あるいはコレクタ埋
め込み層に接続させたため、上記請求項５または６によ
る効果を容易で確実に達成できる半導体装置の製造方法
を提供できる。

【００４３】またこの発明に係わる請求項８記載の半導
体装置の製造方法は、請求項５において、ベース引き出
し電極に真性ベース領域を拡散形成するための開口部を
形成すると共に、凹部の底部からコレクタ引き出し拡散
層内にさらに第２の凹部を形成し、上記真性ベース領域
形成後、上記開口部内および上記第２の凹部内に絶縁膜
サイドウォールを介して第３の半導体膜を形成し、該第
３の半導体膜をパターニングして、上記開口部内にエミ
ッタ引き出し電極を、上記第２の凹部内にコレクタ引き
出し電極を形成し、その後上記ベース引き出し電極、上
記エミッタ引き出し電極、および上記コレクタ引き出し
電極にそれぞれ接続する電極配線層を形成するため、容
易にコレクタ抵抗が低減でき、電極配線層を良好なカバ
レジで形成でき、信頼性の高いコレクタ部の電極構造を
有する、高性能で集積度の高い半導体装置を実現する製
造方法を提供できる。

【００４４】またこの発明に係わる請求項９記載の半導
体装置の製造方法は、請求項５〜８のいずれかにおい
て、ＭＯＳ型トランジスタ領域に絶縁膜／半導体膜／ゲ
ート絶縁膜から成る積層パターンを形成すると共に、バ
イポーラ型トランジスタ領域表面を露出し、その後ベー
ス引き出し電極および凹部程終了後、上記積層パターン
の絶縁膜を除去して下地の上記半導体膜を露出し、その
後、第２の半導体膜／上記半導体膜とから成るゲート電
極を形成するため、製造工程におけるゲート絶縁膜のダ
メージが防止され、容易にコレクタ抵抗が低減でき、高
性能で集積度の高い半導体装置を実現する製造方法を提
供できる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体装置の
構造を示す断面図である。

【図２】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。

【図３】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。

【図４】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。

【図５】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。

【図６】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。

【図７】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。

【図８】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。

【図９】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。

【図１０】 この発明の実施の形態１による半導体装置
の製造方法の一工程を示す断面図である。

【図１１】 この発明の実施の形態１による半導体装置
の変形例の構造を示す断面図である。

【図１２】 この発明の実施の形態２による半導体装置
の構造を示す断面図である。

【図１３】 この発明の実施の形態３による半導体装置
の構造を示す断面図である。

【図１４】 この発明の実施の形態３による半導体装置
の製造方法の一工程を示す断面図である。

【図１５】 この発明の実施の形態３による半導体装置
の製造方法の一工程を示す断面図である。

【図１６】 この発明の実施の形態３による半導体装置
の変形例の構造を示す断面図である。

【図１７】 従来の半導体装置の構造を示す断面図であ
る。

【図１８】 従来の半導体装置の製造方法の一工程を示
す断面図である。

【図１９】 従来の半導体装置の製造方法の一工程を示
す断面図である。

【図２０】 従来の半導体装置の製造方法の一工程を示
す断面図である。

【図２１】 従来の半導体装置の製造方法の一工程を示
す断面図である。

【図２２】 従来の半導体装置の製造方法の一工程を示
す断面図である。

【図２３】 従来の半導体装置の製造方法の一工程を示
す断面図である。

【図２４】 従来の半導体装置の製造方法の一工程を示
す断面図である。

【符号の説明】

３３ 半導体基板、３４ コレクタ埋め込み層、３６
第１の半導体層としてのエピタキシャル層、３７ 絶縁
膜としてのフィールド酸化膜、３８ 第１の半導体領
域、３９ 第２の半導体領域、４０ 第２の半導体層と
してのウェル拡散層、４１，４１ａ 凹部、４２ コレ
クタ引き出し拡散層、４３ 絶縁膜サイドウォールとし
ての酸化膜サイドウォール、４４ ＭＯＳ型トランジス
タ、４５ ゲート絶縁膜としてのゲート酸化膜、４６ａ
半導体膜としてのポリシリコン膜、４６ｂ 第２の半
導体膜としてのポリシリコン膜、４８ ゲート電極、５
１ バイポーラ型トランジスタ、５２ａ 真性ベース領
域、５４ ベース引き出し電極、５４ａ 第１の半導体
膜としてのポリシリコン膜、５５ 開口部、５６ エミ
ッタ引き出し電極、５７ 絶縁膜サイドウォールとして
の酸化膜サイドウォール、６２ 電極配線層、６３ 絶
縁膜としての窒化膜、６５ 埋め込み拡散層、６６ 第
２の凹部、６７ 絶縁膜サイドウォールとしての酸化膜
サイドウォール、６８ コレクタ引き出し電極。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 ＭＯＳ型トランジスタとバイポーラ型ト
   ランジスタとが同一半導体基板上に混在する半導体装置
   において、上記バイポーラ型トランジスタ形成領域の上
   記半導体基板表面に凹部を設け、該凹部下層に、上記Ｍ
   ＯＳ型トランジスタのゲート電極を構成する膜を拡散源
   とするコレクタ引き出し拡散層を形成したことを特徴と
   する半導体装置。
2. 【請求項２】 バイポーラ型トランジスタを半導体基板
   に設けられたコレクタ埋め込み層上の半導体層に形成
   し、コレクタ引き出し拡散層を上記コレクタ埋め込み層
   に接続形成したことを特徴とする請求項１記載の半導体
   装置。
3. 【請求項３】 半導体基板表面に形成された凹部の底部
   からコレクタ引き出し拡散層内にさらに第２の凹部を設
   け、該第２の凹部内に上記コレクタ引き出し拡散層と接
   続するコレクタ引き出し電極を形成し、該コレクタ引き
   出し電極上層に電極配線層を接続形成したことを特徴と
   する請求項１または２記載の半導体装置。
4. 【請求項４】 ＭＯＳ型トランジスタとバイポーラ型ト
   ランジスタとが同一半導体基板上に混在する半導体装置
   において、上記バイポーラ型トランジスタを上記半導体
   基板に設けられたコレクタ埋め込み層上の半導体層に形
   成し、該半導体層表面に上記コレクタ埋め込み層に達す
   る凹部を設け、該凹部下層に、上記ＭＯＳ型トランジス
   タのゲート電極を構成する膜を拡散源とする埋め込み拡
   散層を形成したことを特徴とする半導体装置。
5. 【請求項５】 半導体基板上の第１の半導体層にバイポ
   ーラ型トランジスタを、第２の半導体層にＭＯＳ型トラ
   ンジスタをそれぞれ形成する半導体装置の製造方法にお
   いて、上記第１の半導体層表面に絶縁膜を形成して、表
   面が分離された第１の半導体領域と第２の半導体領域と
   を形成する第１の工程と、上記半導体基板上の全面に第
   １の半導体膜を形成し、この第１の半導体膜をパターニ
   ングして上記第２の半導体領域にベース引き出し電極を
   形成すると共に、上記第１の半導体領域の上記半導体基
   板表面に凹部を形成する第２の工程と、該凹部を覆って
   全面に第２の半導体膜を形成し、この第２の半導体膜を
   拡散源として上記凹部下層にコレクタ引き出し拡散層を
   形成する第３の工程と、その後、上記第２の半導体膜を
   パターニングして上記第２の半導体層上にゲート電極を
   形成する第４の工程とを有することを特徴とする半導体
   装置の製造方法。
6. 【請求項６】 半導体基板上の第１の半導体層にバイポ
   ーラ型トランジスタを、第２の半導体層にＭＯＳ型トラ
   ンジスタをそれぞれ形成する半導体装置の製造方法にお
   いて、上記第１の半導体層表面に絶縁膜を形成して、表
   面が分離された第１の半導体領域と第２の半導体領域と
   を形成する第１の工程と、上記半導体基板上の全面に第
   １の半導体膜を形成し、この第１の半導体膜をパターニ
   ングして上記第２の半導体領域にベース引き出し電極を
   形成すると共に、上記第１の半導体領域の上記半導体基
   板表面に凹部を、予め上記第１の半導体層下層に設けら
   れたコレクタ埋め込み層に到達する深さに形成する第２
   の工程と、該凹部を覆って全面に第２の半導体膜を形成
   し、この第２の半導体膜を拡散源として上記凹部下層に
   埋め込み拡散層を形成する第３の工程と、その後、上記
   第２の半導体膜をパターニングして上記第２の半導体層
   上にゲート電極を形成する第４の工程とを有することを
   特徴とする半導体装置の製造方法。
7. 【請求項７】 凹部内に絶縁膜サイドウォールを介して
   電極配線層を形成し、下層のコレクタ引き出し拡散層あ
   るいはコレクタ埋め込み層に接続させたことを特徴とす
   る請求項５または６記載の半導体装置の製造方法。
8. 【請求項８】 第４の工程の後、ベース引き出し電極に
   真性ベース領域を拡散形成するための開口部を形成する
   と共に、凹部の底部からコレクタ引き出し拡散層内にさ
   らに第２の凹部を形成する第５の工程と、次に上記真性
   ベース領域形成後、上記開口部内および上記第２の凹部
   内に絶縁膜サイドウォールを介して第３の半導体膜を形
   成し、該第３の半導体膜をパターニングして、上記開口
   部内にエミッタ引き出し電極を、上記第２の凹部内にコ
   レクタ引き出し電極を形成する第６の工程と、その後上
   記ベース引き出し電極、上記エミッタ引き出し電極、お
   よび上記コレクタ引き出し電極にそれぞれ接続する電極
   配線層を形成する第７の工程とを有することを特徴とす
   る請求項５記載の半導体装置の製造方法。
9. 【請求項９】 第１の工程終了後、第２の半導体層表面
   を覆うように、絶縁膜／半導体膜／ゲート絶縁膜から成
   る積層パターンを形成すると共に、第１の半導体層表面
   を露出し、その後第２の工程終了後、上記積層パターン
   の絶縁膜を除去して下地の上記半導体膜を露出し、続い
   て第３の工程を施した後、第４の工程において、第２の
   半導体膜／上記半導体膜とから成るゲート電極を形成す
   ることを特徴とする請求項５〜８のいずれかに記載の半
   導体装置の製造方法。