JPH1098120A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1098120A JPH1098120A JP8248105A JP24810596A JPH1098120A JP H1098120 A JPH1098120 A JP H1098120A JP 8248105 A JP8248105 A JP 8248105A JP 24810596 A JP24810596 A JP 24810596A JP H1098120 A JPH1098120 A JP H1098120A
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Abstract
(57)【要約】
【課題】 コレクタとベース間の耐圧を向上させること
ができるように改良されたＢｉＣＭＯＳを提供すること
にある。 【解決手段】 半導体基板１の主表面中であって、外部
ベース層３０の外枠とフィールド酸化膜９の端部との境
界に、低濃度拡散層４２を設ける。低濃度拡散層４２
は、半導体基板１の主表面から基板内部に向かって広が
り、外部ベース層３０中の不純物濃度よりも低い濃度を
有する。
ができるように改良されたＢｉＣＭＯＳを提供すること
にある。 【解決手段】 半導体基板１の主表面中であって、外部
ベース層３０の外枠とフィールド酸化膜９の端部との境
界に、低濃度拡散層４２を設ける。低濃度拡散層４２
は、半導体基板１の主表面から基板内部に向かって広が
り、外部ベース層３０中の不純物濃度よりも低い濃度を
有する。
Description
【０００１】
【発明の属する技術分野】この発明は、一般に半導体装
置に関するものであり、より特定的には、バイポーラト
ランジスタを含む半導体装置に関する。この発明は、ま
た、そのような半導体装置の製造方法に関する。
置に関するものであり、より特定的には、バイポーラト
ランジスタを含む半導体装置に関する。この発明は、ま
た、そのような半導体装置の製造方法に関する。
【０００２】
【従来の技術】バイポーラトランジスタの微細化・高性
能化のために、ポリシリコンをベース引出し電極に用
い、自己整合的にベース、エミッタの拡散層を決める技
術（“ポリシリコン・セルフアライン技術”）が広く利
用されている。
能化のために、ポリシリコンをベース引出し電極に用
い、自己整合的にベース、エミッタの拡散層を決める技
術（“ポリシリコン・セルフアライン技術”）が広く利
用されている。
【０００３】図２７は、上記技術を用いて形成した、Ｎ
ＰＮバイポーラとＮＭＯＳとＰＭＯＳの各トランジスタ
を同一集積回路に搭載した、従来のＢｉＣＭＯＳの断面
図である。
ＰＮバイポーラとＮＭＯＳとＰＭＯＳの各トランジスタ
を同一集積回路に搭載した、従来のＢｉＣＭＯＳの断面
図である。
【０００４】図２８は、図２７における、ＮＰＮバイポ
ーラトランジスタの部分の平面図である。図２９は、図
２７におけるＮＰＮバイポーラトランジスタの部分の拡
大図である。
ーラトランジスタの部分の平面図である。図２９は、図
２７におけるＮＰＮバイポーラトランジスタの部分の拡
大図である。
【０００５】以下、図２７に示すＢｉＣＭＯＳの製造工
程を説明しながら、その構造について詳述する。
程を説明しながら、その構造について詳述する。
【０００６】図３０を参照して、Ｐ- 型基板１の表面
に、アンチモン・ヒ素等が注入されたＮ型埋込み層２、
ボロン等が注入されたＰ型埋込み層３を順に形成する。
次に、図３１を参照して、半導体基板１の上にＮ型エピ
タキシャル成長層４を堆積する。このとき、Ｎ型埋込み
層２、Ｐ型埋込み層３中の不純物は、エピタキシャル成
長層４の中へ拡散する。
に、アンチモン・ヒ素等が注入されたＮ型埋込み層２、
ボロン等が注入されたＰ型埋込み層３を順に形成する。
次に、図３１を参照して、半導体基板１の上にＮ型エピ
タキシャル成長層４を堆積する。このとき、Ｎ型埋込み
層２、Ｐ型埋込み層３中の不純物は、エピタキシャル成
長層４の中へ拡散する。
【０００７】図３２を参照して、エピタキシャル成長層
４の上に、熱酸化膜５を形成する。熱酸化膜５を通し
て、不純物イオンを注入することにより、ＮＭＯＳのＰ
型ウェルおよびＮＰＮバイポーラのＰ型分離を兼ねるＰ
型拡散層６を形成する。
４の上に、熱酸化膜５を形成する。熱酸化膜５を通し
て、不純物イオンを注入することにより、ＮＭＯＳのＰ
型ウェルおよびＮＰＮバイポーラのＰ型分離を兼ねるＰ
型拡散層６を形成する。
【０００８】図３３を参照して、フィールド酸化膜を形
成するための窒化膜のパターン７を熱酸化膜５の上に形
成する。その後、Ｐ型不純物を注入し、チャネルカット
層８を形成する。
成するための窒化膜のパターン７を熱酸化膜５の上に形
成する。その後、Ｐ型不純物を注入し、チャネルカット
層８を形成する。
【０００９】図３３と図３４を参照して、フィールド酸
化膜９を、熱酸化法により形成する。その後、窒化膜の
パターン７を除去する。
化膜９を、熱酸化法により形成する。その後、窒化膜の
パターン７を除去する。
【００１０】図３５を参照して、窒化膜１０を堆積す
る。窒化膜１０中に、コレクタのＮ型拡散層１２を形成
するための拡散窓１１を開ける。窒化膜１０をマスクに
して、リン等のＮ型不純物を、ガス拡散等で、拡散窓１
１から導入し、それによってＮ型拡散層１２を形成す
る。
る。窒化膜１０中に、コレクタのＮ型拡散層１２を形成
するための拡散窓１１を開ける。窒化膜１０をマスクに
して、リン等のＮ型不純物を、ガス拡散等で、拡散窓１
１から導入し、それによってＮ型拡散層１２を形成す
る。
【００１１】図３６を参照して、ＮＰＮバイポーラトラ
ンジスタを形成すべき領域の窒化膜１０を除去し、次
に、ベース領域の上にある酸化膜５を除去し、エピタキ
シャル成長層４の表面１４を露出させる。不純物を添加
しないポリシリコン層１５、ＣＶＤ酸化膜１６を順に堆
積し、その後、これらをベース領域に残すように、パタ
ーニングする。半導体基板の表面に、ＣＶＤ酸化膜を堆
積し、これを全面異方性エッチングすることによって、
ポリシリコン層１５の周辺に、サイドウォールスペーサ
１７を形成する。残りの、窒化膜１０除去し、さらに、
熱酸化膜５を除去する。このとき、ＣＶＤ酸化膜１６、
１７、熱酸化膜１３の膜厚は減る。
ンジスタを形成すべき領域の窒化膜１０を除去し、次
に、ベース領域の上にある酸化膜５を除去し、エピタキ
シャル成長層４の表面１４を露出させる。不純物を添加
しないポリシリコン層１５、ＣＶＤ酸化膜１６を順に堆
積し、その後、これらをベース領域に残すように、パタ
ーニングする。半導体基板の表面に、ＣＶＤ酸化膜を堆
積し、これを全面異方性エッチングすることによって、
ポリシリコン層１５の周辺に、サイドウォールスペーサ
１７を形成する。残りの、窒化膜１０除去し、さらに、
熱酸化膜５を除去する。このとき、ＣＶＤ酸化膜１６、
１７、熱酸化膜１３の膜厚は減る。
【００１２】次に、ゲート酸化を実施して、熱酸化膜１
８、１９を、エピタキシャル成長層４およびＰウェル６
の表面に形成する。リン等のＮ型不純物を添加したポリ
シリコン層２１、ＭｏＳｉ・ＷＳｉ等の金属膜２２を順
に堆積し、これらをＭＯＳのゲート電極の形状にパター
ニングする。このパターニング（エッチング）時に、ポ
リシリコン層１５上のＣＶＤ酸化膜２０の膜厚は減少す
る。リン等のＮ型不純物を、フォトレジスト（図示せ
ず）をマスクとする、イオン注入法により、ＮＭＯＳの
Ｎ型ソース／ドレイン領域２３を形成する。
８、１９を、エピタキシャル成長層４およびＰウェル６
の表面に形成する。リン等のＮ型不純物を添加したポリ
シリコン層２１、ＭｏＳｉ・ＷＳｉ等の金属膜２２を順
に堆積し、これらをＭＯＳのゲート電極の形状にパター
ニングする。このパターニング（エッチング）時に、ポ
リシリコン層１５上のＣＶＤ酸化膜２０の膜厚は減少す
る。リン等のＮ型不純物を、フォトレジスト（図示せ
ず）をマスクとする、イオン注入法により、ＮＭＯＳの
Ｎ型ソース／ドレイン領域２３を形成する。
【００１３】図３８を参照して、ＣＶＤ酸化膜を堆積
後、これを全面異方性エッチすることで、サイドウォー
ルスペーサ２４を形成する。このとき、熱酸化膜１８，
１９，２０は除去される。ヒ素等のＮ型不純物を、フォ
トレジストをマスクとする、イオン注入法により、ＮＭ
ＯＳのＮ+ ソース／ドレイン領域２５を形成する。
後、これを全面異方性エッチすることで、サイドウォー
ルスペーサ２４を形成する。このとき、熱酸化膜１８，
１９，２０は除去される。ヒ素等のＮ型不純物を、フォ
トレジストをマスクとする、イオン注入法により、ＮＭ
ＯＳのＮ+ ソース／ドレイン領域２５を形成する。
【００１４】図３９を参照して、犠牲酸化処理を施し
て、酸化膜２６，２７，２８を形成する。フォトレジス
トをマスクとして、外部ベース・ポリシリコン層１５お
よびＰＭＯＳ領域にボロン等のＰ型不純物をイオン注入
し、Ｐ+ ソース／ドレイン領域２９および外部ベース層
３０を形成する。接合深さに関し、ポリシリコン層１５
を介した、イオン注入のため、Ｐ+ ソース／ドレイン領
域２９よりも、外部ベース層３０は浅くなる。
て、酸化膜２６，２７，２８を形成する。フォトレジス
トをマスクとして、外部ベース・ポリシリコン層１５お
よびＰＭＯＳ領域にボロン等のＰ型不純物をイオン注入
し、Ｐ+ ソース／ドレイン領域２９および外部ベース層
３０を形成する。接合深さに関し、ポリシリコン層１５
を介した、イオン注入のため、Ｐ+ ソース／ドレイン領
域２９よりも、外部ベース層３０は浅くなる。
【００１５】図４０を参照して、ＣＶＤ酸化膜３１を堆
積し、エッチングを行ない、真正ベース領域３２を露出
させる。ポリシリコン層１５のオーバーエッチング時、
エピタキシャル成長層４の表面は削れ、段差３３ができ
る。ボロン、ＢＦ2 等のＰ型不純物をイオン注入するこ
とで、真正ベース層３４が形成される。
積し、エッチングを行ない、真正ベース領域３２を露出
させる。ポリシリコン層１５のオーバーエッチング時、
エピタキシャル成長層４の表面は削れ、段差３３ができ
る。ボロン、ＢＦ2 等のＰ型不純物をイオン注入するこ
とで、真正ベース層３４が形成される。
【００１６】図４１を参照して、ＣＶＤ酸化膜３５を堆
積した後、全面をエッチングすることにより外部ベース
ポリシリコン層１５の内壁にサイドウォールスペーサ３
５を形成する。このとき、オーバーエッチングにより、
エピタキシャル成長層４の表面は削れ、段差３６ができ
る。
積した後、全面をエッチングすることにより外部ベース
ポリシリコン層１５の内壁にサイドウォールスペーサ３
５を形成する。このとき、オーバーエッチングにより、
エピタキシャル成長層４の表面は削れ、段差３６ができ
る。
【００１７】図４２を参照して、ポリシリコン層３７を
堆積し、これにヒ素等のＮ型不純物をイオン注入する。
その後、このポリシリコン層３７を、図のようにエミッ
タ領域を覆うようにパターニングする。続いて、ＣＶＤ
酸化膜３９を堆積し、熱処理する。熱処理により、エミ
ッタ層３８が形成される。ＣＶＤ酸化膜３９を開口し
て、コンタクト４０を形成する。
堆積し、これにヒ素等のＮ型不純物をイオン注入する。
その後、このポリシリコン層３７を、図のようにエミッ
タ領域を覆うようにパターニングする。続いて、ＣＶＤ
酸化膜３９を堆積し、熱処理する。熱処理により、エミ
ッタ層３８が形成される。ＣＶＤ酸化膜３９を開口し
て、コンタクト４０を形成する。
【００１８】図４３を参照して、コンタクト４０に接触
するように、金属を堆積し、これをパターニングするこ
とで、金属配線４１を形成する。
するように、金属を堆積し、これをパターニングするこ
とで、金属配線４１を形成する。
【００１９】
【発明が解決しようとする課題】従来のＢｉＣＭＯＳは
以上のように構成されていたので、以下に述べる問題点
があった。
以上のように構成されていたので、以下に述べる問題点
があった。
【００２０】すなわち、図２９を参照して、外部ベース
層３０は、エピタキシャル成長層４との接合深さを浅く
する目的で、外部ベースポリシリコン層１５から、エピ
タキシャル成長層４中へボロンを拡散させる方法により
形成している。そのため外部ベース層３０は、フィール
ド酸化膜９のエッジにおいて、接合深さが浅くなる。こ
れは、フィールド酸化膜９のエッジの、いわゆるバーズ
ビークと呼ばれる部分（図２９中で、円で囲まれた部
分）によって、ボロンの拡散が抑制されるためである。
フィールド酸化膜のエッジにおいて接合深さが浅くなる
と、ＮＰＮバイポーラトランジスタのコレクタ、ベース
に逆バイアスを印加した場合、円で囲まれた部分に、電
界が集中することになり、ひいてはコレクタとベース間
の耐圧を低下させることになる。なぜなら、この部分で
のＰＮ接合の曲率半径が小さいからである。
層３０は、エピタキシャル成長層４との接合深さを浅く
する目的で、外部ベースポリシリコン層１５から、エピ
タキシャル成長層４中へボロンを拡散させる方法により
形成している。そのため外部ベース層３０は、フィール
ド酸化膜９のエッジにおいて、接合深さが浅くなる。こ
れは、フィールド酸化膜９のエッジの、いわゆるバーズ
ビークと呼ばれる部分（図２９中で、円で囲まれた部
分）によって、ボロンの拡散が抑制されるためである。
フィールド酸化膜のエッジにおいて接合深さが浅くなる
と、ＮＰＮバイポーラトランジスタのコレクタ、ベース
に逆バイアスを印加した場合、円で囲まれた部分に、電
界が集中することになり、ひいてはコレクタとベース間
の耐圧を低下させることになる。なぜなら、この部分で
のＰＮ接合の曲率半径が小さいからである。
【００２１】この発明は、上記のような問題点を解決す
るためになされたもので、バイポーラトランジスタを含
む半導体装置において、外部ベース層の、フィールド酸
化膜エッジ部分での、電界集中の緩和を図ることができ
るように改良することにある。
るためになされたもので、バイポーラトランジスタを含
む半導体装置において、外部ベース層の、フィールド酸
化膜エッジ部分での、電界集中の緩和を図ることができ
るように改良することにある。
【００２２】この発明の他の目的は、コレクタとベース
間の耐圧を向上させることができるように改良されたバ
イポーラトランジスタを提供することにある。
間の耐圧を向上させることができるように改良されたバ
イポーラトランジスタを提供することにある。
【００２３】この発明の他の目的は、コレクタとベース
間の耐圧を向上させることができるように改良されたＢ
ｉＣＭＯＳＦＥＴを提供することにある。
間の耐圧を向上させることができるように改良されたＢ
ｉＣＭＯＳＦＥＴを提供することにある。
【００２４】この発明のさらに他の目的は、そのような
半導体装置の製造方法を提供することにある。
半導体装置の製造方法を提供することにある。
【００２５】
【課題を解決するための手段】この発明の第１の局面に
従う半導体装置は、半導体基板を備える。上記半導体基
板の主表面中に、活性領域を他の活性領域から分離する
ために、その端部で活性領域を取り囲むフィールド酸化
膜が設けられている。上記活性領域の表面中にエミッタ
層が設けられている。上記活性領域の表面中に、上記エ
ミッタ層を取り囲むようにベース層が設けられている。
当該半導体装置は、上記活性領域の表面中であって、上
記ベース層の周囲を取り囲むように設けられ、かつ、そ
の内枠が上記ベース層と電気的に接続されるように、か
つその外枠が上記フィールド酸化膜の上記端部と接触す
るように設けられた外部ベース層を備える。当該装置
は、さらに、上記半導体基板の主表面中であって、上記
外部ベース層の上記外枠と上記フィールド酸化膜の上記
端部の境界に沿って設けられ、上記半導体基板の主表面
から基板内部に向かって広がる、上記外部ベース層中の
不純物濃度よりも低い濃度を有する低濃度不純物拡散層
を備える。
従う半導体装置は、半導体基板を備える。上記半導体基
板の主表面中に、活性領域を他の活性領域から分離する
ために、その端部で活性領域を取り囲むフィールド酸化
膜が設けられている。上記活性領域の表面中にエミッタ
層が設けられている。上記活性領域の表面中に、上記エ
ミッタ層を取り囲むようにベース層が設けられている。
当該半導体装置は、上記活性領域の表面中であって、上
記ベース層の周囲を取り囲むように設けられ、かつ、そ
の内枠が上記ベース層と電気的に接続されるように、か
つその外枠が上記フィールド酸化膜の上記端部と接触す
るように設けられた外部ベース層を備える。当該装置
は、さらに、上記半導体基板の主表面中であって、上記
外部ベース層の上記外枠と上記フィールド酸化膜の上記
端部の境界に沿って設けられ、上記半導体基板の主表面
から基板内部に向かって広がる、上記外部ベース層中の
不純物濃度よりも低い濃度を有する低濃度不純物拡散層
を備える。
【００２６】この発明の他の実施態様によれば、上記低
濃度不純物拡散層は、上記外部ベース層を包むように設
けられる。
濃度不純物拡散層は、上記外部ベース層を包むように設
けられる。
【００２７】この発明のさらに他の実施態様によれば、
上記不活性領域には、高濃度ソース／ドレイン領域と低
濃度ソース／ドレイン領域を有するＬＤＤ構造の電界効
果トランジスタが設けられる。上記低濃度不純物拡散層
は、上記低濃度ソース／ドレイン領域と同じ導電型であ
り、かつ、実質的に同じ不純物濃度を有する。
上記不活性領域には、高濃度ソース／ドレイン領域と低
濃度ソース／ドレイン領域を有するＬＤＤ構造の電界効
果トランジスタが設けられる。上記低濃度不純物拡散層
は、上記低濃度ソース／ドレイン領域と同じ導電型であ
り、かつ、実質的に同じ不純物濃度を有する。
【００２８】さらに他の実施態様によれば、上記低濃度
ソース／ドレイン領域のチャネル側の端部は、上記電界
効果トランジスタの上記ゲート電極の側壁と面一であ
る。
ソース／ドレイン領域のチャネル側の端部は、上記電界
効果トランジスタの上記ゲート電極の側壁と面一であ
る。
【００２９】また、上記低濃度ソース／ドレイン領域の
チャネル側の端部は、上記ゲート電極と隔てられて設け
られてもよい。
チャネル側の端部は、上記ゲート電極と隔てられて設け
られてもよい。
【００３０】さらに、他の実施態様によれば、上記フィ
ールド酸化膜の上記端部の側壁には、低濃度不純物拡散
層と同じ導電型の不純物を含むサイドウォールスペーサ
が設けられる。
ールド酸化膜の上記端部の側壁には、低濃度不純物拡散
層と同じ導電型の不純物を含むサイドウォールスペーサ
が設けられる。
【００３１】また、他の実施態様によれば、上記半導体
基板の上に、上記外部ベース層に接触し、かつ上記ベー
ス層を取囲む外部ベース電極が設けられる。上記外部ベ
ース電極の上に、かつ該ベース層を囲むように、金属電
極が設けられる。
基板の上に、上記外部ベース層に接触し、かつ上記ベー
ス層を取囲む外部ベース電極が設けられる。上記外部ベ
ース電極の上に、かつ該ベース層を囲むように、金属電
極が設けられる。
【００３２】また、さらに他の実施態様によれば、上記
フィールド酸化膜直下には、チャネルカット層が設けら
れる。上記低濃度不純物拡散層は、上記チャネルカット
層と同じ導電型であり、かつ実質的に同じ不純物濃度を
有する。
フィールド酸化膜直下には、チャネルカット層が設けら
れる。上記低濃度不純物拡散層は、上記チャネルカット
層と同じ導電型であり、かつ実質的に同じ不純物濃度を
有する。
【００３３】この発明の第２の局面に従う半導体装置
は、半導体基板を備える。上記半導体基板の主表面中
に、活性領域を他の活性領域から分離するために、その
端部で活性領域を取り囲むフィールド酸化膜が設けられ
ている。上記活性領域の表面中に、エミッタ層が設けら
れている。上記活性領域の表面中に、上記エミッタ層を
取り囲むように、ベース層が設けられている。上記半導
体装置は、上記活性領域の表面中であって、上記ベース
層の周囲を取り囲むように設けられ、かつその内枠が上
記ベース層と電気的に接続されるように、かつその外枠
が上記フィールド酸化膜の上記端部と接触するように設
けられた外部ベース層を備える。上記フィールド酸化膜
の上記端部には、その表面から下方に向かって削られて
できた段差が設けられている。
は、半導体基板を備える。上記半導体基板の主表面中
に、活性領域を他の活性領域から分離するために、その
端部で活性領域を取り囲むフィールド酸化膜が設けられ
ている。上記活性領域の表面中に、エミッタ層が設けら
れている。上記活性領域の表面中に、上記エミッタ層を
取り囲むように、ベース層が設けられている。上記半導
体装置は、上記活性領域の表面中であって、上記ベース
層の周囲を取り囲むように設けられ、かつその内枠が上
記ベース層と電気的に接続されるように、かつその外枠
が上記フィールド酸化膜の上記端部と接触するように設
けられた外部ベース層を備える。上記フィールド酸化膜
の上記端部には、その表面から下方に向かって削られて
できた段差が設けられている。
【００３４】この発明の第３の局面に従う半導体装置の
製造方法は、エミッタ層、該エミッタ層を包み込むベー
ス層、上記ベース層の周囲を取り囲む外部ベース層、お
よびコレクタ層を有するバイポーラトランジスタを含む
半導体装置の製造方法に係る。半導体基板の主表面中
に、その端部が活性領域を取り囲むフィールド酸化膜を
形成する。上記半導体基板の主表面中にコレクタ層を形
成する。上記活性領域の表面中に、上記外部ベース層よ
りも不純物濃度が低い低濃度不純物層を形成する。上記
活性領域中に上記外部ベース層、上記ベース層、および
上記エミッタ層を形成する。
製造方法は、エミッタ層、該エミッタ層を包み込むベー
ス層、上記ベース層の周囲を取り囲む外部ベース層、お
よびコレクタ層を有するバイポーラトランジスタを含む
半導体装置の製造方法に係る。半導体基板の主表面中
に、その端部が活性領域を取り囲むフィールド酸化膜を
形成する。上記半導体基板の主表面中にコレクタ層を形
成する。上記活性領域の表面中に、上記外部ベース層よ
りも不純物濃度が低い低濃度不純物層を形成する。上記
活性領域中に上記外部ベース層、上記ベース層、および
上記エミッタ層を形成する。
【００３５】この発明の他の実施態様によれば、低濃度
ソース／ドレイン層と高濃度ソース／ドレイン層を有す
るＬＤＤ構造の電界効果トランジスタをさらに含む。上
記低濃度不純物拡散層の形成のためのイオン注入を、上
記ＬＤＤ構造の電界効果トランジスタの上記低濃度ソー
ス／ドレイン層を形成するためのイオン注入を兼ねて行
なう。
ソース／ドレイン層と高濃度ソース／ドレイン層を有す
るＬＤＤ構造の電界効果トランジスタをさらに含む。上
記低濃度不純物拡散層の形成のためのイオン注入を、上
記ＬＤＤ構造の電界効果トランジスタの上記低濃度ソー
ス／ドレイン層を形成するためのイオン注入を兼ねて行
なう。
【００３６】この発明のさらに他の実施態様によれば、
上記ＬＤＤ構造の電界効果トランジスタの前記低濃度ソ
ース／ドレイン層を形成するための不純物イオン注入
を、上記電界効果トランジスタのゲート電極の側壁にサ
イドウォールスペーサを形成するに先立ち行なう。
上記ＬＤＤ構造の電界効果トランジスタの前記低濃度ソ
ース／ドレイン層を形成するための不純物イオン注入
を、上記電界効果トランジスタのゲート電極の側壁にサ
イドウォールスペーサを形成するに先立ち行なう。
【００３７】この発明のさらに他の実施態様によれば、
上記ＬＤＤ構造の電界効果トランジスタの上記低濃度ソ
ース／ドレイン領域を形成するための不純物イオン注入
を、上記電界効果トランジスタのゲート電極の側壁にサ
イドウォールスペーサを形成した後に行なう。
上記ＬＤＤ構造の電界効果トランジスタの上記低濃度ソ
ース／ドレイン領域を形成するための不純物イオン注入
を、上記電界効果トランジスタのゲート電極の側壁にサ
イドウォールスペーサを形成した後に行なう。
【００３８】この発明のさらに他の実施態様によれば、
上記低濃度不純物拡散層を、上記フィールド酸化膜の上
記端部の近傍のみに形成する。
上記低濃度不純物拡散層を、上記フィールド酸化膜の上
記端部の近傍のみに形成する。
【００３９】この発明のさらに他の実施態様によれば、
上記低濃度不純物拡散層の形成工程は、上記フィールド
酸化膜の上記端部の側壁に不純物を含むサイドウォール
スペーサを形成する工程と、上記サイドウォールスペー
サに含まれる上記不純物を上記半導体基板の表面中に拡
散させる工程と、を含む。
上記低濃度不純物拡散層の形成工程は、上記フィールド
酸化膜の上記端部の側壁に不純物を含むサイドウォール
スペーサを形成する工程と、上記サイドウォールスペー
サに含まれる上記不純物を上記半導体基板の表面中に拡
散させる工程と、を含む。
【００４０】この発明の第４の局面に従う半導体装置の
製造方法は、エミッタ層、該エミッタ層を包み込むベー
ス層、上記ベース層の周囲を取り囲む外部ベース層、お
よびコレクタ層を有するバイポーラトランジスタを含む
半導体装置の製造方法に係る。半導体基板の主表面中
に、その端部が活性領域を取り囲むフィールド酸化膜を
形成する。上記半導体基板の主表面に、上記コレクタ層
を形成する。上記フィールド酸化膜の上記端部の表面の
一部を、上記活性領域の外周部に沿って、削り取る。上
記外部ベース層、上記ベース層および上記エミッタ層を
形成する。
製造方法は、エミッタ層、該エミッタ層を包み込むベー
ス層、上記ベース層の周囲を取り囲む外部ベース層、お
よびコレクタ層を有するバイポーラトランジスタを含む
半導体装置の製造方法に係る。半導体基板の主表面中
に、その端部が活性領域を取り囲むフィールド酸化膜を
形成する。上記半導体基板の主表面に、上記コレクタ層
を形成する。上記フィールド酸化膜の上記端部の表面の
一部を、上記活性領域の外周部に沿って、削り取る。上
記外部ベース層、上記ベース層および上記エミッタ層を
形成する。
【００４１】この発明の第５の局面に従う半導体装置の
製造方法においては、まず、半導体基板の主表面中に、
フィールド酸化膜、エミッタ層、該エミッタ層を包み込
むベース層、該ベース層の周囲を取り囲む外部ベース
層、およびコレクタ層を形成する。上記半導体基板の上
に、上記外部ベース層に接触し、かつ上記フィールド酸
化膜の上にその一部が乗り上げた外部ベース電極を形成
する。上記外部ベース電極ごしに、上記外部ベース層と
上記フィールド酸化膜との境界に、選択的に、上記外部
ベース層中の不純物濃度よりも低い濃度の、上記外部ベ
ース層と同じ導電型の不純物イオンを注入する。
製造方法においては、まず、半導体基板の主表面中に、
フィールド酸化膜、エミッタ層、該エミッタ層を包み込
むベース層、該ベース層の周囲を取り囲む外部ベース
層、およびコレクタ層を形成する。上記半導体基板の上
に、上記外部ベース層に接触し、かつ上記フィールド酸
化膜の上にその一部が乗り上げた外部ベース電極を形成
する。上記外部ベース電極ごしに、上記外部ベース層と
上記フィールド酸化膜との境界に、選択的に、上記外部
ベース層中の不純物濃度よりも低い濃度の、上記外部ベ
ース層と同じ導電型の不純物イオンを注入する。
【００４２】この発明の第６の局面に従う半導体装置の
製造方法においては、まず、活性領域を他の活性領域か
ら分離するためのフィールド酸化膜を形成する予定領域
にチャネルカット層を形成すると同時に、上記活性領域
と上記フィールド酸化膜を形成する予定の領域との境界
に、上記チャネルカット層と同じ不純物濃度を有する低
濃度不純物拡散層を形成する。上記フィールド酸化膜を
形成する。上記活性領域にエミッタ層、該エミッタ層を
包み込むベース層、該ベース層を取り囲む外部ベース
層、およびコレクタ層を有するバイポーラトランジスタ
を形成する。
製造方法においては、まず、活性領域を他の活性領域か
ら分離するためのフィールド酸化膜を形成する予定領域
にチャネルカット層を形成すると同時に、上記活性領域
と上記フィールド酸化膜を形成する予定の領域との境界
に、上記チャネルカット層と同じ不純物濃度を有する低
濃度不純物拡散層を形成する。上記フィールド酸化膜を
形成する。上記活性領域にエミッタ層、該エミッタ層を
包み込むベース層、該ベース層を取り囲む外部ベース
層、およびコレクタ層を有するバイポーラトランジスタ
を形成する。
【００４３】
【発明の実施の形態】実施の形態１ 図１を参照して、従来例で説明したように、まず、Ｐ-
型半導体基板１中に、Ｎ型埋込み層２、エピタキシャル
成長層４、フィールド酸化膜９、窒化膜１０を形成す
る。窒化膜１０中に、拡散窓１１を形成する。次に、コ
レクタのＮ型拡散層１２を形成する。その後、窒化膜１
０を除去する。
型半導体基板１中に、Ｎ型埋込み層２、エピタキシャル
成長層４、フィールド酸化膜９、窒化膜１０を形成す
る。窒化膜１０中に、拡散窓１１を形成する。次に、コ
レクタのＮ型拡散層１２を形成する。その後、窒化膜１
０を除去する。
【００４４】図２を参照して、ベース領域に、酸化膜５
を通って、ボロン等のＰ型不純物をイオン注入し、Ｐ-
層４２を形成する。不純物イオンの注入量は、１０11〜
１０ 14ｃｍ-2の範囲内にあるのが好ましい。
を通って、ボロン等のＰ型不純物をイオン注入し、Ｐ-
層４２を形成する。不純物イオンの注入量は、１０11〜
１０ 14ｃｍ-2の範囲内にあるのが好ましい。
【００４５】図３を参照して、不純物を添加しないポリ
シリコン層１５と、ＣＶＤ酸化膜１６を堆積する。そし
て、これらを、ベース領域上に残すようにパターニング
する。引続き、ＣＶＤ酸化膜１７を堆積し、これを全面
異方性エッチングすることにより、ポリシリコン層１５
の周辺のみに、サイドウォールスペーサ１７として残
す。
シリコン層１５と、ＣＶＤ酸化膜１６を堆積する。そし
て、これらを、ベース領域上に残すようにパターニング
する。引続き、ＣＶＤ酸化膜１７を堆積し、これを全面
異方性エッチングすることにより、ポリシリコン層１５
の周辺のみに、サイドウォールスペーサ１７として残
す。
【００４６】その後、従来例と同様の工程（図３７〜図
４３）を経て、図４に示す半導体装置を得る。Ｐ- 層４
２の不純物は、Ｐ層３０より、先に導入されているた
め、熱酸化・ＣＶＤ膜デポジション等の熱処理をより多
く受け、より深い位置まで拡散される。実施の形態１に
よれば、フィールド酸化膜９のエッジのＰＮ接合は、Ｐ
- 層４２の存在により、その曲率半径が大きくなり、し
かも、Ｐ側の濃度勾配が穏やかになるため、従来例に比
べ、コレクタとベース間に同じ電圧を印加したときの電
界強度は小さくなる。ひいては、コレクタとベース間の
耐圧が向上する。
４３）を経て、図４に示す半導体装置を得る。Ｐ- 層４
２の不純物は、Ｐ層３０より、先に導入されているた
め、熱酸化・ＣＶＤ膜デポジション等の熱処理をより多
く受け、より深い位置まで拡散される。実施の形態１に
よれば、フィールド酸化膜９のエッジのＰＮ接合は、Ｐ
- 層４２の存在により、その曲率半径が大きくなり、し
かも、Ｐ側の濃度勾配が穏やかになるため、従来例に比
べ、コレクタとベース間に同じ電圧を印加したときの電
界強度は小さくなる。ひいては、コレクタとベース間の
耐圧が向上する。
【００４７】実施の形態２ 図５は、従来の図３７に相当するものである。
【００４８】図６を参照して、フォトレジスト（図示せ
ず）をマスクとして、ＮＰＮのベース領域およびＰＭＯ
Ｓのソース／ドレイン領域、その他必要な領域にのみ、
ボロン、ＢＦ2 などをイオン注入する。このときの注入
加速電圧は、後工程において、Ｐ層２９，３０を形成す
るイオン注入時のそれに比べて大きく、１０〜１００ｋ
ｅＶである。また、注入量も、１０12〜１０15ｃｍ-2で
あるのが好ましい。このイオン注入により、Ｐ- 層５
９，４３が形成される。
ず）をマスクとして、ＮＰＮのベース領域およびＰＭＯ
Ｓのソース／ドレイン領域、その他必要な領域にのみ、
ボロン、ＢＦ2 などをイオン注入する。このときの注入
加速電圧は、後工程において、Ｐ層２９，３０を形成す
るイオン注入時のそれに比べて大きく、１０〜１００ｋ
ｅＶである。また、注入量も、１０12〜１０15ｃｍ-2で
あるのが好ましい。このイオン注入により、Ｐ- 層５
９，４３が形成される。
【００４９】図７を参照して、ＣＶＤ酸化膜２４を堆積
する。その後、これを全面異方性エッチングして、サイ
ドウォールスペーサを、ゲート電極２１，２２の側壁お
よび外部ベースポリシリコン層１５の側壁に形成する。
このとき、熱酸化膜１８、１９は除去される。また、外
部ベースポリシリコン層１５上の熱酸化膜２０も、側壁
部分以外は除去される。サイドウォール形成時のダメー
ジを回復するために、犠牲酸化をし、酸化膜２６，２
７，２８を形成する。フォトレジスト（図示せず）をマ
スクとして、ＮＰＮのベース領域およびＰＭＯＳのソー
ス／ドレイン領域、その他必要な領域にのみ、ボロン、
ＢＦ2 などを、上記Ｐ- 層５９，４３を形成したときよ
りも、低い加速電圧で、かつ高い注入量で、イオン注入
し、Ｐ層３０，２９を形成する。
する。その後、これを全面異方性エッチングして、サイ
ドウォールスペーサを、ゲート電極２１，２２の側壁お
よび外部ベースポリシリコン層１５の側壁に形成する。
このとき、熱酸化膜１８、１９は除去される。また、外
部ベースポリシリコン層１５上の熱酸化膜２０も、側壁
部分以外は除去される。サイドウォール形成時のダメー
ジを回復するために、犠牲酸化をし、酸化膜２６，２
７，２８を形成する。フォトレジスト（図示せず）をマ
スクとして、ＮＰＮのベース領域およびＰＭＯＳのソー
ス／ドレイン領域、その他必要な領域にのみ、ボロン、
ＢＦ2 などを、上記Ｐ- 層５９，４３を形成したときよ
りも、低い加速電圧で、かつ高い注入量で、イオン注入
し、Ｐ層３０，２９を形成する。
【００５０】その後、従来例と同様の工程（図４０〜図
４３）を経由して、図８に示す半導体装置を得る。
４３）を経由して、図８に示す半導体装置を得る。
【００５１】本実施の形態によれば、Ｐ- ソース／ドレ
イン拡散層４３は、ＰＭＯＳの駆動能力を向上させる目
的で形成されている。このＰ- ソース／ドレイン拡散層
４３を形成すると同時に、Ｐ- 層５９を形成し、ＮＰＮ
の外部ベース層３０のフィールド酸化膜９のエッジ部分
での電界集中の緩和を図っている。
イン拡散層４３は、ＰＭＯＳの駆動能力を向上させる目
的で形成されている。このＰ- ソース／ドレイン拡散層
４３を形成すると同時に、Ｐ- 層５９を形成し、ＮＰＮ
の外部ベース層３０のフィールド酸化膜９のエッジ部分
での電界集中の緩和を図っている。
【００５２】すなわちＰＭＯＳのＰ- ソース／ドレイン
拡散層４３と同時に拡散することによって形成されたＰ
- 層５９を、従来の外部ベース拡散層であるＰ層３０よ
り深く形成している。この場合、Ｐ- ソース／ドレイン
領域４３は、サイドウォールスペーサ２４の直下にもぐ
り込んでいる。
拡散層４３と同時に拡散することによって形成されたＰ
- 層５９を、従来の外部ベース拡散層であるＰ層３０よ
り深く形成している。この場合、Ｐ- ソース／ドレイン
領域４３は、サイドウォールスペーサ２４の直下にもぐ
り込んでいる。
【００５３】Ｐ- 層５９の役目は、ＮＰＮバイポーラト
ランジスタにおいて、実施の形態１と同様、外部ベース
層３０の、フィールド酸化膜９の端部付近の、ＰＮ接合
の曲率半径の拡大させ、またＰ型不純物拡散の濃度勾配
を低減させ、従来例に比して、コレクタとベース間の耐
圧を向上させることにある。また、これと同時に同一方
法で形成されるＰ- 層４３により、ＰＭＯＳトランジス
タにおいて、従来例に比して、ゲート長を短くすること
ができ、駆動能力を上げることができる。本実施の形態
によれば、Ｐ- 層４３，５９を同時に、同一方法により
形成することができるので、工程の簡略化が図られる。
ランジスタにおいて、実施の形態１と同様、外部ベース
層３０の、フィールド酸化膜９の端部付近の、ＰＮ接合
の曲率半径の拡大させ、またＰ型不純物拡散の濃度勾配
を低減させ、従来例に比して、コレクタとベース間の耐
圧を向上させることにある。また、これと同時に同一方
法で形成されるＰ- 層４３により、ＰＭＯＳトランジス
タにおいて、従来例に比して、ゲート長を短くすること
ができ、駆動能力を上げることができる。本実施の形態
によれば、Ｐ- 層４３，５９を同時に、同一方法により
形成することができるので、工程の簡略化が図られる。
【００５４】実施の形態３ 実施の形態２では、サイドウォールスペーサを形成する
前に、Ｐ- 層４３，５９を設けたが、本実施の形態で
は、サイドウォールスペーサを形成した後に、Ｐ - 層を
形成することを特徴とする（図９〜図１１）。
前に、Ｐ- 層４３，５９を設けたが、本実施の形態で
は、サイドウォールスペーサを形成した後に、Ｐ - 層を
形成することを特徴とする（図９〜図１１）。
【００５５】図１１を参照して、ＮＰＮトランジスタに
おいて、Ｐ- 層６０が果たす役割は、実施の形態２のＰ
- 層５９のそれと同一である。Ｐ- 層４４が、ＰＭＯＳ
において果たす役割も、実施の形態２のＰ- 層４３とほ
ぼ同じである。しかし、サイドウォール２４を形成した
後に、Ｐ- 層４４を形成したため、実効ゲート長が、実
施の形態２の場合に比べて長くなる。従来のＰＭＯＳに
おいては、拡散係数の大きいボロンをソース／ドレイン
領域の不純物種に用いているため、後工程の熱処理で、
これが広がり、ソースとドレインの間の距離が短くなり
すぎて、ソース・ドレイン間の耐圧不良を引き起こすこ
とが多かった。このため、図２７を参照して、Ｎ+ ソー
ス／ドレイン領域２５の形成より後に、Ｐ+ ソース／ド
レイン領域２９を形成したり、サイドウォールスペーサ
２４の幅の分だけ、実質的に、ＰＭＯＳのゲート長を長
くする工夫がなされてきた。しかしながら、キャリアが
ホールであるＰＭＯＳは、駆動能力が低い。これを克服
する目的で、実施の形態２においては、Ｐ+ ソース／ド
レイン領域２９より低濃度であって、実質的にＰＭＯＳ
のゲート長を縮める位置に設けられたＰ- ソース／ドレ
イン領域５９を図８のように使用してきた。Ｐ- ソース
／ドレイン領域５９は、比較的低濃度なので、不必要に
拡散が広がりすぎることがなく、ソース・ドレイン間の
耐圧不良を起こさないからである。
おいて、Ｐ- 層６０が果たす役割は、実施の形態２のＰ
- 層５９のそれと同一である。Ｐ- 層４４が、ＰＭＯＳ
において果たす役割も、実施の形態２のＰ- 層４３とほ
ぼ同じである。しかし、サイドウォール２４を形成した
後に、Ｐ- 層４４を形成したため、実効ゲート長が、実
施の形態２の場合に比べて長くなる。従来のＰＭＯＳに
おいては、拡散係数の大きいボロンをソース／ドレイン
領域の不純物種に用いているため、後工程の熱処理で、
これが広がり、ソースとドレインの間の距離が短くなり
すぎて、ソース・ドレイン間の耐圧不良を引き起こすこ
とが多かった。このため、図２７を参照して、Ｎ+ ソー
ス／ドレイン領域２５の形成より後に、Ｐ+ ソース／ド
レイン領域２９を形成したり、サイドウォールスペーサ
２４の幅の分だけ、実質的に、ＰＭＯＳのゲート長を長
くする工夫がなされてきた。しかしながら、キャリアが
ホールであるＰＭＯＳは、駆動能力が低い。これを克服
する目的で、実施の形態２においては、Ｐ+ ソース／ド
レイン領域２９より低濃度であって、実質的にＰＭＯＳ
のゲート長を縮める位置に設けられたＰ- ソース／ドレ
イン領域５９を図８のように使用してきた。Ｐ- ソース
／ドレイン領域５９は、比較的低濃度なので、不必要に
拡散が広がりすぎることがなく、ソース・ドレイン間の
耐圧不良を起こさないからである。
【００５６】ところが、微細化を進めていくと、Ｐ- ソ
ース／ドレイン領域５９でも、拡散が広がりすぎるよう
になってきている。このため、本実施の形態では、図１
１のように、サイドウォール２４を形成した後に、Ｐ-
ソース／ドレイン領域４４を設ける。Ｐ+ ソース／ドレ
イン領域２９よりも、低濃度であり、かつ深い位置へ拡
散したものであり、実質的なゲート長を短くできる（図
１１参照）。
ース／ドレイン領域５９でも、拡散が広がりすぎるよう
になってきている。このため、本実施の形態では、図１
１のように、サイドウォール２４を形成した後に、Ｐ-
ソース／ドレイン領域４４を設ける。Ｐ+ ソース／ドレ
イン領域２９よりも、低濃度であり、かつ深い位置へ拡
散したものであり、実質的なゲート長を短くできる（図
１１参照）。
【００５７】次に、製造方法について述べる。図９は、
図３９におけるＮＰＮとＰＭＯＳの部分を示したもので
ある。
図３９におけるＮＰＮとＰＭＯＳの部分を示したもので
ある。
【００５８】フォトレジスト（図示せず）をマスクとし
て、ＮＰＮのベース領域およびＰＭＯＳのソース／ドレ
イン領域、その他必要な領域にのみ、ボロン、ＢＦ2 な
どをイオン注入する。通常は、基板１に対して垂直な線
に対して、７度程度の入射角度を持たせてイオン注入し
ている。しかし、４５度程度まで傾けて、基板全体を回
転させる方法もある。これにより、Ｐ- 層４４は、サイ
ドウォール２４のより内側にまで届くようになる。イオ
ン注入時の加速電圧、注入量の好ましい範囲は、実施の
形態２のそれと同様である。Ｐ- 層６０，４４を形成し
た後、さらにＰ型不純物をイオン注入して、Ｐ層３０，
２９を形成する。このときの加速電圧はＰ- 層６０，４
４を形成するときに比べて低く、かつ注入量は多い。そ
の後、フォトレジストを除去すると、図１０に示す状態
のものが得られる。
て、ＮＰＮのベース領域およびＰＭＯＳのソース／ドレ
イン領域、その他必要な領域にのみ、ボロン、ＢＦ2 な
どをイオン注入する。通常は、基板１に対して垂直な線
に対して、７度程度の入射角度を持たせてイオン注入し
ている。しかし、４５度程度まで傾けて、基板全体を回
転させる方法もある。これにより、Ｐ- 層４４は、サイ
ドウォール２４のより内側にまで届くようになる。イオ
ン注入時の加速電圧、注入量の好ましい範囲は、実施の
形態２のそれと同様である。Ｐ- 層６０，４４を形成し
た後、さらにＰ型不純物をイオン注入して、Ｐ層３０，
２９を形成する。このときの加速電圧はＰ- 層６０，４
４を形成するときに比べて低く、かつ注入量は多い。そ
の後、フォトレジストを除去すると、図１０に示す状態
のものが得られる。
【００５９】その後、従来の図４０〜図４３の工程と同
様の工程を経ることにより、図１１に示す半導体装置が
得られる。
様の工程を経ることにより、図１１に示す半導体装置が
得られる。
【００６０】実施の形態４ まず、図３０〜図３５に示す従来の工程を行なう。次
に、図１２を参照して、バイポーラトランジスタを形成
する領域の窒化膜１０を除去する。フィールド酸化膜９
の端部に開口部を有するフォトレジスト４５を形成す
る。なお、図１２では、バイポーラトランジスタ部のみ
を示しており、実施の形態４のＭＯＳ部は、従来例と同
様の構造を有する。フォトレジスト膜４５は、外部ベー
ス層であって、フィールド酸化膜９のエッジ部を覆わな
いようにしかつ、他のバイポーラの拡散領域を覆うよう
に形成する。フォトレジスト膜４５をマスクとして、イ
オン注入し、Ｐ- 層４６を形成する。Ｐ- 層４６を、比
較的低濃度で、かつ比較的浅く形成するために、ボロン
やＢＦ2 などのイオン種は、注入量１０11〜１０14ｃｍ
-2，加速電圧５〜５０ＫｅＶの範囲で行なうのが好まし
い。
に、図１２を参照して、バイポーラトランジスタを形成
する領域の窒化膜１０を除去する。フィールド酸化膜９
の端部に開口部を有するフォトレジスト４５を形成す
る。なお、図１２では、バイポーラトランジスタ部のみ
を示しており、実施の形態４のＭＯＳ部は、従来例と同
様の構造を有する。フォトレジスト膜４５は、外部ベー
ス層であって、フィールド酸化膜９のエッジ部を覆わな
いようにしかつ、他のバイポーラの拡散領域を覆うよう
に形成する。フォトレジスト膜４５をマスクとして、イ
オン注入し、Ｐ- 層４６を形成する。Ｐ- 層４６を、比
較的低濃度で、かつ比較的浅く形成するために、ボロン
やＢＦ2 などのイオン種は、注入量１０11〜１０14ｃｍ
-2，加速電圧５〜５０ＫｅＶの範囲で行なうのが好まし
い。
【００６１】図１３を参照して、不純物を添加しないポ
リシリコン層１５、ＣＶＤ酸化膜１６を堆積し、これら
をパターニングする。ＣＶＤ酸化膜を堆積し、これの異
方性エッチングを行ない、ポリシリコン層１５の側壁
に、サイドウォールスペーサ１７として残す。
リシリコン層１５、ＣＶＤ酸化膜１６を堆積し、これら
をパターニングする。ＣＶＤ酸化膜を堆積し、これの異
方性エッチングを行ない、ポリシリコン層１５の側壁
に、サイドウォールスペーサ１７として残す。
【００６２】以下、従来工程（図３７〜図４３）を経由
することにより、図１４に示す半導体装置を得る。Ｐ-
層４６の不純物は、Ｐ層３０より、先に導入されている
ため、熱処理をより多く受ける。そのため、Ｐ- 層４６
は、Ｐ層３０よりかなり低濃度のものであるが、Ｐ層３
０と同程度の深さに拡散する。
することにより、図１４に示す半導体装置を得る。Ｐ-
層４６の不純物は、Ｐ層３０より、先に導入されている
ため、熱処理をより多く受ける。そのため、Ｐ- 層４６
は、Ｐ層３０よりかなり低濃度のものであるが、Ｐ層３
０と同程度の深さに拡散する。
【００６３】外部ベース層３０の外枠とフィールド酸化
膜９の端部との境界に沿って、半導体基板の主表面から
基板内部に向かって広がる、Ｐ- 層４６が設けられてい
るので、フィールド酸化膜９のエッジ部でのＰＮ接合の
曲率半径は拡大する。またＰ側濃度勾配の低減化を図る
ことができるため、コレクタとベース間の耐圧が向上す
る。
膜９の端部との境界に沿って、半導体基板の主表面から
基板内部に向かって広がる、Ｐ- 層４６が設けられてい
るので、フィールド酸化膜９のエッジ部でのＰＮ接合の
曲率半径は拡大する。またＰ側濃度勾配の低減化を図る
ことができるため、コレクタとベース間の耐圧が向上す
る。
【００６４】実施の形態５ 実施の形態５は、実施の形態４におけるＰ- 層４６の形
成方法の、他の例に係るものである。まず、図３０〜図
３５に示す従来の工程を行なう。その後、窒化膜１０を
除去する。
成方法の、他の例に係るものである。まず、図３０〜図
３５に示す従来の工程を行なう。その後、窒化膜１０を
除去する。
【００６５】次に、図１５を参照して、ボロンなどのＰ
型不純物を添加したＣＶＤ膜（酸化膜またはポリシリコ
ン）４７を堆積する。なお、図１５では、バイポーラ部
のみを示している。ＭＯＳ部については、従来例と同じ
である。
型不純物を添加したＣＶＤ膜（酸化膜またはポリシリコ
ン）４７を堆積する。なお、図１５では、バイポーラ部
のみを示している。ＭＯＳ部については、従来例と同じ
である。
【００６６】ＣＶＤ膜４７へのＰ型不純物の添加方法
は、Ｐ型不純物をＣＶＤ中にドーピングガスとして送る
ことによりＣＶＤ膜に添加する方法と、不純物が添加さ
れていないＣＶＤ膜を堆積した後、これにＰ型不純物を
イオン注入等により添加する方法がある。
は、Ｐ型不純物をＣＶＤ中にドーピングガスとして送る
ことによりＣＶＤ膜に添加する方法と、不純物が添加さ
れていないＣＶＤ膜を堆積した後、これにＰ型不純物を
イオン注入等により添加する方法がある。
【００６７】図１５と図１６を参照して、ＣＶＤ膜４７
を全面異方性エッチングすることにより、フィールド酸
化膜９の内壁に、Ｐ型不純物を高濃度に含んだサイドウ
ォールスペーサ４８を形成する。コレクタのＮ型拡散層
１２の拡散窓１１における、フィールド酸化膜９の端部
の内壁にもサイドウォールスペーサができるが、これら
は後工程の外部ベースポリシリコン層１５およびＣＶＤ
酸化膜１７のエッチング工程で消滅する。不純物の添加
されていないポリシリコン層１５とＣＶＤ酸化膜１６を
堆積し、これらを、ベース領域を覆う部分だけが残るよ
うに、パターニングする。ＣＶＤ酸化膜１７を堆積し、
これを全面異方性エッチングすることにより、サイドウ
ォールスペーサ１７を形成する。ＣＶＤ膜１５，１６，
１７の堆積時の熱により、サイドウォールスペーサ４８
から、不純物が拡散し、Ｐ- 層４９が形成される。次
に、従来の工程（図３７〜図４３）と同じ工程を経由し
て、図１７に示す半導体装置が得られる。
を全面異方性エッチングすることにより、フィールド酸
化膜９の内壁に、Ｐ型不純物を高濃度に含んだサイドウ
ォールスペーサ４８を形成する。コレクタのＮ型拡散層
１２の拡散窓１１における、フィールド酸化膜９の端部
の内壁にもサイドウォールスペーサができるが、これら
は後工程の外部ベースポリシリコン層１５およびＣＶＤ
酸化膜１７のエッチング工程で消滅する。不純物の添加
されていないポリシリコン層１５とＣＶＤ酸化膜１６を
堆積し、これらを、ベース領域を覆う部分だけが残るよ
うに、パターニングする。ＣＶＤ酸化膜１７を堆積し、
これを全面異方性エッチングすることにより、サイドウ
ォールスペーサ１７を形成する。ＣＶＤ膜１５，１６，
１７の堆積時の熱により、サイドウォールスペーサ４８
から、不純物が拡散し、Ｐ- 層４９が形成される。次
に、従来の工程（図３７〜図４３）と同じ工程を経由し
て、図１７に示す半導体装置が得られる。
【００６８】実施の形態６ まず、従来の工程（図３０〜図３５）を経由する。次い
でバイポーラ領域の窒化膜１０を除去する。
でバイポーラ領域の窒化膜１０を除去する。
【００６９】図１８を参照して、ベース領域側の、フィ
ールド酸化膜の端部の、上に開口部を有する、フォトレ
ジスト膜５０を形成する。なお、図１８では、バイポー
ラ部のみを示している。フォトレジスト膜５０をマスク
にして、フィールド酸化膜９のエッチングを行ない、フ
ィールド酸化膜９の端部の厚みを薄くする。続いて、従
来と同様の工程を経て、図１９に示す中間体を得る。引
続き、従来の工程（図３７〜図４３）を経て、図２０に
示す半導体デバイスを得る。
ールド酸化膜の端部の、上に開口部を有する、フォトレ
ジスト膜５０を形成する。なお、図１８では、バイポー
ラ部のみを示している。フォトレジスト膜５０をマスク
にして、フィールド酸化膜９のエッチングを行ない、フ
ィールド酸化膜９の端部の厚みを薄くする。続いて、従
来と同様の工程を経て、図１９に示す中間体を得る。引
続き、従来の工程（図３７〜図４３）を経て、図２０に
示す半導体デバイスを得る。
【００７０】本発明の実施の形態によれば、ベース領域
側のフィールド酸化膜９の端部が薄くなっているので、
外部ベースポリシリコン層１５を形成し、引続き外部ベ
ースＰ層を形成した場合、フィールド酸化膜９のエッジ
部で、従来のもの（３０）より、より深く拡散した外部
ベースＰ層（５２）が得られる。
側のフィールド酸化膜９の端部が薄くなっているので、
外部ベースポリシリコン層１５を形成し、引続き外部ベ
ースＰ層を形成した場合、フィールド酸化膜９のエッジ
部で、従来のもの（３０）より、より深く拡散した外部
ベースＰ層（５２）が得られる。
【００７１】図２０においては、本実施の形態で得られ
る外部ベース層プロファイル（５２）と、従来の方法で
得られる外部ベース層プロファイル（３０）とを併記し
ている。
る外部ベース層プロファイル（５２）と、従来の方法で
得られる外部ベース層プロファイル（３０）とを併記し
ている。
【００７２】プロファイル（５２）により、フィールド
酸化膜９の端部での、外部ベースＰ層とコレクタＮエピ
タキシャル層のＰＮ接合の曲率半径を大きくでき、ひい
ては、コレクタ・ベース間に逆バイアスを印加したとき
でも、電界集中を緩和できる。
酸化膜９の端部での、外部ベースＰ層とコレクタＮエピ
タキシャル層のＰＮ接合の曲率半径を大きくでき、ひい
ては、コレクタ・ベース間に逆バイアスを印加したとき
でも、電界集中を緩和できる。
【００７３】実施の形態７ 図２１は、従来例の図４２に相当する図である。
【００７４】図２１と図２２を参照して、半導体基板１
の全面にフォトレジスト膜５３を形成し、これを図のよ
うにパターニングし、Ｎ型拡散層１２のコンタクトを隠
す。
の全面にフォトレジスト膜５３を形成し、これを図のよ
うにパターニングし、Ｎ型拡散層１２のコンタクトを隠
す。
【００７５】図２２と図２３を参照して、フォトレジス
ト膜５３をマスクにして、ボロン、ＢＦ2 などのＰ型不
純物をイオン注入し、Ｐ- 層５５，５４を同時に形成す
る。イオン注入条件は、加速電圧５０〜４００ＫｅＶ、
注入量１０12〜１０15ｃｍ-2が好ましい。金属電極４１
を形成する。
ト膜５３をマスクにして、ボロン、ＢＦ2 などのＰ型不
純物をイオン注入し、Ｐ- 層５５，５４を同時に形成す
る。イオン注入条件は、加速電圧５０〜４００ＫｅＶ、
注入量１０12〜１０15ｃｍ-2が好ましい。金属電極４１
を形成する。
【００７６】従来より、ＰＭＯＳのＰ+ ソース／ドレイ
ン領域のコンタクトに、金属電極４１との接触抵抗を避
ける目的で、Ｐ- 層５４を導入するが、これをＮＰＮの
外部ベースコンタクトにも適用して、外部ベース拡散層
３０の脇にＰ- 層５５を設けるので、工程を簡略化でき
るという効果を奏する。コンタクトを開口した後に、Ｐ
- 層５５を形成するため、ベースコンタクトを、ベース
領域側のフィールド酸化膜９に沿って設けなければなら
ない。したがって、エミッタ電極は、２層めの金属配線
で引出す必要がある。
ン領域のコンタクトに、金属電極４１との接触抵抗を避
ける目的で、Ｐ- 層５４を導入するが、これをＮＰＮの
外部ベースコンタクトにも適用して、外部ベース拡散層
３０の脇にＰ- 層５５を設けるので、工程を簡略化でき
るという効果を奏する。コンタクトを開口した後に、Ｐ
- 層５５を形成するため、ベースコンタクトを、ベース
領域側のフィールド酸化膜９に沿って設けなければなら
ない。したがって、エミッタ電極は、２層めの金属配線
で引出す必要がある。
【００７７】実施の形態８ 図３０〜図３２までの工程を行なう。続いて、全面に窒
化膜を形成する。
化膜を形成する。
【００７８】図２４を参照して、フィールド酸化膜を形
成する予定の領域をフォトレジスト５６で覆い、窒化膜
７をパターニングする。フォトレジスト膜５７を、さら
に塗布し、これをパターニングし、チャネルカットＰ-
層を導入したくない領域に、フォトレジスト膜５７を残
す。フォトレジスト膜５７をマスクにして、ボロンなど
のＰ型不純物をイオン注入する。イオン注入条件は、加
速電圧１０〜１００ＫｅＶ、注入量１０11〜１０14ｃｍ
-2の範囲が好ましい。これによって、Ｐ- 層５８，８が
形成される。
成する予定の領域をフォトレジスト５６で覆い、窒化膜
７をパターニングする。フォトレジスト膜５７を、さら
に塗布し、これをパターニングし、チャネルカットＰ-
層を導入したくない領域に、フォトレジスト膜５７を残
す。フォトレジスト膜５７をマスクにして、ボロンなど
のＰ型不純物をイオン注入する。イオン注入条件は、加
速電圧１０〜１００ＫｅＶ、注入量１０11〜１０14ｃｍ
-2の範囲が好ましい。これによって、Ｐ- 層５８，８が
形成される。
【００７９】図２５を参照して、レジスト膜５６，５７
を除去した後、熱酸化法により、厚いフィールド酸化膜
９を形成する。この熱処理で、Ｐ- 層５８，８は広が
る。
を除去した後、熱酸化法により、厚いフィールド酸化膜
９を形成する。この熱処理で、Ｐ- 層５８，８は広が
る。
【００８０】以下、従来の工程（図３４〜図４３）の工
程を経て、図２６に示す半導体装置を得る。
程を経て、図２６に示す半導体装置を得る。
【００８１】以上の実施例においては、ＮＰＮ、ＮＭＯ
Ｓ、ＰＭＯＳの場合を例示したが、すべての不純物の導
電型を反対の導電型に置換えて、ＰＮＰ、ＰＭＯＳ、Ｎ
ＭＯＳを形成しても、同様の効果を奏する。
Ｓ、ＰＭＯＳの場合を例示したが、すべての不純物の導
電型を反対の導電型に置換えて、ＰＮＰ、ＰＭＯＳ、Ｎ
ＭＯＳを形成しても、同様の効果を奏する。
【００８２】
【発明の効果】この発明の第１の局面に従う半導体装置
によれば、半導体基板の主表面中であって、外部ベース
層の外枠とフィールド酸化膜の端部との境界に沿って設
けられ、半導体基板の主表面から基板内部に向かって広
がる、外部ベース層の不純物濃度よりも低い濃度を有す
る低濃度不純物拡散層を備えるので、フィールド酸化膜
のエッジ部の、ＰＮ接合の曲率半径が大きくなる。その
結果、コレクタとベース間に同じ電圧を印加したときの
電界強度は小さくなる。ひいては、コレクタとベース間
の耐圧が向上するという効果を奏する。
によれば、半導体基板の主表面中であって、外部ベース
層の外枠とフィールド酸化膜の端部との境界に沿って設
けられ、半導体基板の主表面から基板内部に向かって広
がる、外部ベース層の不純物濃度よりも低い濃度を有す
る低濃度不純物拡散層を備えるので、フィールド酸化膜
のエッジ部の、ＰＮ接合の曲率半径が大きくなる。その
結果、コレクタとベース間に同じ電圧を印加したときの
電界強度は小さくなる。ひいては、コレクタとベース間
の耐圧が向上するという効果を奏する。
【００８３】上記低濃度不純物拡散層を、上記外部ベー
ス層を包むように設けても、同様の効果を奏する。
ス層を包むように設けても、同様の効果を奏する。
【００８４】また、上記他の活性領域に、高濃度ソース
／ドレイン領域と低濃度ソース／ドレイン領域を有する
ＬＤＤ構造の電界効果トランジスタを設け、上記低濃度
不純物拡散層を、上記低濃度ソース／ドレイン領域と同
じ導電型とし、かつ、実質的に同じ不純物濃度を有する
ように構成しても、同様の効果を奏する。
／ドレイン領域と低濃度ソース／ドレイン領域を有する
ＬＤＤ構造の電界効果トランジスタを設け、上記低濃度
不純物拡散層を、上記低濃度ソース／ドレイン領域と同
じ導電型とし、かつ、実質的に同じ不純物濃度を有する
ように構成しても、同様の効果を奏する。
【００８５】さらに、上記低濃度ソース／ドレイン領域
のチャネル側の端部を、上記電界効果トランジスタの上
記ゲート電極の側壁と面一としても、同じような効果を
奏する。
のチャネル側の端部を、上記電界効果トランジスタの上
記ゲート電極の側壁と面一としても、同じような効果を
奏する。
【００８６】また、上記低濃度ソース／ドレイン領域の
チャネル側の端部を、上記ゲート電極と隔てられて設け
られるように構成しても、同様の効果を奏する。
チャネル側の端部を、上記ゲート電極と隔てられて設け
られるように構成しても、同様の効果を奏する。
【００８７】上記フィールド酸化膜の上記端部の側壁
に、低濃度不純物拡散層と同じ導電型の不純物を含むサ
イドウォールスペーサを設けても、同様の効果が得られ
る。また、上記半導体基板の上に、上記外部ベース層に
接触し、かつ上記ベース層を取囲む外部ベース電極を設
け、さらに上記外部ベース電極の上に、かつ上記ベース
層を囲むように、金属電極を設けても、同じ効果が得ら
れる。
に、低濃度不純物拡散層と同じ導電型の不純物を含むサ
イドウォールスペーサを設けても、同様の効果が得られ
る。また、上記半導体基板の上に、上記外部ベース層に
接触し、かつ上記ベース層を取囲む外部ベース電極を設
け、さらに上記外部ベース電極の上に、かつ上記ベース
層を囲むように、金属電極を設けても、同じ効果が得ら
れる。
【００８８】さらに、上記フィールド酸化膜の直下に、
チャネルカット層を設け、上記低濃度不純物拡散層を、
上記チャネルカット層と同じ導電型とし、かつ実質的に
同じ不純物濃度を有するものにしても、同様の効果を奏
する。
チャネルカット層を設け、上記低濃度不純物拡散層を、
上記チャネルカット層と同じ導電型とし、かつ実質的に
同じ不純物濃度を有するものにしても、同様の効果を奏
する。
【００８９】この発明の第２の局面に従う半導体装置に
よれば、フィールド酸化膜の端部に、その表面から下方
に向かって削られてできた段差が設けられている。この
ような段差が存在することにより、結果として、フィー
ルド酸化膜の端部での、ＰＮ接合の曲率半径を大きくで
きる。ひいては、コレクタ・ベース間に逆バイアスを印
加したときでも、電界集中を緩和できる。
よれば、フィールド酸化膜の端部に、その表面から下方
に向かって削られてできた段差が設けられている。この
ような段差が存在することにより、結果として、フィー
ルド酸化膜の端部での、ＰＮ接合の曲率半径を大きくで
きる。ひいては、コレクタ・ベース間に逆バイアスを印
加したときでも、電界集中を緩和できる。
【００９０】この発明の第３の局面に従う半導体装置の
製造方法によれば、活性領域の表面中に、外部ベース層
よりも不純物濃度が低い低濃度不純物拡散層を形成す
る。このような低濃度不純物拡散層の存在により、フィ
ールド酸化膜のエッジ部の、ＰＮ接合の曲率半径が大き
くされる。したがって、コレクタとベース間の耐圧が向
上した半導体装置が得られる。
製造方法によれば、活性領域の表面中に、外部ベース層
よりも不純物濃度が低い低濃度不純物拡散層を形成す
る。このような低濃度不純物拡散層の存在により、フィ
ールド酸化膜のエッジ部の、ＰＮ接合の曲率半径が大き
くされる。したがって、コレクタとベース間の耐圧が向
上した半導体装置が得られる。
【００９１】上記低濃度不純物拡散層の形成のためのイ
オン注入を、ＬＤＤ構造の電界効果トランジスタの低濃
度ソース／ドレイン層を形成するためのイオン注入を兼
ねて行なっても、同様の効果を奏する。
オン注入を、ＬＤＤ構造の電界効果トランジスタの低濃
度ソース／ドレイン層を形成するためのイオン注入を兼
ねて行なっても、同様の効果を奏する。
【００９２】さらに、ＬＤＤ構造の電界効果トランジス
タの低濃度ソース／ドレイン層を形成するための不純物
イオン注入を、上記電界効果トランジスタのゲート電極
の側壁にサイドウォールスペーサを形成するに先立ち行
なっても、同様の効果が得られる。
タの低濃度ソース／ドレイン層を形成するための不純物
イオン注入を、上記電界効果トランジスタのゲート電極
の側壁にサイドウォールスペーサを形成するに先立ち行
なっても、同様の効果が得られる。
【００９３】また、ＬＤＤ構造の電界効果トランジスタ
の上記低濃度ソース／ドレイン領域を形成するための不
純物イオン注入を、上記電界効果トランジスタのゲート
電極の側壁にサイドウォールスペーサを形成した後に行
なっても、同様の効果を奏する。
の上記低濃度ソース／ドレイン領域を形成するための不
純物イオン注入を、上記電界効果トランジスタのゲート
電極の側壁にサイドウォールスペーサを形成した後に行
なっても、同様の効果を奏する。
【００９４】さらに、上記低濃度不純物拡散層を、上記
フィールド酸化膜の上記端部の近傍のみに形成しても、
同様の効果を奏する。
フィールド酸化膜の上記端部の近傍のみに形成しても、
同様の効果を奏する。
【００９５】上記低濃度不純物拡散層の形成を、上記フ
ィールド酸化膜の上記端部の側壁に不純物を含むサイド
ウォールスペーサを形成し、該サイドウォールスペーサ
に含まれる上記不純物を上記半導体基板の表面中に拡散
させることによって行なっても、同様の効果を奏する。
ィールド酸化膜の上記端部の側壁に不純物を含むサイド
ウォールスペーサを形成し、該サイドウォールスペーサ
に含まれる上記不純物を上記半導体基板の表面中に拡散
させることによって行なっても、同様の効果を奏する。
【００９６】この発明の第４の局面に従う半導体装置の
製造方法によれば、フィールド酸化膜の端部の表面の一
部を、活性領域の外周部に沿って、削り取る。このよう
にすることにより、フィールド酸化膜の端部での、ＰＮ
接合の曲率半径を大きくできる。ひいては、コレクタ・
ベース間に逆バイアスを印加したときでも、電界集中を
緩和することのできる半導体装置が得られる。
製造方法によれば、フィールド酸化膜の端部の表面の一
部を、活性領域の外周部に沿って、削り取る。このよう
にすることにより、フィールド酸化膜の端部での、ＰＮ
接合の曲率半径を大きくできる。ひいては、コレクタ・
ベース間に逆バイアスを印加したときでも、電界集中を
緩和することのできる半導体装置が得られる。
【００９７】この発明の第５の局面に従う半導体装置の
製造方法によれば、外部ベース電極ごしに、外部ベース
層とフィールド酸化膜との境界に、選択的に、外部ベー
ス層中の不純物濃度よりも低い濃度の、外部ベース層と
同じ導電型の不純物イオンを注入するので、外部ベース
拡散層の脇に低濃度不純物拡散層が形成される。ひいて
は、フィールド酸化膜の端部での、ＰＮ接合の曲率半径
を大きくでき、ひいては、コレクタ・ベース間に逆バイ
アスを印加したときでも、電界集中を緩和することので
きる半導体装置が得られる。
製造方法によれば、外部ベース電極ごしに、外部ベース
層とフィールド酸化膜との境界に、選択的に、外部ベー
ス層中の不純物濃度よりも低い濃度の、外部ベース層と
同じ導電型の不純物イオンを注入するので、外部ベース
拡散層の脇に低濃度不純物拡散層が形成される。ひいて
は、フィールド酸化膜の端部での、ＰＮ接合の曲率半径
を大きくでき、ひいては、コレクタ・ベース間に逆バイ
アスを印加したときでも、電界集中を緩和することので
きる半導体装置が得られる。
【００９８】この発明の第６の局面に従う半導体装置の
製造方法によれば、活性領域とフィールド酸化膜を形成
する予定の領域との境界に、チャネルカット層と同じ不
純物濃度を有する低濃度不純物拡散層を形成するので、
フィールド酸化膜の端部での、ＰＮ接合の曲率半径を大
きくでき、ひいては、コレクタ・ベース間に逆バイアス
を印加したときでも、電界集中を緩和できる、半導体装
置が得られるという効果を奏する。
製造方法によれば、活性領域とフィールド酸化膜を形成
する予定の領域との境界に、チャネルカット層と同じ不
純物濃度を有する低濃度不純物拡散層を形成するので、
フィールド酸化膜の端部での、ＰＮ接合の曲率半径を大
きくでき、ひいては、コレクタ・ベース間に逆バイアス
を印加したときでも、電界集中を緩和できる、半導体装
置が得られるという効果を奏する。
【図１】 実施の形態１に係る半導体装置の製造方法の
順序の第１の工程における半導体装置の断面図である。
順序の第１の工程における半導体装置の断面図である。
【図２】 実施の形態１に係る半導体装置の製造方法の
順序の第２の工程における半導体装置の断面図である。
順序の第２の工程における半導体装置の断面図である。
【図３】 実施の形態１に係る半導体装置の製造方法の
順序の第３の工程における半導体装置の断面図である。
順序の第３の工程における半導体装置の断面図である。
【図４】 実施の形態１に係る半導体装置の製造方法の
順序の第４の工程における半導体装置の断面図である。
順序の第４の工程における半導体装置の断面図である。
【図５】 実施の形態２に係る半導体装置の製造方法の
順序の第１の工程における半導体装置の断面図である。
順序の第１の工程における半導体装置の断面図である。
【図６】 実施の形態２に係る半導体装置の製造方法の
順序の第２の工程における半導体装置の断面図である。
順序の第２の工程における半導体装置の断面図である。
【図７】 実施の形態２に係る半導体装置の製造方法の
順序の第３の工程における半導体装置の断面図である。
順序の第３の工程における半導体装置の断面図である。
【図８】 実施の形態２に係る半導体装置の製造方法の
順序の第４の工程における半導体装置の断面図である。
順序の第４の工程における半導体装置の断面図である。
【図９】 実施の形態３に係る半導体装置の製造方法の
順序の第１の工程における半導体装置の断面図である。
順序の第１の工程における半導体装置の断面図である。
【図１０】 実施の形態３に係る半導体装置の製造方法
の順序の第２の工程における半導体装置の断面図であ
る。
の順序の第２の工程における半導体装置の断面図であ
る。
【図１１】 実施の形態３に係る半導体装置の製造方法
の順序の第３の工程における半導体装置の断面図であ
る。
の順序の第３の工程における半導体装置の断面図であ
る。
【図１２】 実施の形態４に係る半導体装置の製造方法
の順序の第１の工程における半導体装置の断面図であ
る。
の順序の第１の工程における半導体装置の断面図であ
る。
【図１３】 実施の形態４に係る半導体装置の製造方法
の順序の第２の工程における半導体装置の断面図であ
る。
の順序の第２の工程における半導体装置の断面図であ
る。
【図１４】 実施の形態４に係る半導体装置の製造方法
の順序の第３の工程における半導体装置の断面図であ
る。
の順序の第３の工程における半導体装置の断面図であ
る。
【図１５】 実施の形態５に係る半導体装置の製造方法
の順序の第１の工程における半導体装置の断面図であ
る。
の順序の第１の工程における半導体装置の断面図であ
る。
【図１６】 実施の形態５に係る半導体装置の製造方法
の順序の第２の工程における半導体装置の断面図であ
る。
の順序の第２の工程における半導体装置の断面図であ
る。
【図１７】 実施の形態５に係る半導体装置の製造方法
の順序の第３の工程における半導体装置の断面図であ
る。
の順序の第３の工程における半導体装置の断面図であ
る。
【図１８】 実施の形態６に係る半導体装置の製造方法
の順序の第１の工程における半導体装置の断面図であ
る。
の順序の第１の工程における半導体装置の断面図であ
る。
【図１９】 実施の形態６に係る半導体装置の製造方法
の順序の第２の工程における半導体装置の断面図であ
る。
の順序の第２の工程における半導体装置の断面図であ
る。
【図２０】 実施の形態６に係る半導体装置の製造方法
の順序の第３の工程における半導体装置の断面図であ
る。
の順序の第３の工程における半導体装置の断面図であ
る。
【図２１】 実施の形態７に係る半導体装置の製造方法
の順序の第１の工程における半導体装置の断面図であ
る。
の順序の第１の工程における半導体装置の断面図であ
る。
【図２２】 実施の形態７に係る半導体装置の製造方法
の順序の第２の工程における半導体装置の断面図であ
る。
の順序の第２の工程における半導体装置の断面図であ
る。
【図２３】 実施の形態７に係る半導体装置の製造方法
の順序の第３の工程における半導体装置の断面図であ
る。
の順序の第３の工程における半導体装置の断面図であ
る。
【図２４】 実施の形態８に係る半導体装置の製造方法
の順序の第１の工程における半導体装置の断面図であ
る。
の順序の第１の工程における半導体装置の断面図であ
る。
【図２５】 実施の形態８に係る半導体装置の製造方法
の順序の第２の工程における半導体装置の断面図であ
る。
の順序の第２の工程における半導体装置の断面図であ
る。
【図２６】 実施の形態８に係る半導体装置の製造方法
の順序の第３の工程における半導体装置の断面図であ
る。
の順序の第３の工程における半導体装置の断面図であ
る。
【図２７】 従来のＢｉＣＭＯＳの断面図である。
【図２８】 図２７に示すＢｉＣＭＯＳの、バイポーラ
トランジスタの部分の平面図である。
トランジスタの部分の平面図である。
【図２９】 図２７に示すＢｉＣＭＯＳのバイポーラト
ランジスタの部分の拡大図である。
ランジスタの部分の拡大図である。
【図３０】 従来の半導体装置の製造方法の順序の第１
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図３１】 従来の半導体装置の製造方法の順序の第２
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図３２】 従来の半導体装置の製造方法の順序の第３
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図３３】 従来の半導体装置の製造方法の順序の第４
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図３４】 従来の半導体装置の製造方法の順序の第５
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図３５】 従来の半導体装置の製造方法の順序の第６
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図３６】 従来の半導体装置の製造方法の順序の第７
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図３７】 従来の半導体装置の製造方法の順序の第８
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図３８】 従来の半導体装置の製造方法の順序の第９
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図３９】 従来の半導体装置の製造方法の順序の第１
０の工程における半導体装置の断面図である。
０の工程における半導体装置の断面図である。
【図４０】 従来の半導体装置の製造方法の順序の第１
１の工程における半導体装置の断面図である。
１の工程における半導体装置の断面図である。
【図４１】 従来の半導体装置の製造方法の順序の第１
２の工程における半導体装置の断面図である。
２の工程における半導体装置の断面図である。
【図４２】 従来の半導体装置の製造方法の順序の第１
３の工程における半導体装置の断面図である。
３の工程における半導体装置の断面図である。
【図４３】 従来の半導体装置の製造方法の順序の第１
４の工程における半導体装置の断面図である。
４の工程における半導体装置の断面図である。
１ Ｐ- 型半導体基板、９ フィールド酸化膜、３０
外部ベース層、３４ベース層、３８ エミッタ層、４２
Ｐ- 層。
外部ベース層、３４ベース層、３８ エミッタ層、４２
Ｐ- 層。
Claims (18)
- 【請求項１】 半導体基板と、 前記半導体基板の主表面中に、活性領域を他の活性領域
を分離するために設けられ、その端部で活性領域を取り
囲むフィールド酸化膜と、 前記活性領域の表面中に設けられたエミッタ層と、 前記活性領域の表面中であって、前記エミッタ層を取り
囲むように設けられたベース層と、 前記活性領域の表面中であって、前記ベース層の周囲を
取り囲むように設けられ、かつその内枠が前記ベース層
と電気的に接続されるように、かつその外枠が前記フィ
ールド酸化膜の前記端部と接触するように設けられた外
部ベース層と、 前記半導体基板の主表面中であって、前記外部ベース層
の前記外枠と前記フィールド酸化膜の前記端部との境界
に沿って設けられ、前記半導体基板の主表面から基板内
部に向かって広がる、前記外部ベース層の不純物濃度よ
りも低い濃度を有する低濃度不純物拡散層と、を備えた
半導体装置。 - 【請求項２】 前記低濃度不純物拡散層は、前記外部ベ
ース層を包むように設けられている、請求項１に記載の
半導体装置。 - 【請求項３】 前記他の活性領域には、高濃度ソース／
ドレイン領域と低濃度ソース／ドレイン領域を有するＬ
ＤＤ構造の電界効果トランジスタが設けられており、 前記低濃度不純物拡散層は、前記低濃度ソース／ドレイ
ン領域と同じ導電型であり、かつ、実質的に同じ不純物
濃度を有する、請求項２に記載の半導体装置。 - 【請求項４】 前記低濃度ソース／ドレイン領域のチャ
ネル側の端部は、前記電界効果トランジスタの前記ゲー
ト電極の側壁と面一である、請求項３に記載の半導体装
置。 - 【請求項５】 前記低濃度ソース／ドレイン領域のチャ
ネル側の端部は、前記ゲート電極と隔てられて設けられ
ている、請求項３に記載の半導体装置。 - 【請求項６】 前記フィールド酸化膜の前記端部の側壁
には、低濃度不純物拡散層と同じ導電型の不純物を含む
サイドウォールスペーサが設けられている、請求項１に
記載の半導体装置。 - 【請求項７】 前記半導体基板の上に設けられ、前記外
部ベース層に接触し、かつ前記ベース層を取り囲む外部
ベース電極と、 前記外部ベース電極の上に設けられ、かつ前記ベース層
を囲むように設けられた金属電極とを備える、請求項１
に記載の半導体装置。 - 【請求項８】 前記フィールド酸化膜の直下には、チャ
ネルカット層が設けられ、 前記低濃度不純物拡散層は、前記チャネルカット層と同
じ導電型であり、かつ実質的に同じ不純物濃度を有す
る、請求項１に記載の半導体装置。 - 【請求項９】 半導体基板と、 前記半導体基板の主表面中に、活性領域を他の活性領域
から分離するために設けられ、その端部で活性領域を取
り囲むフィールド酸化膜と、 前記活性領域の表面中に設けられたエミッタ層と、 前記活性領域の表面中であって、前記エミッタ層を取り
囲むように設けられたベース層と、 前記活性領域の表面中であって、前記ベース層の周囲を
取り囲むように設けられ、かつその内枠が前記ベース層
と電気的に接続されるように、かつその外枠が前記フィ
ールド酸化膜の前記端部と接触するように設けられた外
部ベース電極とを備え、 前記フィールド酸化膜の前記端部には、その表面から下
方に向かって削られてできた段差が設けられている、半
導体装置。 - 【請求項１０】 エミッタ層、該エミッタ層を包み込む
ベース層、前記ベース層の周囲を取り囲む外部ベース
層、およびコレクタ層を有するバイポーラトランジスタ
を含む半導体装置の製造方法であって、 半導体基板の主表面中に、その端部が活性領域を取り囲
むフィールド酸化膜を形成する工程と、 前記半導体基板の主表面中に前記コレクタ層を形成する
工程と、 前記活性領域の表面中に、前記外部ベース層よりも不純
物濃度が低い低濃度不純物拡散層を形成する工程と、 前記活性領域中に、前記外部ベース層、前記ベース層、
および前記エミッタ層を形成する工程と、を備えた、半
導体装置の製造方法。 - 【請求項１１】 低濃度ソース／ドレイン層と高濃度ソ
ース／ドレイン層を有するＬＤＤ構造の電界効果トラン
ジスタをさらに含む、請求項１０に記載の半導体装置の
製造方法であって、 前記低濃度不純物拡散層の形成のためのイオン注入を、
前記ＬＤＤ構造の電界効果トランジスタの前記低濃度ソ
ース／ドレイン層を形成するためのイオン注入を兼ねて
行なう、請求項１０に記載の半導体装置の製造方法。 - 【請求項１２】 前記ＬＤＤ構造の電界効果トランジス
タの前記低濃度ソース／ドレイン層を形成するための不
純物イオン注入を、前記電界効果トランジスタのゲート
電極の側壁にサイドウォールスペーサを形成するに先立
ち行なう、請求項１１に記載の半導体装置の製造方法。 - 【請求項１３】 前記ＬＤＤ構造の電界効果トランジス
タの前記低濃度ソース／ドレイン領域を形成するための
不純物イオン注入を、前記電界効果トランジスタのゲー
ト電極の側壁にサイドウォールスペーサを形成した後に
行なう、請求項１１に記載の半導体装置の製造方法。 - 【請求項１４】 前記低濃度不純物拡散層を、前記フィ
ールド酸化膜の前記端部の近傍のみに形成する、請求項
１０に記載の半導体装置の製造方法。 - 【請求項１５】 前記低濃度不純物拡散層の形成工程
は、 前記フィールド酸化膜の前記端部の側壁に不純物を含む
サイドウォールスペーサを形成する工程と、 前記サイドウォールスペーサに含まれる前記不純物を前
記半導体基板の表面中に拡散させる工程と、を含む、請
求項１４に記載の半導体装置の製造方法。 - 【請求項１６】 エミッタ層、該エミッタ層を包み込む
ベース層、該ベース層の周囲を取り囲む外部ベース層、
およびコレクタ層を有するバイボーラトランジスタを含
む半導体装置の製造方法であって、 半導体基板の主表面中に、その端部が活性領域を取り囲
むフィールド酸化膜を形成する工程と、 前記半導体基板の主表面に前記コレクタ層を形成する工
程と、 前記フィールド酸化膜の前記端部の表面の一部を、前記
活性領域の外周部に沿って、削り取る工程と、 前記外部ベース層、前記ベース層、および前記エミッタ
層を形成する工程と、を備えた、半導体装置の製造方
法。 - 【請求項１７】 半導体基板の主表面中に、フィールド
酸化膜、エミッタ層、該エミッタ層を包み込むベース
層、該ベース層の周囲を取り囲む外部ベース層、および
コレクタ層を形成する工程と、 前記半導体基板の上に、前記外部ベース層に接触し、か
つ前記フィールド酸化膜の上にその一部が乗り上げた外
部ベース電極を形成する工程と、 前記外部ベース電極ごしに、前記外部ベース層と前記フ
ィールド酸化膜との境界に、選択的に、前記外部ベース
層中の不純物濃度よりも低い濃度の、前記外部ベース層
と同じ導電型の不純物イオンを注入する工程と、を備え
た、半導体装置の製造方法。 - 【請求項１８】 活性領域を他の活性領域から分離する
ためのフィールド酸化膜を形成する予定領域にチャネル
カット層を形成すると同時に、前記活性領域と前記フィ
ールド酸化膜を形成する予定の領域との境界に、前記チ
ャネルカット層と同じ不純物濃度を有する低濃度不純物
拡散層を形成する工程と、 前記フィールド酸化膜を形成する工程と、 前記活性領域にエミッタ層、該エミッタ層を包み込むベ
ース層、該ベース層を取り囲む外部ベース層、およびコ
レクタ層を有するバイポーラトランジスタを形成する工
程と、を備えた、半導体装置の製造方法。
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Legal Events
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|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070123 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070522 |