JP2000012553A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 87
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 238000009792 diffusion process Methods 0.000 claims abstract description 160
- 238000002955 isolation Methods 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000012535 impurity Substances 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 12
- 230000002093 peripheral effect Effects 0.000 claims description 8
- 230000015556 catabolic process Effects 0.000 abstract description 11
- 238000009413 insulation Methods 0.000 abstract 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 230000005684 electric field Effects 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 真性ベース拡散層の外周部に外部ベース拡散
層を形成したバイポーラトランジスタにおいて、高耐
圧、高信頼性化を図る。 【解決手段】 半導体基板１の主面において分離絶縁膜
３に囲まれた半導体領域２の略中央部に真性ベース拡散
層７を形成する。この真性ベース拡散層７の外周と重畳
してこの真性ベース拡散層７を取囲み、分離絶縁膜３に
達する外部ベース拡散層６を形成する。さらに、真性ベ
ース拡散層７と重畳し、かつ外部ベース拡散層６の少な
くとも内周部分と重畳する共通ベース拡散層１６，１７
を形成する。この共通ベース拡散層１６，１７の深さ
は、外部ベース拡散層６の深さより深く、かつ真性ベー
ス拡散層７の深さを超えない深さに形成する。
層を形成したバイポーラトランジスタにおいて、高耐
圧、高信頼性化を図る。 【解決手段】 半導体基板１の主面において分離絶縁膜
３に囲まれた半導体領域２の略中央部に真性ベース拡散
層７を形成する。この真性ベース拡散層７の外周と重畳
してこの真性ベース拡散層７を取囲み、分離絶縁膜３に
達する外部ベース拡散層６を形成する。さらに、真性ベ
ース拡散層７と重畳し、かつ外部ベース拡散層６の少な
くとも内周部分と重畳する共通ベース拡散層１６，１７
を形成する。この共通ベース拡散層１６，１７の深さ
は、外部ベース拡散層６の深さより深く、かつ真性ベー
ス拡散層７の深さを超えない深さに形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、高耐圧、高信頼
性を有する半導体装置、特にバイポーラトランジスタの
構造とその製造方法に関する。
性を有する半導体装置、特にバイポーラトランジスタの
構造とその製造方法に関する。
【０００２】
【従来の技術】図５は、従来のダブルポリシリコンセル
フアライン(DPSA)構造のnpnトランジスタを示す断面図
である。図５において、１は半導体基板（シリコン基
板）、２は半導体領域（エピタキシャル層）、３は分離
絶縁膜（フィールド酸化膜）、４は外部ベース電極、５
はシリコン酸化膜、６は外部ベース拡散層、７は真性ベ
ース拡散層、８はシリコン酸化膜、９はエミッタ電極、
１０はエミッタ拡散層、１１はシリコン酸化膜、１２は
外部ベースコンタクト電極、１３はコレクタコンタクト
電極、１４はエミッタコンタクト電極、１５は保護膜で
ある。
フアライン(DPSA)構造のnpnトランジスタを示す断面図
である。図５において、１は半導体基板（シリコン基
板）、２は半導体領域（エピタキシャル層）、３は分離
絶縁膜（フィールド酸化膜）、４は外部ベース電極、５
はシリコン酸化膜、６は外部ベース拡散層、７は真性ベ
ース拡散層、８はシリコン酸化膜、９はエミッタ電極、
１０はエミッタ拡散層、１１はシリコン酸化膜、１２は
外部ベースコンタクト電極、１３はコレクタコンタクト
電極、１４はエミッタコンタクト電極、１５は保護膜で
ある。
【０００３】図６は、従来のダブルポリシリコンセルフ
アライン(DPSA)構造の npnトランジスタの製造方法を工
程に沿って示す断面図である。製造方法について説明す
ると、まず、図６（ａ）に示すように、シリコンの半導
体基板１上の半導体領域（エピタキシャル層）２におい
て、分離絶縁膜（フィールド酸化膜）３によって分離さ
れたnpn トランジスタ素子領域の上面に外部ベース電極
4を形成し、外部ベース不純物を注入する。
アライン(DPSA)構造の npnトランジスタの製造方法を工
程に沿って示す断面図である。製造方法について説明す
ると、まず、図６（ａ）に示すように、シリコンの半導
体基板１上の半導体領域（エピタキシャル層）２におい
て、分離絶縁膜（フィールド酸化膜）３によって分離さ
れたnpn トランジスタ素子領域の上面に外部ベース電極
4を形成し、外部ベース不純物を注入する。
【０００４】次に、図６（ｂ）に示すように、外部ベー
ス電極4のうち真性ベース領域の部分を写真製版によっ
て開口し、熱処理を加え、外部ベース拡散層6を形成す
る。次に、図６（ｃ）に示すように、熱処理によって形
成された酸化膜越しに、真性ベース不純物を注入し、真
性ベース拡散層7を形成する。次に、図６（ｄ）に示す
ように、サイドウォール8を形成後、エミッタ電極9を形
成し、エミッタ不純物を注入しエミッタ領域10を形成す
る。
ス電極4のうち真性ベース領域の部分を写真製版によっ
て開口し、熱処理を加え、外部ベース拡散層6を形成す
る。次に、図６（ｃ）に示すように、熱処理によって形
成された酸化膜越しに、真性ベース不純物を注入し、真
性ベース拡散層7を形成する。次に、図６（ｄ）に示す
ように、サイドウォール8を形成後、エミッタ電極9を形
成し、エミッタ不純物を注入しエミッタ領域10を形成す
る。
【０００５】以上のように形成した従来のDPSA構造のnp
nトランジスタでは、次のような問題があった。すなわ
ち、 （１）真性ベース拡散層７と外部ベース拡散層６を繋ぐ
領域において、電界が集中し、リーク電流が増え、耐圧
が低下する。 （２）真性ベース拡散層７は、微少に開口された領域に
注入により形成されるため、開口エッジで曲率が急峻な
プロファイルになり、リーク電流が増えるため、耐圧が
低下する。 （３）外部ベース拡散層６は、外部ベース電極４からの
拡散で形成しているため、分離絶縁膜（フィールド酸化
膜）３のエッジで浅い接合になり、リーク電流が大き
く、耐圧が低下する。
nトランジスタでは、次のような問題があった。すなわ
ち、 （１）真性ベース拡散層７と外部ベース拡散層６を繋ぐ
領域において、電界が集中し、リーク電流が増え、耐圧
が低下する。 （２）真性ベース拡散層７は、微少に開口された領域に
注入により形成されるため、開口エッジで曲率が急峻な
プロファイルになり、リーク電流が増えるため、耐圧が
低下する。 （３）外部ベース拡散層６は、外部ベース電極４からの
拡散で形成しているため、分離絶縁膜（フィールド酸化
膜）３のエッジで浅い接合になり、リーク電流が大き
く、耐圧が低下する。
【０００６】
【発明が解決しよとする課題】本発明は上記のような問
題を解決するためになされたもので、（１）真性ベース
拡散層と外部ベース拡散層を繋ぐ領域の電界を緩和し、
（２）真性ベース拡散層の曲率を減少させ、（３）分離
絶縁膜（フィールド酸化膜）エッジでのリーク電流を減
少させる事により、高耐圧、高信頼性化し、安定した性
能が得られる半導体装置、特にバイポーラトランジス
タ、中でもnpnトランジスタとその製造方法を提供しよ
うとするものである。
題を解決するためになされたもので、（１）真性ベース
拡散層と外部ベース拡散層を繋ぐ領域の電界を緩和し、
（２）真性ベース拡散層の曲率を減少させ、（３）分離
絶縁膜（フィールド酸化膜）エッジでのリーク電流を減
少させる事により、高耐圧、高信頼性化し、安定した性
能が得られる半導体装置、特にバイポーラトランジス
タ、中でもnpnトランジスタとその製造方法を提供しよ
うとするものである。
【０００７】
【課題を解決するための手段】請求項１の発明にかかる
半導体装置は、半導体基板の主面において分離絶縁膜に
囲まれた半導体領域の略中央部に形成された真性ベース
拡散層と、この真性ベース拡散層の外周と重畳して上記
真性ベース拡散層を取囲み上記分離絶縁膜に達する外部
ベース拡散層と、上記半導体領域に形成され、上記真性
ベース拡散層と重畳し、かつ上記外部ベース拡散層の少
なくとも内周部分と重畳して形成され、上記外部ベース
拡散層の深さより深くかつ上記真性ベース拡散層の深さ
を超えない深さに形成された共通ベース拡散層とを備え
たことを特徴とするものである。
半導体装置は、半導体基板の主面において分離絶縁膜に
囲まれた半導体領域の略中央部に形成された真性ベース
拡散層と、この真性ベース拡散層の外周と重畳して上記
真性ベース拡散層を取囲み上記分離絶縁膜に達する外部
ベース拡散層と、上記半導体領域に形成され、上記真性
ベース拡散層と重畳し、かつ上記外部ベース拡散層の少
なくとも内周部分と重畳して形成され、上記外部ベース
拡散層の深さより深くかつ上記真性ベース拡散層の深さ
を超えない深さに形成された共通ベース拡散層とを備え
たことを特徴とするものである。
【０００８】請求項２の発明にかかる半導体装置は、請
求項１の半導体装置において、上記共通ベース拡散層が
上記真性ベース拡散層および上記外部ベース拡散層と重
畳しかつ上記分離絶縁膜に達するように形成されたこと
を特徴とするものである。
求項１の半導体装置において、上記共通ベース拡散層が
上記真性ベース拡散層および上記外部ベース拡散層と重
畳しかつ上記分離絶縁膜に達するように形成されたこと
を特徴とするものである。
【０００９】請求項３の発明にかかる半導体装置は、請
求項１又は２の半導体装置において、上記外部ベース拡
散層の不純物濃度が上記真性ベース拡散層の不純物濃度
より高く、上記共通ベース拡散層の不純物濃度が上記真
性ベース拡散層の不純物濃度より低いことを特徴とする
ものである。
求項１又は２の半導体装置において、上記外部ベース拡
散層の不純物濃度が上記真性ベース拡散層の不純物濃度
より高く、上記共通ベース拡散層の不純物濃度が上記真
性ベース拡散層の不純物濃度より低いことを特徴とする
ものである。
【００１０】請求項４の発明にかかる半導体装置の製造
方法は、半導体基板の上に形成された第１導電型の半導
体領域の主面において分離絶縁膜に囲まれた半導体領域
の中で略中央部を除く外周領域に第２導電型の外部ベー
ス拡散層を形成する工程と、上記分離絶縁膜に囲まれた
半導体領域の上記略中央部に上記外部ベース拡散層より
深い真性ベース拡散層を形成する工程と、上記半導体領
域の上記略中央部に対して共通ベース不純物を斜め回転
注入し第２導電型の共通ベース拡散層を上記外部ベース
拡散層より深く上記真性ベース拡散層を超えない深さで
形成する工程とを含むことを特徴とするものである。
方法は、半導体基板の上に形成された第１導電型の半導
体領域の主面において分離絶縁膜に囲まれた半導体領域
の中で略中央部を除く外周領域に第２導電型の外部ベー
ス拡散層を形成する工程と、上記分離絶縁膜に囲まれた
半導体領域の上記略中央部に上記外部ベース拡散層より
深い真性ベース拡散層を形成する工程と、上記半導体領
域の上記略中央部に対して共通ベース不純物を斜め回転
注入し第２導電型の共通ベース拡散層を上記外部ベース
拡散層より深く上記真性ベース拡散層を超えない深さで
形成する工程とを含むことを特徴とするものである。
【００１１】請求項５の発明にかかる半導体装置の製造
方法は、半導体基板の上に形成された第１導電型の半導
体領域の主面において分離絶縁膜に囲まれた半導体領域
に共通ベース不純物を斜め回転注入し第２導電型の共通
ベース拡散層を形成する工程と、上記共通ベース拡散層
の略中央部を除く外周領域に上記共通ベース拡散層の深
さより浅い第２導電型の外部ベース拡散層を形成する工
程と、上記共通ベース拡散層の上記略中央部に上記共通
ベース拡散層より深い真性ベース拡散層を形成する工程
とを含むことを特徴とするものである。
方法は、半導体基板の上に形成された第１導電型の半導
体領域の主面において分離絶縁膜に囲まれた半導体領域
に共通ベース不純物を斜め回転注入し第２導電型の共通
ベース拡散層を形成する工程と、上記共通ベース拡散層
の略中央部を除く外周領域に上記共通ベース拡散層の深
さより浅い第２導電型の外部ベース拡散層を形成する工
程と、上記共通ベース拡散層の上記略中央部に上記共通
ベース拡散層より深い真性ベース拡散層を形成する工程
とを含むことを特徴とするものである。
【００１２】請求項６の発明にかかる半導体装置の製造
方法は、請求項４又は５に記載の半導体装置の製造方法
において、上記外部ベース拡散層の不純物濃度を上記真
性ベース拡散層の不純物濃度より高くし、上記共通ベー
ス拡散層の不純物濃度を上記真性ベース拡散層の不純物
濃度より低くすることを特徴とするものである。
方法は、請求項４又は５に記載の半導体装置の製造方法
において、上記外部ベース拡散層の不純物濃度を上記真
性ベース拡散層の不純物濃度より高くし、上記共通ベー
ス拡散層の不純物濃度を上記真性ベース拡散層の不純物
濃度より低くすることを特徴とするものである。
【００１３】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。なお、図中、同一の符号
は、同一または相当する部分を示す。 実施の形態１．図１は、この発明の実施の形態１による
半導体装置として、ダブルポリシリコンセルフアライン
(DPSA)構造のnpnトランジスタを示す断面図である。図
１において、１は半導体基板（シリコン基板）、２は半
導体基板１の上に成長させたｎ-型のシリコンエピタキ
シャル層である半導体領域、３は半導体領域２の主面に
素子間を分離するために形成された分離絶縁膜（フィー
ルド酸化膜）、４は外部ベース電極、５はシリコン酸化
膜、６はｐ+型の外部ベース拡散層、７はｐ型の真性ベ
ース拡散層、８はシリコン酸化膜によるサイドウォー
ル、９はエミッタ電極、１０はｎ+型のエミッタ拡散
層、１６はｐ-型の共通ベース拡散層である。このよう
に、この実施の形態では、共通ベース拡散層１６が、分
離絶縁膜３に囲まれた半導体領域２の全体にわたり形成
されていることが特徴である。
実施の形態について説明する。なお、図中、同一の符号
は、同一または相当する部分を示す。 実施の形態１．図１は、この発明の実施の形態１による
半導体装置として、ダブルポリシリコンセルフアライン
(DPSA)構造のnpnトランジスタを示す断面図である。図
１において、１は半導体基板（シリコン基板）、２は半
導体基板１の上に成長させたｎ-型のシリコンエピタキ
シャル層である半導体領域、３は半導体領域２の主面に
素子間を分離するために形成された分離絶縁膜（フィー
ルド酸化膜）、４は外部ベース電極、５はシリコン酸化
膜、６はｐ+型の外部ベース拡散層、７はｐ型の真性ベ
ース拡散層、８はシリコン酸化膜によるサイドウォー
ル、９はエミッタ電極、１０はｎ+型のエミッタ拡散
層、１６はｐ-型の共通ベース拡散層である。このよう
に、この実施の形態では、共通ベース拡散層１６が、分
離絶縁膜３に囲まれた半導体領域２の全体にわたり形成
されていることが特徴である。
【００１４】以上のように、この実施の形態のnpnトラ
ンジスタでは、半導体基板１の上にｎ-型（第１導電
型）の半導体領域２が形成され、この半導体領域２が分
離絶縁膜３により分離されている。また、ｐ型（第２導
電型）の真性ベース拡散層７が、この分離絶縁膜３に囲
まれた半導体領域２の略中央部に形成されている。ま
た、ｐ+型（第２導電型）の外部ベース拡散層６が、真
性ベース拡散層７の外周と重畳して真性ベース拡散層７
を取囲み、かつ分離絶縁膜３に達するように形成されて
いる。
ンジスタでは、半導体基板１の上にｎ-型（第１導電
型）の半導体領域２が形成され、この半導体領域２が分
離絶縁膜３により分離されている。また、ｐ型（第２導
電型）の真性ベース拡散層７が、この分離絶縁膜３に囲
まれた半導体領域２の略中央部に形成されている。ま
た、ｐ+型（第２導電型）の外部ベース拡散層６が、真
性ベース拡散層７の外周と重畳して真性ベース拡散層７
を取囲み、かつ分離絶縁膜３に達するように形成されて
いる。
【００１５】さらに、ｐ-型（第２導電型）の共通ベー
ス拡散層１６が、分離絶縁膜３に囲まれた半導体領域２
において、真性ベース拡散層７および外部ベース拡散層
６に重畳して形成され、かつ分離絶縁膜3に達するよう
に形成され、その拡散層の深さは、外部ベース拡散層６
の深さより深く、かつ真性ベース拡散層７の深さを超え
ない深さに形成されている。また、ｎ+型（第１導電
型）のエミッタ領域１０が、真性ベース拡散層７の表面
に形成されており、ｎ-型（第１導電型）の半導体領域
２がコレクタ領域となる。
ス拡散層１６が、分離絶縁膜３に囲まれた半導体領域２
において、真性ベース拡散層７および外部ベース拡散層
６に重畳して形成され、かつ分離絶縁膜3に達するよう
に形成され、その拡散層の深さは、外部ベース拡散層６
の深さより深く、かつ真性ベース拡散層７の深さを超え
ない深さに形成されている。また、ｎ+型（第１導電
型）のエミッタ領域１０が、真性ベース拡散層７の表面
に形成されており、ｎ-型（第１導電型）の半導体領域
２がコレクタ領域となる。
【００１６】このように形成したnpnトランジスタで
は、次のような効果を奏する。すなわち、 （１）ｐ-型の共通ベース拡散層１６により、図１のＡ
部分において、真性ベース拡散層７と外部ベース拡散層
６を繋ぐ領域の電界が緩和される。 （２）ｐ-型の共通ベース拡散層１６により、図１のＢ
部分において、開口エッジ部分での真性ベース部分７の
曲率が緩和される。 （３）図１のＣ部分において、ｐ-型の共通ベース拡散
層１６が、フィールド酸化膜３のエッジ部で深く注入さ
れるため、耐圧が向上する。 以上のような効果により、npnトランジスタの耐圧向
上、信頼性向上、および性能安定を図ることができる。
は、次のような効果を奏する。すなわち、 （１）ｐ-型の共通ベース拡散層１６により、図１のＡ
部分において、真性ベース拡散層７と外部ベース拡散層
６を繋ぐ領域の電界が緩和される。 （２）ｐ-型の共通ベース拡散層１６により、図１のＢ
部分において、開口エッジ部分での真性ベース部分７の
曲率が緩和される。 （３）図１のＣ部分において、ｐ-型の共通ベース拡散
層１６が、フィールド酸化膜３のエッジ部で深く注入さ
れるため、耐圧が向上する。 以上のような効果により、npnトランジスタの耐圧向
上、信頼性向上、および性能安定を図ることができる。
【００１７】実施の形態２．図２は、この発明の実施の
形態２による半導体装置の製造方法を示す図である。こ
れは、実施の形態１で説明した半導体装置を製造する方
法として適用できるものである。以下、製造方法につい
て説明する。まず、図２（ａ）に示すように、半導体基
板１にｎ-型の半導体領域（エピタキシャル層）２を形
成し、その表面を分離絶縁膜（フィールド酸化膜）３に
よって区画・分離し、その中に素子を形成するための半
導体領域を形成する。
形態２による半導体装置の製造方法を示す図である。こ
れは、実施の形態１で説明した半導体装置を製造する方
法として適用できるものである。以下、製造方法につい
て説明する。まず、図２（ａ）に示すように、半導体基
板１にｎ-型の半導体領域（エピタキシャル層）２を形
成し、その表面を分離絶縁膜（フィールド酸化膜）３に
よって区画・分離し、その中に素子を形成するための半
導体領域を形成する。
【００１８】この分離絶縁膜３で囲まれた半導体領域２
に対して、ｐ-型の共通ベース形成用の不純物（Ｂ，BF2
など)を20〜80Kev、１×１０11〜１×１０13／ｃｍ2（1
E11-1E13）で回転注入する。次に、図２（ｂ）に示すよ
うに、分離絶縁膜３で囲まれた半導体領域２の上に外部
ベース電極4をポリシリコンなどにより厚さ1000〜5000
ÅでCVDにより堆積し、外部ベース不純物(B, BF2など)
を10Kev〜50Kev、１×１０14〜１×１０16／ｃｍ2（1E1
4-1E16）で注入する。
に対して、ｐ-型の共通ベース形成用の不純物（Ｂ，BF2
など)を20〜80Kev、１×１０11〜１×１０13／ｃｍ2（1
E11-1E13）で回転注入する。次に、図２（ｂ）に示すよ
うに、分離絶縁膜３で囲まれた半導体領域２の上に外部
ベース電極4をポリシリコンなどにより厚さ1000〜5000
ÅでCVDにより堆積し、外部ベース不純物(B, BF2など)
を10Kev〜50Kev、１×１０14〜１×１０16／ｃｍ2（1E1
4-1E16）で注入する。
【００１９】次に、図２（ｃ）に示すように、CVDによ
り外部ベース電極４の上にシリコン酸化膜５を1000〜40
00Å堆積し、写真製版により真性ベース部を開口した
後、熱処理を800〜900℃で約1時間加え、外部ベース拡
散層6を形成する。このとき、外部ベース拡散層6の深さ
は、共通ベース拡散層１６より浅く形成される。またこ
の時、開口部内面に熱酸化膜が形成される。
り外部ベース電極４の上にシリコン酸化膜５を1000〜40
00Å堆積し、写真製版により真性ベース部を開口した
後、熱処理を800〜900℃で約1時間加え、外部ベース拡
散層6を形成する。このとき、外部ベース拡散層6の深さ
は、共通ベース拡散層１６より浅く形成される。またこ
の時、開口部内面に熱酸化膜が形成される。
【００２０】次に、図２（ｄ）に示すように、熱処理に
よって形成された酸化膜越しに、真性ベース不純物を注
入し、ｐ型の真性ベース拡散層7を形成する。このと
き、真性ベース拡散層7は、ｐ-型の共通ベース拡散層１
６と同じ深さかそれより深く形成される。
よって形成された酸化膜越しに、真性ベース不純物を注
入し、ｐ型の真性ベース拡散層7を形成する。このと
き、真性ベース拡散層7は、ｐ-型の共通ベース拡散層１
６と同じ深さかそれより深く形成される。
【００２１】次に、図２（ｅ）に示すように、外部ベー
ス電極4とエミッタ電極8を電気的に分離するための酸化
膜を堆積し、エッチバックをしてサイドウォール８を形
成するとともに、エミッタ拡散領域を開口する。次に、
エミッタ電極９をポリシリコンなどにより形成し、エミ
ッタ拡散層形成用の不純物を注入し、この不純物をエミ
ッタ電極9から拡散してエミッタ領域１０を形成する。
ス電極4とエミッタ電極8を電気的に分離するための酸化
膜を堆積し、エッチバックをしてサイドウォール８を形
成するとともに、エミッタ拡散領域を開口する。次に、
エミッタ電極９をポリシリコンなどにより形成し、エミ
ッタ拡散層形成用の不純物を注入し、この不純物をエミ
ッタ電極9から拡散してエミッタ領域１０を形成する。
【００２２】次に、エミッタ電極９を写真製版でパター
ニングする。その後は図示しないが、通常の半導体装置
の製造方法にしたがって、この上に酸化膜を堆積し、コ
ンタクトを形成し、配線を作り、保護膜を形成する。以
上のような方法により、実施の形態１（図１）で説明し
た構造のnpnトランジスタを製造することができる。
ニングする。その後は図示しないが、通常の半導体装置
の製造方法にしたがって、この上に酸化膜を堆積し、コ
ンタクトを形成し、配線を作り、保護膜を形成する。以
上のような方法により、実施の形態１（図１）で説明し
た構造のnpnトランジスタを製造することができる。
【００２３】以上のような製造方法によれば、共通ベー
ス拡散層１６を、外部ベース拡散層６よりは深く、真性
ベース拡散層７よりは深くならないように適宜にコント
ロールして形成することができる。この方法により、実
施の形態１で説明した効果を有するnpnトランジスタを
得ることができる。
ス拡散層１６を、外部ベース拡散層６よりは深く、真性
ベース拡散層７よりは深くならないように適宜にコント
ロールして形成することができる。この方法により、実
施の形態１で説明した効果を有するnpnトランジスタを
得ることができる。
【００２４】実施の形態３．図３は、この発明の実施の
形態３によるダブルポリシリコンセルフアライン(DPSA)
構造のnpnトランジスタを示す断面図である。図３にお
いて、１７はｐ-型の共通ベース拡散層である。その他
は図１と同じであるので、重複した説明を省略する。
形態３によるダブルポリシリコンセルフアライン(DPSA)
構造のnpnトランジスタを示す断面図である。図３にお
いて、１７はｐ-型の共通ベース拡散層である。その他
は図１と同じであるので、重複した説明を省略する。
【００２５】以上のように、この実施の形態のnpnトラ
ンジスタでは、半導体基板１の上にｎ-型（第１導電
型）の半導体領域２が形成され、この半導体領域２が分
離絶縁膜３により分離されている。また、ｐ型（第２導
電型）の真性ベース拡散層７が、この分離絶縁膜３に囲
まれた半導体領域２の略中央部に形成されている。ま
た、ｐ+型（第２導電型）の外部ベース拡散層６が、真
性ベース拡散層７の外周と重畳して真性ベース拡散層７
を取囲み、かつ分離絶縁膜３に達するように形成されて
いる。
ンジスタでは、半導体基板１の上にｎ-型（第１導電
型）の半導体領域２が形成され、この半導体領域２が分
離絶縁膜３により分離されている。また、ｐ型（第２導
電型）の真性ベース拡散層７が、この分離絶縁膜３に囲
まれた半導体領域２の略中央部に形成されている。ま
た、ｐ+型（第２導電型）の外部ベース拡散層６が、真
性ベース拡散層７の外周と重畳して真性ベース拡散層７
を取囲み、かつ分離絶縁膜３に達するように形成されて
いる。
【００２６】さらに、ｐ-型（第２導電型）の共通ベー
ス拡散層１７が、分離絶縁膜３に囲まれた半導体領域２
において、真性ベース拡散層７と重畳して形成され、か
つ、外部ベース拡散層６の内周部分と重畳して形成され
ている。また、その拡散層の深さは、外部ベース拡散層
６の深さより深く、かつ真性ベース拡散層７の深さを超
えない深さに形成されている。また、ｎ+型（第１導電
型）のエミッタ領域１０が、真性ベース拡散層７の表面
に形成されており、ｎ-型（第１導電型）の半導体領域
２がコレクタ領域となる。このように、この実施の形態
では、共通ベース拡散層１６が、真性ベース拡散層７と
その周囲の外部ベース拡散層６の中途まで重畳するよう
に形成されていることが特徴である。
ス拡散層１７が、分離絶縁膜３に囲まれた半導体領域２
において、真性ベース拡散層７と重畳して形成され、か
つ、外部ベース拡散層６の内周部分と重畳して形成され
ている。また、その拡散層の深さは、外部ベース拡散層
６の深さより深く、かつ真性ベース拡散層７の深さを超
えない深さに形成されている。また、ｎ+型（第１導電
型）のエミッタ領域１０が、真性ベース拡散層７の表面
に形成されており、ｎ-型（第１導電型）の半導体領域
２がコレクタ領域となる。このように、この実施の形態
では、共通ベース拡散層１６が、真性ベース拡散層７と
その周囲の外部ベース拡散層６の中途まで重畳するよう
に形成されていることが特徴である。
【００２７】このように形成したnpnトランジスタで
は、次のような効果を奏する。すなわち、 （１）ｐ-型の共通ベース拡散層１６により、図３のＡ
部分において、真性ベース拡散層７と外部ベース拡散層
６を繋ぐ領域の電界が緩和される。 （２）ｐ-型の共通ベース拡散層１６により、図３のＢ
部分において、開口エッジ部分での真性ベース部分７の
曲率が緩和される。 以上のような効果により、npnトランジスタの耐圧向
上、信頼性向上、および性能安定を図ることができる。
は、次のような効果を奏する。すなわち、 （１）ｐ-型の共通ベース拡散層１６により、図３のＡ
部分において、真性ベース拡散層７と外部ベース拡散層
６を繋ぐ領域の電界が緩和される。 （２）ｐ-型の共通ベース拡散層１６により、図３のＢ
部分において、開口エッジ部分での真性ベース部分７の
曲率が緩和される。 以上のような効果により、npnトランジスタの耐圧向
上、信頼性向上、および性能安定を図ることができる。
【００２８】実施の形態４．図４は、この発明の実施の
形態４による半導体装置の製造方法を示す図である。こ
れは、実施の形態３で説明した半導体装置を製造する方
法として適用できるものである。以下、製造方法につい
て説明する。まず、図４（ａ）に示すように、半導体基
板（シリコン基板）１にｎ-型の半導体領域（エピタキ
シャル層）２を形成し、表面を分離絶縁膜（フィールド
酸化膜）３によって区画・分離し、その中に素子を形成
するための半導体領域を形成する。
形態４による半導体装置の製造方法を示す図である。こ
れは、実施の形態３で説明した半導体装置を製造する方
法として適用できるものである。以下、製造方法につい
て説明する。まず、図４（ａ）に示すように、半導体基
板（シリコン基板）１にｎ-型の半導体領域（エピタキ
シャル層）２を形成し、表面を分離絶縁膜（フィールド
酸化膜）３によって区画・分離し、その中に素子を形成
するための半導体領域を形成する。
【００２９】次に、この分離絶縁膜３で囲まれた半導体
領域２の上に外部ベース電極4をポリシリコンなどによ
り厚さ1000〜5000ÅでCVDにより堆積し、外部ベース不
純物(B, BF2など)を10Kev〜50Kev、１×１０14〜１×１
０16／ｃｍ2（1E14-1E16）で注入する。次に、図４
（ｂ）に示すように、CVDにより外部ベース電極４の上
に酸化膜５を1000〜4000Å堆積し、写真製版により真性
ベース部を開口した後、熱処理を800〜900℃で約1時間
加え、外部ベース拡散層6を形成する。またこの時、開
口部内面に熱酸化膜が形成される。
領域２の上に外部ベース電極4をポリシリコンなどによ
り厚さ1000〜5000ÅでCVDにより堆積し、外部ベース不
純物(B, BF2など)を10Kev〜50Kev、１×１０14〜１×１
０16／ｃｍ2（1E14-1E16）で注入する。次に、図４
（ｂ）に示すように、CVDにより外部ベース電極４の上
に酸化膜５を1000〜4000Å堆積し、写真製版により真性
ベース部を開口した後、熱処理を800〜900℃で約1時間
加え、外部ベース拡散層6を形成する。またこの時、開
口部内面に熱酸化膜が形成される。
【００３０】次に、図４（ｃ）に示すように、熱処理に
よって形成された酸化膜越しに、真性ベース不純物を注
入し、真性ベース拡散層7を形成する。さらに、真性ベ
ース不純物注入に加え、ｐ-型の共通ベース不純物
（Ｂ，BF2など)を10〜60Kev、１×１０11〜１×１０13
／ｃｍ2（1E11-1E13）で斜め回転注入（30度〜60度）す
る。このとき、ｐ-型の共通ベース拡散層１７の深さ
は、外部ベース拡散層6より深く形成する。また、真性
ベース拡散層7に対しては同じ深さかそれより浅く形成
する。
よって形成された酸化膜越しに、真性ベース不純物を注
入し、真性ベース拡散層7を形成する。さらに、真性ベ
ース不純物注入に加え、ｐ-型の共通ベース不純物
（Ｂ，BF2など)を10〜60Kev、１×１０11〜１×１０13
／ｃｍ2（1E11-1E13）で斜め回転注入（30度〜60度）す
る。このとき、ｐ-型の共通ベース拡散層１７の深さ
は、外部ベース拡散層6より深く形成する。また、真性
ベース拡散層7に対しては同じ深さかそれより浅く形成
する。
【００３１】次に、図４（ｄ）に示すように、外部ベー
ス電極4とエミッタ電極8を電気的に分離するための酸化
膜を堆積し、エッチバックをしてサイドウォール8を形
成するとともに、エミッタ拡散領域を開口する。次に、
エミッタ電極9をポリシリコンなどにより形成し、エミ
ッタ拡散層形成用の不純物を注入し、この不純物をエミ
ッタ電極9から拡散してエミッタ領域10を形成する。
ス電極4とエミッタ電極8を電気的に分離するための酸化
膜を堆積し、エッチバックをしてサイドウォール8を形
成するとともに、エミッタ拡散領域を開口する。次に、
エミッタ電極9をポリシリコンなどにより形成し、エミ
ッタ拡散層形成用の不純物を注入し、この不純物をエミ
ッタ電極9から拡散してエミッタ領域10を形成する。
【００３２】次に、エミッタ電極９を写真製版でパター
ニングする。その後は図示しないが、通常の半導体装置
の製造方法にしたがって、この上に酸化膜を堆積し、コ
ンタクトを形成し、配線を作り、保護膜を形成する。以
上のような製造方法により、実施の形態３（図３）で説
明したnpnトランジスタを製造することができる。
ニングする。その後は図示しないが、通常の半導体装置
の製造方法にしたがって、この上に酸化膜を堆積し、コ
ンタクトを形成し、配線を作り、保護膜を形成する。以
上のような製造方法により、実施の形態３（図３）で説
明したnpnトランジスタを製造することができる。
【００３３】以上のような製造方法によれば、共通ベー
ス拡散層１６を、外部ベース拡散層６よりは深く、真性
ベース拡散層７よりは深くならないように適宜にコント
ロールして形成することができる。この方法により、実
施の形態３で説明した効果を有するnpnトランジスタを
得ることができる。
ス拡散層１６を、外部ベース拡散層６よりは深く、真性
ベース拡散層７よりは深くならないように適宜にコント
ロールして形成することができる。この方法により、実
施の形態３で説明した効果を有するnpnトランジスタを
得ることができる。
【００３４】
【発明の効果】この発明は以上のように構成されている
ので、次のような効果を奏する。この発明によれば、真
性ベース拡散層の外周部に外部ベース拡散層を連続させ
て形成した半導体装置において、（１）真性ベース拡散
層と外部ベース拡散層を繋ぐ領域の電界を緩和し、
（２）真性ベース拡散層の不純物濃度の曲率を減少させ
ることにより、半導体装置特にバイポーラトランジスタ
を高耐圧、高信頼性化し、安定した性能が得られるよう
にすることができる。
ので、次のような効果を奏する。この発明によれば、真
性ベース拡散層の外周部に外部ベース拡散層を連続させ
て形成した半導体装置において、（１）真性ベース拡散
層と外部ベース拡散層を繋ぐ領域の電界を緩和し、
（２）真性ベース拡散層の不純物濃度の曲率を減少させ
ることにより、半導体装置特にバイポーラトランジスタ
を高耐圧、高信頼性化し、安定した性能が得られるよう
にすることができる。
【００３５】また、この発明によれば、真性ベース拡散
層の外周部に外部ベース拡散層を連続させて形成した半
導体装置において、さらに、（３）外部ベース拡散層が
外周で接する分離絶縁膜（フィールド酸化膜）のエッジ
でのリーク電流を減少させることにより、半導体装置特
にバイポーラトランジスタを高耐圧、高信頼性化し、安
定した性能が得られるようにすることができる。
層の外周部に外部ベース拡散層を連続させて形成した半
導体装置において、さらに、（３）外部ベース拡散層が
外周で接する分離絶縁膜（フィールド酸化膜）のエッジ
でのリーク電流を減少させることにより、半導体装置特
にバイポーラトランジスタを高耐圧、高信頼性化し、安
定した性能が得られるようにすることができる。
【図１】実施の形態1による半導体装置の構造を示す断
面図である。
面図である。
【図２】実施の形態２による半導体装置の製造方法を示
す断面図である。
す断面図である。
【図３】実施の形態３による半導体装置の構造を示す断
面図である。
面図である。
【図４】実施の形態４による半導体装置の製造方法を示
す断面図である。
す断面図である。
【図５】従来の半導体装置の構造を示す断面図である。
【図６】従来の半導体装置の製造方法を示す断面図であ
る。
る。
１ 半導体基板、 ２ 半導体領域、 ３ 分離絶縁
膜、 ４ 外部ベース電極、 ５ シリコン酸化膜、
６ 外部ベース拡散層、 ７ 真性ベース拡散層、 ８
サイドウォール、 ９ エミッタ電極、 １０ エミ
ッタ拡散層、 １６ 共通ベース拡散層。
膜、 ４ 外部ベース電極、 ５ シリコン酸化膜、
６ 外部ベース拡散層、 ７ 真性ベース拡散層、 ８
サイドウォール、 ９ エミッタ電極、 １０ エミ
ッタ拡散層、 １６ 共通ベース拡散層。
Claims (6)
- 【請求項１】 半導体基板の主面において分離絶縁膜に
囲まれた半導体領域の略中央部に形成された真性ベース
拡散層と、この真性ベース拡散層の外周と重畳して上記
真性ベース拡散層を取囲み上記分離絶縁膜に達する外部
ベース拡散層と、上記半導体領域に形成され、上記真性
ベース拡散層と重畳し、かつ上記外部ベース拡散層の少
なくとも内周部分と重畳して形成され、上記外部ベース
拡散層の深さより深くかつ上記真性ベース拡散層の深さ
を超えない深さに形成された共通ベース拡散層とを備え
たことを特徴とする半導体装置。 - 【請求項２】 共通ベース拡散層が上記真性ベース拡散
層および上記外部ベース拡散層と重畳しかつ上記分離絶
縁膜に達するように形成されたことを特徴とする請求項
１に記載の半導体装置。 - 【請求項３】 上記外部ベース拡散層の不純物濃度が上
記真性ベース拡散層の不純物濃度より高く、上記共通ベ
ース拡散層の不純物濃度が上記真性ベース拡散層の不純
物濃度より低いことを特徴とする請求項１又は２に記載
の半導体装置。 - 【請求項４】 半導体基板の上に形成された第１導電型
の半導体領域の主面において分離絶縁膜に囲まれた半導
体領域の中で略中央部を除く外周領域に第２導電型の外
部ベース拡散層を形成する工程と、 上記分離絶縁膜に囲まれた半導体領域の上記略中央部に
上記外部ベース拡散層より深い真性ベース拡散層を形成
する工程と、 上記半導体領域の上記略中央部に対して共通ベース不純
物を斜め回転注入し第２導電型の共通ベース拡散層を上
記外部ベース拡散層より深く上記真性ベース拡散層を超
えない深さで形成する工程とを含むことを特徴とする半
導体装置の製造方法。 - 【請求項５】 半導体基板の上に形成された第１導電型
の半導体領域の主面において分離絶縁膜に囲まれた半導
体領域に共通ベース不純物を斜め回転注入し第２導電型
の共通ベース拡散層を形成する工程と、 上記共通ベース拡散層の略中央部を除く外周領域に上記
共通ベース拡散層の深さより浅い第２導電型の外部ベー
ス拡散層を形成する工程と、 上記共通ベース拡散層の上記略中央部に上記共通ベース
拡散層より深い真性ベース拡散層を形成する工程とを含
むことを特徴とする半導体装置の製造方法。 - 【請求項６】 上記外部ベース拡散層の不純物濃度を上
記真性ベース拡散層の不純物濃度より高くし、上記共通
ベース拡散層の不純物濃度を上記真性ベース拡散層の不
純物濃度より低くすることを特徴とする請求項４又は５
に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10180249A JP2000012553A (ja) | 1998-06-26 | 1998-06-26 | 半導体装置及びその製造方法 |
| US09/206,320 US6404039B1 (en) | 1998-06-26 | 1998-12-07 | Semiconductor device with intrinsic base diffusion layer, extrinsic base diffusion layer, and common base diffusion |
| DE19907719A DE19907719A1 (de) | 1998-06-26 | 1999-02-23 | Halbleiteranordnung und Verfahren zu deren Herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10180249A JP2000012553A (ja) | 1998-06-26 | 1998-06-26 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000012553A true JP2000012553A (ja) | 2000-01-14 |
| JP2000012553A5 JP2000012553A5 (ja) | 2005-10-20 |
Family
ID=16079978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10180249A Pending JP2000012553A (ja) | 1998-06-26 | 1998-06-26 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6404039B1 (ja) |
| JP (1) | JP2000012553A (ja) |
| DE (1) | DE19907719A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6960820B2 (en) * | 2003-07-01 | 2005-11-01 | International Business Machines Corporation | Bipolar transistor self-alignment with raised extrinsic base extension and methods of forming same |
| DE10329664B4 (de) * | 2003-07-01 | 2005-11-17 | Infineon Technologies Ag | Verfahren zum Kontaktieren einer aktiven Region eines elektronischen Bauelements und elektronisches Bauelement |
| US8716096B2 (en) | 2011-12-13 | 2014-05-06 | International Business Machines Corporation | Self-aligned emitter-base in advanced BiCMOS technology |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4546536A (en) * | 1983-08-04 | 1985-10-15 | International Business Machines Corporation | Fabrication methods for high performance lateral bipolar transistors |
| US4672407A (en) * | 1984-05-30 | 1987-06-09 | Kabushiki Kaisha Toshiba | Conductivity modulated MOSFET |
| JPH07123166B2 (ja) * | 1986-11-17 | 1995-12-25 | 日産自動車株式会社 | 電導度変調形ｍｏｓｆｅｔ |
| US5065208A (en) * | 1987-01-30 | 1991-11-12 | Texas Instruments Incorporated | Integrated bipolar and CMOS transistor with titanium nitride interconnections |
| JP2748420B2 (ja) * | 1988-08-12 | 1998-05-06 | ソニー株式会社 | バイポーラトランジスタ及びその製造方法 |
| EP0405200A1 (de) * | 1989-06-30 | 1991-01-02 | Asea Brown Boveri Ag | MOS-gesteuertes, bipolares Leistungshalbleiter-Bauelement |
| JP3207883B2 (ja) | 1990-09-18 | 2001-09-10 | 松下電器産業株式会社 | バイポーラ半導体装置の製造方法 |
| JPH0547774A (ja) | 1991-08-08 | 1993-02-26 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2855919B2 (ja) * | 1991-10-24 | 1999-02-10 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| EP0746033A3 (en) * | 1995-06-02 | 1999-06-02 | Texas Instruments Incorporated | Improvements in or relating to semiconductor processing |
| JPH1098120A (ja) * | 1996-09-19 | 1998-04-14 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1998
- 1998-06-26 JP JP10180249A patent/JP2000012553A/ja active Pending
- 1998-12-07 US US09/206,320 patent/US6404039B1/en not_active Expired - Fee Related
-
1999
- 1999-02-23 DE DE19907719A patent/DE19907719A1/de not_active Ceased
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| US6404039B1 (en) | 2002-06-11 |
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