JP3090199B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3090199B2 JP3090199B2 JP09242199A JP24219997A JP3090199B2 JP 3090199 B2 JP3090199 B2 JP 3090199B2 JP 09242199 A JP09242199 A JP 09242199A JP 24219997 A JP24219997 A JP 24219997A JP 3090199 B2 JP3090199 B2 JP 3090199B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- semiconductor
- region
- type
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【０００１】
【発明の属する技術分野】本願発明は、同一の半導体基
板に小信号半導体素子と電力用又は信号のレベルシフト
用等の電界効果トランジスタとを有する半導体装置に関
する。
板に小信号半導体素子と電力用又は信号のレベルシフト
用等の電界効果トランジスタとを有する半導体装置に関
する。
【０００２】
【従来の技術】図１は従来の小信号半導体素子とパワ−
ＭＯＳ電界効果トランジスタとを同一のシリコン半導体
基板に形成した半導体装置の左半分を示す。この半導体
装置は、サブストレ−トとしてのＰ形（第１導電形）の
第１の半導体領域１と、埋め込み層としてのＮ形（第２
導電形）の第２の半導体領域２と、ドレイン領域及び小
信号素子用のＮ形の第３の半導体領域３と、ドレイン電
極形成領域としてのＮ+形の第４の半導体領域４と、チ
ャネル形成用のＰ形の第５の半導体領域５と、ソ−ス領
域としてのＮ+ 形の第６の半導体領域６とを有し、更に
小信号形成用のＰ形領域７、Ｎ形領域８、９等を有して
いる。
ＭＯＳ電界効果トランジスタとを同一のシリコン半導体
基板に形成した半導体装置の左半分を示す。この半導体
装置は、サブストレ−トとしてのＰ形（第１導電形）の
第１の半導体領域１と、埋め込み層としてのＮ形（第２
導電形）の第２の半導体領域２と、ドレイン領域及び小
信号素子用のＮ形の第３の半導体領域３と、ドレイン電
極形成領域としてのＮ+形の第４の半導体領域４と、チ
ャネル形成用のＰ形の第５の半導体領域５と、ソ−ス領
域としてのＮ+ 形の第６の半導体領域６とを有し、更に
小信号形成用のＰ形領域７、Ｎ形領域８、９等を有して
いる。
【０００３】第１の半導体領域１はエピタキシャル成長
のためのサブストレ−トとなる部分である。第２の半導
体領域２は第１の半導体領域１の一方の主面のほぼ中央
に不純物拡散によって設けられたものであり、厚み方向
において第１の半導体領域１の一方の主面よりも下方に
食い込んだ形状を有する。Ｎ形の第３の半導体領域３は
Ｐ形の第１の半導体領域１の上にエピタキシャル成長さ
せた領域であり、下面が第１及び第２の半導体領域１、
２に接している。この第３の半導体領域３は第２の半導
体領域よりも低い不純物濃度を有する。Ｎ+ 形の第４の
半導体領域４はＮ形の第３の半導体領域３に不純物拡散
で形成された領域であって、第２の半導体領域２の上方
に配置されている。即ち、平面的に見て第２の半導体領
域２に収まるように環状に形成されている。この第４の
半導体領域４は第３の半導体領域３よりも高い不純物濃
度を有する。Ｐ形の第５の半導体領域５はＮ形の第３の
半導体領域３に不純物拡散で形成された領域であって、
半導体基板１０の表面から第１の半導体領域１に至るよ
うに環状に形成されている。従って、Ｎ形の第３の半導
体領域３の側面はＰ形の第５の半導体領域５に接してい
る。ソ−ス領域としてのＮ+ 形の第６の半導体領域６は
Ｐ形の第５の半導体領域５に不純物拡散によって環状に
形成されている。第６の半導体領域６はチャネル領域を
得るための第５の半導体領域５を介して第３の半導体領
域３に対向している。
のためのサブストレ−トとなる部分である。第２の半導
体領域２は第１の半導体領域１の一方の主面のほぼ中央
に不純物拡散によって設けられたものであり、厚み方向
において第１の半導体領域１の一方の主面よりも下方に
食い込んだ形状を有する。Ｎ形の第３の半導体領域３は
Ｐ形の第１の半導体領域１の上にエピタキシャル成長さ
せた領域であり、下面が第１及び第２の半導体領域１、
２に接している。この第３の半導体領域３は第２の半導
体領域よりも低い不純物濃度を有する。Ｎ+ 形の第４の
半導体領域４はＮ形の第３の半導体領域３に不純物拡散
で形成された領域であって、第２の半導体領域２の上方
に配置されている。即ち、平面的に見て第２の半導体領
域２に収まるように環状に形成されている。この第４の
半導体領域４は第３の半導体領域３よりも高い不純物濃
度を有する。Ｐ形の第５の半導体領域５はＮ形の第３の
半導体領域３に不純物拡散で形成された領域であって、
半導体基板１０の表面から第１の半導体領域１に至るよ
うに環状に形成されている。従って、Ｎ形の第３の半導
体領域３の側面はＰ形の第５の半導体領域５に接してい
る。ソ−ス領域としてのＮ+ 形の第６の半導体領域６は
Ｐ形の第５の半導体領域５に不純物拡散によって環状に
形成されている。第６の半導体領域６はチャネル領域を
得るための第５の半導体領域５を介して第３の半導体領
域３に対向している。
【０００４】小信号用半導体素子のための各領域７、
８、９は埋め込み層として機能するＮ形の第２の半導体
領域２の上のＮ形の第３の半導体領域３に不純物拡散に
よって形成されている。小信号用半導体素子は図１で左
側に示す電力用のＭＯＳ電界効果トランジスタを駆動又
は制御するために必要な種々の回路素子を含むが、ここ
では説明を簡略化するために１つのＭＯＳ電界効果トラ
ンジスタのためのボデイ領域７とソ−ス領域８とドレイ
ン領域９のみが示されている。また、小信号半導体素子
に対する電極及び絶縁膜等の図示が省かれている。
８、９は埋め込み層として機能するＮ形の第２の半導体
領域２の上のＮ形の第３の半導体領域３に不純物拡散に
よって形成されている。小信号用半導体素子は図１で左
側に示す電力用のＭＯＳ電界効果トランジスタを駆動又
は制御するために必要な種々の回路素子を含むが、ここ
では説明を簡略化するために１つのＭＯＳ電界効果トラ
ンジスタのためのボデイ領域７とソ−ス領域８とドレイ
ン領域９のみが示されている。また、小信号半導体素子
に対する電極及び絶縁膜等の図示が省かれている。
【０００５】電力用のＭＯＳ形（絶縁ゲ−ト型）電界効
果トランジスタを構成するために、第４、第５及び第６
の半導体領域４、５、６の上にドレイン電極１１、グラ
ンド電極１２、ソ−ス電極１３がそれぞれ環状に設けら
れている。また、Ｎ+ 形の第６の半導体領域６とＮ形の
第３の半導体領域３との間のＰ形の第５の半導体領域５
の表面上に絶縁膜１４を介して環状にゲ−ト電極１５が
設けられている。
果トランジスタを構成するために、第４、第５及び第６
の半導体領域４、５、６の上にドレイン電極１１、グラ
ンド電極１２、ソ−ス電極１３がそれぞれ環状に設けら
れている。また、Ｎ+ 形の第６の半導体領域６とＮ形の
第３の半導体領域３との間のＰ形の第５の半導体領域５
の表面上に絶縁膜１４を介して環状にゲ−ト電極１５が
設けられている。
【０００６】フィ−ルドプレ−ト効果を良好に得るため
に、第３の半導体領域３におけるＮ+ 形の第４の半導体
領域４と第５の半導体領域５との間の部分の表面上にシ
リコン酸化膜１６が設けられ、ドレイン電極１１に接続
された第１の金属層（導電層）１７と、グランド電極１
２に接続された第２の金属層（導電層）１８と、複数の
中間金属層（導電層）１９、２０、２１、２２、２３と
が設けられている。第１の金属層１７と中間金属層２３
との間、第２の金属層１８と中間金属層１９との間、中
間金属層１９〜２３の相互間には誘電体層２４ａがそれ
ぞれ介在している。従って、ドレイン電極１１とグラン
ド電極１２との間は複数個のコンデンサの直列回路が接
続されている。
に、第３の半導体領域３におけるＮ+ 形の第４の半導体
領域４と第５の半導体領域５との間の部分の表面上にシ
リコン酸化膜１６が設けられ、ドレイン電極１１に接続
された第１の金属層（導電層）１７と、グランド電極１
２に接続された第２の金属層（導電層）１８と、複数の
中間金属層（導電層）１９、２０、２１、２２、２３と
が設けられている。第１の金属層１７と中間金属層２３
との間、第２の金属層１８と中間金属層１９との間、中
間金属層１９〜２３の相互間には誘電体層２４ａがそれ
ぞれ介在している。従って、ドレイン電極１１とグラン
ド電極１２との間は複数個のコンデンサの直列回路が接
続されている。
【０００７】
【発明が解決しょうとする課題】図１の電界効果トラン
ジスタのドレイン電極１１とグランド電極１２又はソ−
ス電極１３との間に高い電圧が印加されると、Ｐ形の第
１の半導体領域１とＮ形の第３の半導体領域３の界面に
形成されるＰＮ接合２４が逆方向にバイアスされ、図１
及び図２で点線で示すように空乏層２５が広がる。ま
た、Ｎ形の第２の半導体領域２とＰ形の第１の半導体領
域１の界面に形成されるＰＮ接合２６も逆方向にバイア
スされ、この界面からも空乏層が広がる。図１では空乏
層２５、２７がＰ形の第１の半導体領域１側のみに広が
るように示されているが、実際には図２に説明的に示す
ようにＮ形の第２及び第３の半導体領域２、３側にも広
がる。埋め込み層としてＮ形の第２の半導体領域２は、
空乏層２７がＮ形の第３の半導体領域３の上方に延伸し
て小信号半導体素子の領域７等に到達（パンチスル−）
することを防止するために設けられており、その不純物
濃度は、６×１０15ｃｍ-3程度であり、第３の半導体領
域３の不純物濃度よりも高く設定されている。上述のよ
うな目的で設けられたＮ形の第２の半導体領域２は不純
物拡散で形成されるので半導体基体１０の厚み方向にお
いてＰ形の第１の半導体領域１に食い込んだ状態に形成
され、ＰＮ接合２６はこれよりも外側のＰＮ接合２４よ
りも下方に突出し、内側の空乏層２７も外側の空乏層２
５よりも下方に突出し、両者の境界領域２８がなだらか
にならず、電界集中点が生じ、この集中点を起点として
ブレ−クダウンが生じる。
ジスタのドレイン電極１１とグランド電極１２又はソ−
ス電極１３との間に高い電圧が印加されると、Ｐ形の第
１の半導体領域１とＮ形の第３の半導体領域３の界面に
形成されるＰＮ接合２４が逆方向にバイアスされ、図１
及び図２で点線で示すように空乏層２５が広がる。ま
た、Ｎ形の第２の半導体領域２とＰ形の第１の半導体領
域１の界面に形成されるＰＮ接合２６も逆方向にバイア
スされ、この界面からも空乏層が広がる。図１では空乏
層２５、２７がＰ形の第１の半導体領域１側のみに広が
るように示されているが、実際には図２に説明的に示す
ようにＮ形の第２及び第３の半導体領域２、３側にも広
がる。埋め込み層としてＮ形の第２の半導体領域２は、
空乏層２７がＮ形の第３の半導体領域３の上方に延伸し
て小信号半導体素子の領域７等に到達（パンチスル−）
することを防止するために設けられており、その不純物
濃度は、６×１０15ｃｍ-3程度であり、第３の半導体領
域３の不純物濃度よりも高く設定されている。上述のよ
うな目的で設けられたＮ形の第２の半導体領域２は不純
物拡散で形成されるので半導体基体１０の厚み方向にお
いてＰ形の第１の半導体領域１に食い込んだ状態に形成
され、ＰＮ接合２６はこれよりも外側のＰＮ接合２４よ
りも下方に突出し、内側の空乏層２７も外側の空乏層２
５よりも下方に突出し、両者の境界領域２８がなだらか
にならず、電界集中点が生じ、この集中点を起点として
ブレ−クダウンが生じる。
【０００８】電界集中を緩和できるように空乏層２５、
２７を形成する手段として、Ｐ形の第１の半導体領域
１、Ｎ形の第２又は第３の半導体領域２、３の不純物濃
度を低く設定することが考えられる。しかしながら、半
導体基体１０の母材であるＰ形の第１の半導体領域１は
一般にチョクラルスキ−法で形成された基板を使用する
ため、この場合その不純物濃度は低くしようにも２．５
×１０14ｃｍ-3程度が限界である。なお、フロ−ティン
グゾ−ン法で形成された基板を使用すれば不純物濃度を
更に低くすることも可能であるが、フロ−ティングゾ−
ン法で形成された基板は酸素の含有率が一般的に低いた
め後のＮ形埋め込みの第２の半導体領域２の形成等で行
う熱処理によって結晶欠陥が生じ易く、歩留り低下、不
良率増加の原因となり、望ましくない。また、Ｐ形の第
１の半導体領域１の不純物濃度をあまり低くすると、小
信号半導体素子の寄生動作が生じ易くなるので望ましく
ない。また、Ｎ形の第３の半導体領域３は、小信号半導
体素子の形成にも使用される領域であり、小信号半導体
素子の所望特性を得るためにＮ形の第３の半導体領域３
の不純物濃度をあまり低く設定することができない。ま
た、Ｎ形の第２の半導体領域２の不純物濃度は上述のパ
ンチスル−を防止するためにあまり低くすることができ
ない。従って、図１の構造の電力用電界効果トランジス
タの高耐圧化が困難であった。
２７を形成する手段として、Ｐ形の第１の半導体領域
１、Ｎ形の第２又は第３の半導体領域２、３の不純物濃
度を低く設定することが考えられる。しかしながら、半
導体基体１０の母材であるＰ形の第１の半導体領域１は
一般にチョクラルスキ−法で形成された基板を使用する
ため、この場合その不純物濃度は低くしようにも２．５
×１０14ｃｍ-3程度が限界である。なお、フロ−ティン
グゾ−ン法で形成された基板を使用すれば不純物濃度を
更に低くすることも可能であるが、フロ−ティングゾ−
ン法で形成された基板は酸素の含有率が一般的に低いた
め後のＮ形埋め込みの第２の半導体領域２の形成等で行
う熱処理によって結晶欠陥が生じ易く、歩留り低下、不
良率増加の原因となり、望ましくない。また、Ｐ形の第
１の半導体領域１の不純物濃度をあまり低くすると、小
信号半導体素子の寄生動作が生じ易くなるので望ましく
ない。また、Ｎ形の第３の半導体領域３は、小信号半導
体素子の形成にも使用される領域であり、小信号半導体
素子の所望特性を得るためにＮ形の第３の半導体領域３
の不純物濃度をあまり低く設定することができない。ま
た、Ｎ形の第２の半導体領域２の不純物濃度は上述のパ
ンチスル−を防止するためにあまり低くすることができ
ない。従って、図１の構造の電力用電界効果トランジス
タの高耐圧化が困難であった。
【０００９】そこで、本発明は、同一の半導体基体に小
信号用半導体素子を伴って形成された電界効果トランジ
スタの高耐圧化を図ることができる半導体装置を提供す
ることを目的とする。
信号用半導体素子を伴って形成された電界効果トランジ
スタの高耐圧化を図ることができる半導体装置を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
の本発明は、第１導電形の第１の半導体領域と、前記第
１導電形と反対の第２導電形を有し、前記第１の半導体
領域の一方の主面の一部に隣接するように配置され且つ
前記第１の半導体領域の厚みを低減させるように前記第
１の半導体領域に食い込んだ状態に形成された第２の半
導体領域と、第２導電形を有し且つ前記第２の半導体領
域よりも低い不純物濃度を有する半導体領域であって、
前記第１の半導体領域の前記一方の主面に隣接すると共
に前記第２の半導体領域が埋め込み層となるように前記
第２の半導体領域にも隣接している第３の半導体領域
と、前記第３の半導体領域の前記第２の半導体領域の上
に位置する部分の中に形成された小信号用半導体素子の
ための半導体領域と、前記小信号用半導体素子よりも大
きな電流容量を有する絶縁ゲ−ト型電界効果トランジス
タのためのドレイン領域であって、第２導電形を有し且
つ前記第３の半導体領域よりも高い不純物濃度を有し、
前記第３の半導体領域の前記第２の半導体領域の上に位
置する部分の中に形成された第４の半導体領域と、第１
導電形を有し、前記第２の半導体領域から離間した位置
で前記第１の半導体領域の一方の主面に隣接していると
共に前記第３の半導体領域の側面にも隣接している第５
の半導体領域と、第２導電形を有するソ−ス領域であっ
て、前記第５の半導体領域を介して前記第３の半導体領
域に対向するように前記第５の半導体領域の中に形成さ
れている第６の半導体領域と、平面的に見て前記第２の
半導体領域と前記第５の半導体領域との間において前記
第２の半導体領域に接近又は隣接するように配置され、
且つ厚み方向において前記第１の半導体領域と前記第３
の半導体領域に挟まれるように配置され、且つ前記第３
の半導体領域よりも高い不純物濃度を有していると共に
第２導電形を有している第７の半導体領域と、前記第３
の半導体領域と前記第６の半導体領域との間において前
記第５の半導体領域の表面を覆うように形成された絶縁
膜と、前記第４の半導体領域に形成されたドレイン電極
と、前記第６の半導体領域に形成されたソ−ス電極と、
前記絶縁膜の上に形成されたゲ−ト電極と、前記第５の
半導体領域に形成されたグランド電極とを備えているこ
とを特徴とする半導体装置に係わるものである。なお、
請求項２に示すように第７の半導体領域は、この第１の
半導体領域に対する食い込みの深さが第２の半導体領域
の第１の半導体領域に対する食い込みの深さよりも浅く
なることが望ましい。また、請求項３に示すように第７
の半導体領域の不純物濃度を第２の半導体領域の不純物
濃度よりも低くすることが望ましい。また、請求項４に
示すように第７の半導体領域を分散された複数の部分で
構成することが望ましい。また、請求項５に示すよう
に、ドレインとゲ−トとの間に酸化膜を設け、この上に
第１、及び第２の導電層及び中間導電層を設け、第１の
導電層をドレイン電極に接続し、第２の導電層をグラン
ド電極に接続し、第１及び第２の導電層の間に中間導電
層を配置し、各導電層の相互間に誘電体膜を配置し、容
量結合フィ−ルドプレ−トを設けることができる。
の本発明は、第１導電形の第１の半導体領域と、前記第
１導電形と反対の第２導電形を有し、前記第１の半導体
領域の一方の主面の一部に隣接するように配置され且つ
前記第１の半導体領域の厚みを低減させるように前記第
１の半導体領域に食い込んだ状態に形成された第２の半
導体領域と、第２導電形を有し且つ前記第２の半導体領
域よりも低い不純物濃度を有する半導体領域であって、
前記第１の半導体領域の前記一方の主面に隣接すると共
に前記第２の半導体領域が埋め込み層となるように前記
第２の半導体領域にも隣接している第３の半導体領域
と、前記第３の半導体領域の前記第２の半導体領域の上
に位置する部分の中に形成された小信号用半導体素子の
ための半導体領域と、前記小信号用半導体素子よりも大
きな電流容量を有する絶縁ゲ−ト型電界効果トランジス
タのためのドレイン領域であって、第２導電形を有し且
つ前記第３の半導体領域よりも高い不純物濃度を有し、
前記第３の半導体領域の前記第２の半導体領域の上に位
置する部分の中に形成された第４の半導体領域と、第１
導電形を有し、前記第２の半導体領域から離間した位置
で前記第１の半導体領域の一方の主面に隣接していると
共に前記第３の半導体領域の側面にも隣接している第５
の半導体領域と、第２導電形を有するソ−ス領域であっ
て、前記第５の半導体領域を介して前記第３の半導体領
域に対向するように前記第５の半導体領域の中に形成さ
れている第６の半導体領域と、平面的に見て前記第２の
半導体領域と前記第５の半導体領域との間において前記
第２の半導体領域に接近又は隣接するように配置され、
且つ厚み方向において前記第１の半導体領域と前記第３
の半導体領域に挟まれるように配置され、且つ前記第３
の半導体領域よりも高い不純物濃度を有していると共に
第２導電形を有している第７の半導体領域と、前記第３
の半導体領域と前記第６の半導体領域との間において前
記第５の半導体領域の表面を覆うように形成された絶縁
膜と、前記第４の半導体領域に形成されたドレイン電極
と、前記第６の半導体領域に形成されたソ−ス電極と、
前記絶縁膜の上に形成されたゲ−ト電極と、前記第５の
半導体領域に形成されたグランド電極とを備えているこ
とを特徴とする半導体装置に係わるものである。なお、
請求項２に示すように第７の半導体領域は、この第１の
半導体領域に対する食い込みの深さが第２の半導体領域
の第１の半導体領域に対する食い込みの深さよりも浅く
なることが望ましい。また、請求項３に示すように第７
の半導体領域の不純物濃度を第２の半導体領域の不純物
濃度よりも低くすることが望ましい。また、請求項４に
示すように第７の半導体領域を分散された複数の部分で
構成することが望ましい。また、請求項５に示すよう
に、ドレインとゲ−トとの間に酸化膜を設け、この上に
第１、及び第２の導電層及び中間導電層を設け、第１の
導電層をドレイン電極に接続し、第２の導電層をグラン
ド電極に接続し、第１及び第２の導電層の間に中間導電
層を配置し、各導電層の相互間に誘電体膜を配置し、容
量結合フィ−ルドプレ−トを設けることができる。
【００１１】
【発明の効果】各請求項の発明によれば、第７の半導体
領域が第２及び第３の半導体領域の境界部における電界
集中を緩和させるために作用し、高耐圧化が達成され
る。また、請求項５の導電層はフィ−ルドプレ−ト効果
を発揮し、高耐圧化に寄与する。
領域が第２及び第３の半導体領域の境界部における電界
集中を緩和させるために作用し、高耐圧化が達成され
る。また、請求項５の導電層はフィ−ルドプレ−ト効果
を発揮し、高耐圧化に寄与する。
【００１２】
【第１の実施例】次に図３〜図８を参照して本発明の実
施形態としての第１の実施例に係わる半導体装置を説明
する。但し、図３〜図８において、図１及び図２と実質
的に同一の部分には同一の符号を付してその説明を省略
する。図４は図３のＡ−Ａ線における約左半分を示す断
面図である。この第４図に示す半導体装置は、図１に示
す従来の半導体装置に耐圧向上用のフロ−ティング領域
としての第７及び第８の半導体領域３１、３２を付加し
た他は、図１と同一に構成したものである。第７及び第
８の半導体領域３１、３２はそれぞれＮ形であって、図
３から明らかなように第２の半導体領域２を囲むように
環状に形成されている。即ち、第７及び第８の半導体領
域３１、３２は第２の半導体領域に近接配置され、第１
及び第３の半導体領域１、３で挟まれるように配置さ
れ、それ等の一部が第１の半導体領域１に食い込んでい
る。第７及び第８の半導体領域３１、３２のＰＮ接合２
４から第１の半導体領域１側への食い込み深さＤ2 、Ｄ
3 は第２の半導体領域２の食い込みの深さＤ1 よりも浅
い。また、第８の半導体領域３２の食い込みの深さＤ3
及び直径即ち幅は第７の半導体領域の食い込みの深さＤ
2 及び直径即ち幅よりも小さい。第７及び第８の半導体
領域３１、３２の不純物濃度は第２半導体領域２の不純
物濃度よりも低く、第３の半導体領域３の不純物濃度よ
りも高い。各領域の不純物濃度（最大不純物濃度）を例
示すると、第２、第７及び第８の半導体領域２、３１、
３２がそれぞれ６×１０15ｃｍ-3、４×１０15ｃｍ-3、
２×１０15ｃｍ-3であり、第３の半導体領域３が１×１
０15ｃｍ-3である。従って、第２、第７及び第８の半導
体領域２、３１、３２の順に不純物濃度が低くなってい
る。
施形態としての第１の実施例に係わる半導体装置を説明
する。但し、図３〜図８において、図１及び図２と実質
的に同一の部分には同一の符号を付してその説明を省略
する。図４は図３のＡ−Ａ線における約左半分を示す断
面図である。この第４図に示す半導体装置は、図１に示
す従来の半導体装置に耐圧向上用のフロ−ティング領域
としての第７及び第８の半導体領域３１、３２を付加し
た他は、図１と同一に構成したものである。第７及び第
８の半導体領域３１、３２はそれぞれＮ形であって、図
３から明らかなように第２の半導体領域２を囲むように
環状に形成されている。即ち、第７及び第８の半導体領
域３１、３２は第２の半導体領域に近接配置され、第１
及び第３の半導体領域１、３で挟まれるように配置さ
れ、それ等の一部が第１の半導体領域１に食い込んでい
る。第７及び第８の半導体領域３１、３２のＰＮ接合２
４から第１の半導体領域１側への食い込み深さＤ2 、Ｄ
3 は第２の半導体領域２の食い込みの深さＤ1 よりも浅
い。また、第８の半導体領域３２の食い込みの深さＤ3
及び直径即ち幅は第７の半導体領域の食い込みの深さＤ
2 及び直径即ち幅よりも小さい。第７及び第８の半導体
領域３１、３２の不純物濃度は第２半導体領域２の不純
物濃度よりも低く、第３の半導体領域３の不純物濃度よ
りも高い。各領域の不純物濃度（最大不純物濃度）を例
示すると、第２、第７及び第８の半導体領域２、３１、
３２がそれぞれ６×１０15ｃｍ-3、４×１０15ｃｍ-3、
２×１０15ｃｍ-3であり、第３の半導体領域３が１×１
０15ｃｍ-3である。従って、第２、第７及び第８の半導
体領域２、３１、３２の順に不純物濃度が低くなってい
る。
【００１３】ＰＮ接合２４が逆バイアスされるようにド
レイン電極１１とグランド電極１２又はソ−ス電極１３
との間に電圧が印加されると、ＰＮ接合２４、２６によ
る空乏層２５、２７が生じると共に、Ｎ形の第７及び第
８の半導体領域３１、３２とＰ形の第１の半導体領域１
との間のＰＮ接合３３、３４による空乏層３５、３６も
生じ、各空乏層２５、２７、３５、３６は連続し、図５
に示すように全体としてなだらかな空乏層が得られる。
即ち、図４及び図５における空乏層は、図１のＮ形の第
２の半導体領域２とＰ形の第１の半導体領域１との境界
部分に対応するくぼみを補正したものとなり、電界集中
が発生し難くなる。また、この実施例では第３の半導体
領域３の不純物濃度を特別に下げて耐圧向上を図る必要
がないので、半導体領域７、８、９等による小信号半導
体素子の特性低下が生じない。
レイン電極１１とグランド電極１２又はソ−ス電極１３
との間に電圧が印加されると、ＰＮ接合２４、２６によ
る空乏層２５、２７が生じると共に、Ｎ形の第７及び第
８の半導体領域３１、３２とＰ形の第１の半導体領域１
との間のＰＮ接合３３、３４による空乏層３５、３６も
生じ、各空乏層２５、２７、３５、３６は連続し、図５
に示すように全体としてなだらかな空乏層が得られる。
即ち、図４及び図５における空乏層は、図１のＮ形の第
２の半導体領域２とＰ形の第１の半導体領域１との境界
部分に対応するくぼみを補正したものとなり、電界集中
が発生し難くなる。また、この実施例では第３の半導体
領域３の不純物濃度を特別に下げて耐圧向上を図る必要
がないので、半導体領域７、８、９等による小信号半導
体素子の特性低下が生じない。
【００１４】図６〜図８は第７及び第８の半導体領域３
１、３２の形成方法を示す。まず、第１の半導体領域１
の主面に酸化膜３７を設け、ここに幅Ｗ1 、Ｗ2 、Ｗ3
の開口３８、３９、４０を形成する。なお、開口３８、
３９、４０の幅は、Ｗ1 ＞Ｗ2 ＞Ｗ3 に設定する。次
に、開口３８、３９、４０を介してＮ形不純物を拡散
し、図７に示すように拡散領域２ａ、３１ａ、３２ａを
形成する。次に、酸化膜３７を除去し、第１の半導体領
域１、及び拡散領域２ａ、３１ａ、３２ａの上にＮ形シ
リコンをエピタキシャル成長させて図８に示すようにＮ
形の第３の半導体領域３を形成する。このエピタキシャ
ル成長工程又はこの工程とその後の他の工程の熱処理に
よって図７に示した拡散領域２ａ、３１ａ、３２ａの不
純物がＮ形の第３の半導体領域３に拡散して図８に示す
第２、第７及び第８の半導体領域２、３１、３２が得ら
れる。上述から明らかなように第７及び第８の半導体領
域３１、３２は小信号用半導体素子のための埋め込み層
としての第２の半導体領域と同時に形成することができ
る。従って、製造工程の大幅な増加を伴わないで高耐圧
化を達成することができる。
１、３２の形成方法を示す。まず、第１の半導体領域１
の主面に酸化膜３７を設け、ここに幅Ｗ1 、Ｗ2 、Ｗ3
の開口３８、３９、４０を形成する。なお、開口３８、
３９、４０の幅は、Ｗ1 ＞Ｗ2 ＞Ｗ3 に設定する。次
に、開口３８、３９、４０を介してＮ形不純物を拡散
し、図７に示すように拡散領域２ａ、３１ａ、３２ａを
形成する。次に、酸化膜３７を除去し、第１の半導体領
域１、及び拡散領域２ａ、３１ａ、３２ａの上にＮ形シ
リコンをエピタキシャル成長させて図８に示すようにＮ
形の第３の半導体領域３を形成する。このエピタキシャ
ル成長工程又はこの工程とその後の他の工程の熱処理に
よって図７に示した拡散領域２ａ、３１ａ、３２ａの不
純物がＮ形の第３の半導体領域３に拡散して図８に示す
第２、第７及び第８の半導体領域２、３１、３２が得ら
れる。上述から明らかなように第７及び第８の半導体領
域３１、３２は小信号用半導体素子のための埋め込み層
としての第２の半導体領域と同時に形成することができ
る。従って、製造工程の大幅な増加を伴わないで高耐圧
化を達成することができる。
【００１５】
【第２の実施例】図４における第７及び第８の半導体領
域３１、３２の幅を大きくした他は、第１の実施例と同
一に構成した半導体装置を作製した。各領域の不純物濃
度を例示すると、図４の第２の半導体領域２を６×１０
15ｃｍ-3、第３の半導体領域３を１×１０15ｃｍ-3、第
７の半導体領域３１を４×１０15ｃｍ-3、第８の半導体
領域３２を２×１０15ｃｍ-3とした。従って、第２の半
導体領域２、第７の半導体領域３１、第８の半導体領域
３２、第３の半導体領域３の順に不純物濃度が低くなっ
ている。第２、第７及び第８の半導体領域２、３１、３
２の形成は、基本的には図６〜図８と同一であるが、図
６の幅Ｗ2 、Ｗ3 に相当するものを大きく設定した。開
口３９、４０の幅Ｗ2 、Ｗ3 が大きくなると、第７及び
第８の半導体領域３１、３２の不純物濃度を同時拡散で
第２の半導体領域よりも低くすることができないので、
この第２の実施例では３つの領域を同時に形成せずに不
純物濃度を変えて第２の半導体領域２、第７の半導体領
域３１、第８の半導体領域３２の順に別に形成した。
域３１、３２の幅を大きくした他は、第１の実施例と同
一に構成した半導体装置を作製した。各領域の不純物濃
度を例示すると、図４の第２の半導体領域２を６×１０
15ｃｍ-3、第３の半導体領域３を１×１０15ｃｍ-3、第
７の半導体領域３１を４×１０15ｃｍ-3、第８の半導体
領域３２を２×１０15ｃｍ-3とした。従って、第２の半
導体領域２、第７の半導体領域３１、第８の半導体領域
３２、第３の半導体領域３の順に不純物濃度が低くなっ
ている。第２、第７及び第８の半導体領域２、３１、３
２の形成は、基本的には図６〜図８と同一であるが、図
６の幅Ｗ2 、Ｗ3 に相当するものを大きく設定した。開
口３９、４０の幅Ｗ2 、Ｗ3 が大きくなると、第７及び
第８の半導体領域３１、３２の不純物濃度を同時拡散で
第２の半導体領域よりも低くすることができないので、
この第２の実施例では３つの領域を同時に形成せずに不
純物濃度を変えて第２の半導体領域２、第７の半導体領
域３１、第８の半導体領域３２の順に別に形成した。
【００１６】この第２の実施例でも、第２、第７、第８
の半導体領域２、３１、３２の順に第１の半導体領域に
対する食い込み深さが浅くなる効果と、不純物濃度が順
に低くなる効果の両方が得られ、高耐圧化が良好に達成
される。この第２の実施例は、Ｗ2 とＷ3 の幅が、第２
の半導体領域２の深さよりも十分大きいときに有効な製
造方法である。なお、第２の実施例を変形して、第２、
第７及び第８の半導体領域２、３１、３２の食い込みの
深さを同一にし、不純物濃度のみに差をつけることがで
きる。この様にしても、不純物濃度の差に基づく空乏層
の改善効果が得られ、高耐圧化が達成される。また、第
２の実施例と同様に幅Ｗ2 、Ｗ3 を比較的広く設定して
第２、第７及び第８の半導体領域２、３１、３２を同一
工程の不純物拡散で同時に形成し、これ等の不純物濃度
を実質的に同一にすることができる。
の半導体領域２、３１、３２の順に第１の半導体領域に
対する食い込み深さが浅くなる効果と、不純物濃度が順
に低くなる効果の両方が得られ、高耐圧化が良好に達成
される。この第２の実施例は、Ｗ2 とＷ3 の幅が、第２
の半導体領域２の深さよりも十分大きいときに有効な製
造方法である。なお、第２の実施例を変形して、第２、
第７及び第８の半導体領域２、３１、３２の食い込みの
深さを同一にし、不純物濃度のみに差をつけることがで
きる。この様にしても、不純物濃度の差に基づく空乏層
の改善効果が得られ、高耐圧化が達成される。また、第
２の実施例と同様に幅Ｗ2 、Ｗ3 を比較的広く設定して
第２、第７及び第８の半導体領域２、３１、３２を同一
工程の不純物拡散で同時に形成し、これ等の不純物濃度
を実質的に同一にすることができる。
【００１７】
【変形例】本発明は上述の実施例に限定されるものでは
なく、例えば次の変形が可能なものである。 （１） 第８の半導体領域３２を省くことができる。ま
た、第７及び第８の半導体領域３１、３２と同様な機能
を有する半導体領域を更に追加して設けることができ
る。 （２） 第７及び第８の半導体領域３１、３２を相互に
隣接させることができる。また、第２、第７、第８の半
導体領域２、３１、３２を順次に隣接させることができ
る。 （３） 小信号半導体素子としてバイポ−ラトランジス
タを設けることができる。 （４） 第１及び第２の金属層１７、１８と中間金属層
１９〜２３の全部又は中間金属層１９、２１、２３のみ
を導電性を有するポリシリコン（多結晶シリコン）層と
することができる。
なく、例えば次の変形が可能なものである。 （１） 第８の半導体領域３２を省くことができる。ま
た、第７及び第８の半導体領域３１、３２と同様な機能
を有する半導体領域を更に追加して設けることができ
る。 （２） 第７及び第８の半導体領域３１、３２を相互に
隣接させることができる。また、第２、第７、第８の半
導体領域２、３１、３２を順次に隣接させることができ
る。 （３） 小信号半導体素子としてバイポ−ラトランジス
タを設けることができる。 （４） 第１及び第２の金属層１７、１８と中間金属層
１９〜２３の全部又は中間金属層１９、２１、２３のみ
を導電性を有するポリシリコン（多結晶シリコン）層と
することができる。
【図１】従来の半導体装置の一部を示す断面図である。
【図２】図１の半導体装置における空乏層の広がりを説
明的に示す図である。
明的に示す図である。
【図３】本発明の実施例の半導体装置の半導体基板の表
面を示す平面図である。
面を示す平面図である。
【図４】実施例の半導体装置における図３のＡ−Ａ線の
左半分に相当する部分を示す断面図である。
左半分に相当する部分を示す断面図である。
【図５】図４の半導体装置における空乏層の広がりを説
明的に示す図である。
明的に示す図である。
【図６】第２、第７、第８半導体領域を形成するための
第１の工程を示す断面図である。
第１の工程を示す断面図である。
【図７】第２、第７、第８半導体領域を形成するための
第２の工程を示す断面図である。
第２の工程を示す断面図である。
【図８】第２、第７、第８半導体領域を形成するための
第３の工程を示す断面図である。
第３の工程を示す断面図である。
１ 第１の半導体領域 ２ 第２の半導体領域 ３ 第３の半導体領域 ３１ 第７の半導体領域 ３２ 第８の半導体領域
フロントページの続き (56)参考文献 特開 平８−102536（ＪＰ，Ａ) 特開 昭59−186359（ＪＰ，Ａ) 特開 昭63−202971（ＪＰ，Ａ) 特開 昭59−168676（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 H01L 27/088 H01L 29/78
Claims (5)
- 【請求項１】 第１導電形の第１の半導体領域と、 前記第１導電形と反対の第２導電形を有し、前記第１の
半導体領域の一方の主面の一部に隣接するように配置さ
れ且つ前記第１の半導体領域の厚みを低減させるように
前記第１の半導体領域に食い込んだ状態に形成された第
２の半導体領域と、 第２導電形を有し且つ前記第２の半導体領域よりも低い
不純物濃度を有する半導体領域であって、前記第１の半
導体領域の前記一方の主面に隣接すると共に前記第２の
半導体領域が埋め込み層となるように前記第２の半導体
領域にも隣接している第３の半導体領域と、 前記第３の半導体領域の前記第２の半導体領域の上に位
置する部分の中に形成された小信号用半導体素子のため
の半導体領域と、 前記小信号用半導体素子よりも大きな電流容量を有する
絶縁ゲ−ト型電界効果トランジスタのためのドレイン領
域であって、第２導電形を有し且つ前記第３の半導体領
域よりも高い不純物濃度を有し、前記第３の半導体領域
の前記第２の半導体領域の上に位置する部分の中に形成
された第４の半導体領域と、 第１導電形を有し、前記第２の半導体領域から離間した
位置で前記第１の半導体領域の一方の主面に隣接してい
ると共に前記第３の半導体領域の側面にも隣接している
第５の半導体領域と、 第２導電形を有するソ−ス領域であって、前記第５の半
導体領域を介して前記第３の半導体領域に対向するよう
に前記第５の半導体領域の中に形成されている第６の半
導体領域と、 平面的に見て前記第２の半導体領域と前記第５の半導体
領域との間において前記第２の半導体領域に接近又は隣
接するように配置され、且つ厚み方向において前記第１
の半導体領域と前記第３の半導体領域に挟まれるように
配置され、且つ前記第３の半導体領域よりも高い不純物
濃度を有していると共に第２導電形を有している第７の
半導体領域と、 少なくとも前記第３の半導体領域と前記第６の半導体領
域との間の前記第５の半導体領域の表面を覆うように形
成された絶縁膜と、 前記第４の半導体領域に形成されたドレイン電極と、 前記第６の半導体領域に形成されたソ−ス電極と、 前記絶縁膜の上に形成されたゲ−ト電極と、 前記第５の半導体領域に形成されたグランド電極とを備
えていることを特徴とする半導体装置。 - 【請求項２】 前記第７の半導体領域は、この第７の半
導体領域の前記第１の半導体領域に対する厚み方向の食
い込み量が前記第２の半導体領域の前記第１の半導体領
域への厚み方向への食い込み量よりも少なくなるように
形成されていることを特徴とする請求項１記載の半導体
装置。 - 【請求項３】 前記第７の半導体領域は、前記第２の半
導体領域よりも低い不純物濃度を有していることを特徴
とする請求項１又は２記載の半導体装置。 - 【請求項４】 前記第７の半導体領域は分散された複数
の部分からなることを特徴とする請求項１又は２又は３
記載の半導体装置。 - 【請求項５】 更に、前記第３の半導体領域における前
記第４の半導体領域と前記第５の半導体領域との間の部
分の表面上に形成された酸化膜と、 前記酸化膜の上に形成され且つ前記ドレイン電極に接続
された第１の導電層と、 前記酸化膜の上に形成され且つ前記グランド電極に接続
された第２の導電層と、 前記酸化膜の上に形成され且つ前記第１及び第２の導電
層の間に配置された単数又は複数の中間導電層と、 前記第１及び第２の導電層と前記中間導電層とのそれぞ
れの間、及び前記中間導電層が複数個の場合には前記中
間導電層の相互間に配置された誘電体層とを備えている
ことを特徴とする請求項１又は２又は３又は４記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09242199A JP3090199B2 (ja) | 1996-08-23 | 1997-08-22 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24115796 | 1996-08-23 | ||
| JP8-241157 | 1996-08-23 | ||
| JP09242199A JP3090199B2 (ja) | 1996-08-23 | 1997-08-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10116918A JPH10116918A (ja) | 1998-05-06 |
| JP3090199B2 true JP3090199B2 (ja) | 2000-09-18 |
Family
ID=26535124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09242199A Expired - Lifetime JP3090199B2 (ja) | 1996-08-23 | 1997-08-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3090199B2 (ja) |
-
1997
- 1997-08-22 JP JP09242199A patent/JP3090199B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10116918A (ja) | 1998-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2766239B2 (ja) | 高耐圧半導体装置 | |
| JP3447927B2 (ja) | 半導体装置およびその製造方法 | |
| JP3721172B2 (ja) | 半導体装置 | |
| JPS6359545B2 (ja) | ||
| JPH0613622A (ja) | 改良されたブレークダウン特性を有するｖｄｍｏｓトランジスタ及びその製造方法 | |
| EP0663698B1 (en) | Semiconductor device and its manufacture | |
| JP3709668B2 (ja) | 半導体装置とその製造方法 | |
| JP3307112B2 (ja) | 半導体装置の製造方法 | |
| US6087697A (en) | Radio frequency power MOSFET device having improved performance characteristics | |
| US5977588A (en) | Radio frequency power MOSFET device having improved performance characteristics | |
| JPS6252469B2 (ja) | ||
| JPH1079503A (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| JPH1197689A (ja) | 半導体装置 | |
| JPS63287064A (ja) | Ｍｉｓ形半導体装置およびその製造方法 | |
| KR100498503B1 (ko) | 바이폴라 접합 트랜지스터 및 그 제조 방법 | |
| JPH07226514A (ja) | 高導電率絶縁ゲートバイポーラトランジスタ集積構造 | |
| JP3090199B2 (ja) | 半導体装置 | |
| JP2000068372A (ja) | 半導体デバイス及びその製造方法 | |
| US6207508B1 (en) | Method for fabricating a radio frequency power MOSFET device having improved performance characteristics | |
| JPH04125972A (ja) | Ｍｏｓ型半導体素子の製造方法 | |
| JPH06151728A (ja) | 半導体集積回路装置 | |
| JP3309905B2 (ja) | 電界効果トランジスタを含む半導体装置 | |
| JP2817285B2 (ja) | 電界効果型トランジスタ | |
| JPH09283646A (ja) | 半導体集積回路 | |
| JPH1197550A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070721 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080721 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090721 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100721 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100721 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110721 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110721 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120721 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120721 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130721 Year of fee payment: 13 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |