JPS6359545B2 - - Google Patents

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JPS6359545B2
JPS6359545B2 JP56046906A JP4690681A JPS6359545B2 JP S6359545 B2 JPS6359545 B2 JP S6359545B2 JP 56046906 A JP56046906 A JP 56046906A JP 4690681 A JP4690681 A JP 4690681A JP S6359545 B2 JPS6359545 B2 JP S6359545B2
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Description

【発明の詳細な説明】 本発明は高耐圧の縦型MOSトランジスタおよ
び他の低耐圧素子の両者を同一基板に形成した半
導体装置に関する。
縦型MOSトランジスタ（以下縦型MOSFETと
いう）は少数キヤリアの蓄積効果がないため高速
スイツチング特性および高周波特性に優れる他、
抵抗の温度係数が正であるため二次降伏が起こり
難いという特徴がある。この特徴により縦型
MOSFETは高耐圧高出力用素子として用いられ
る。
第１図はこの縦型MOSFETの一例を示す断面
図である。同図において、１はn+型シリコン基
板である。該シリコン基板１上にはｎ型エピタキ
シヤルシリコン層２が形成されている。このｎ型
エピタキシヤルシリコン層２の表層にはチヤンネ
ル領域となる環状のｐ型不純物領域３が形成され
ている。このｐ型不純物領域３の中にはn+型の
ソース領域４が環状に形成されている。従つて、
エピタキシヤルシリコン層２表面に現われたｐ型
不純物領域はソース領域４によつて内側の環状領
域と外側の環状領域に分離されている。ｐ型不純
物領域３の内側環状領域上にはゲート酸化膜５が
形成され、それ以外のエピタキシヤルシリコン層
２上にはフイールド酸化膜６が形成されている。
ｐ型不純物領域３の内側環状領域およびその内側
のｎ型領域上にはゲート酸化膜５およびフイール
ド酸化膜６を介して平面円板状のゲート電極７が
形成されている。またｐ型不純物領域３の外側環
状領域およびn+型ソース領域４上にはコンタク
トホールを介してこれら両領域とオーミツクコン
タクトした環状のソース電極８が形成されてい
る。なお、n+型シリコン基板１側には図示しな
いドレイン電極が形成されている。
上記構造を有する縦型MOSFETを動作させる
と、ｐ型不純物領域３の内側環状領域部分にチヤ
ンネル反転層が形成され、図中矢印で示すように
ドレイン電流が流れる。なお、ソース、ドレイン
間に印加された電圧により図中破線で示すような
電界分布が生じる。
上記ｎ型エピタキシヤルシリコン層２をドレイ
ン領域として用いた上記縦型MOSFETにおい
て、ソース、ドレイン間に良好な耐圧を得るため
にはエピタキシヤルシリコン層２内に空乏層が十
分に拡がるように厚いエピタキシヤル層が必要と
される。他方、上記MOS型FETのオン抵抗を低
減する上ではエピタキシヤルシリコン層２の厚さ
を薄くしなければならない。このように、第１図
の従来の縦型MOSFETでは高耐圧の維持とオン
抵抗の低減とを同時に解決することはできなかつ
た。他方、バイポーラトランジスタ、ダイオー
ド、抵抗等の他の低耐圧素子をエピタキシヤル層
２に形成する場合にはシリーズ抵抗を低減するた
めにエピタキシヤル層２をできるだけ薄くするこ
とが必要とされる。従つて、これらの低耐圧素子
を上記従来の縦型MOSFETの周辺回路として同
一基板に形成する場合、エピタキシヤル層を厚く
して縦型MOSFETの高耐圧を維持しようとすれ
ば縦型MOSFETのオン抵抗および周辺回路のシ
リーズ抵抗が高くなるという問題があり、逆にエ
ピタキシヤル層を薄くして縦型MOSFETのオン
抵抗および周辺回路を低減すると縦型MOSFET
の高耐圧を維持できないという問題があつた。
ところで、縦型MOSFETのエピタキシヤル層
２に要求される相反する要件を満たすものとし
て、本出願人は第２図に示す構造の縦型
MOSFETを既に提案した。同図の縦型
MOSFETはｎ型シリコン層にn+型埋込層９が形
成されている点を除き第１図と同じ構成を有し、
同一部分には同一の参照番号が付されている。上
記構造を有する縦型MOSFETによれば、ドレイ
ン電流の流れる部分でエピタキシヤル層の厚さが
薄くなつているからオン抵抗は低減され、かつ次
の理由で良好なソース、ドレイン間耐圧が維持さ
れる。即ち、第１図の縦型MOSFETについて示
した電界分布から明らかなように、ゲート電極８
下の部分では電界の集中が起こらない。これはゲ
ート電極下の部分では、該ゲート電極８によるフ
イールドプレート効果により両側のｐ型不純物領
域３から拡がつて来る空乏層が互いにつながり、
ほとんど曲げられないためである。この結果、電
界集中は環状のｐ型不純物領域３の外側彎曲部
（図中×印を付した部分）で極部的に生じ、ゲー
ト電極７の下方部分は電界強度的には余裕があ
る。従つて、第２図のように、ゲート電極７の下
方にn+型埋込層９を形成することにより、この
部分でｎ型エピタキシヤル層２が実質的に薄くな
つたとしても、ソース、ドレイン間の耐圧に直接
影響する部分でのエピタキシヤル層は充分に厚く
形成されているから、その耐圧は実質的に低下し
ない。
このように、第２図の縦型MOSFETによれ
ば、その高耐圧を維持しかつオン抵抗を低減でき
る他、更には周辺回路としてバイポーラトランジ
スタ、ダイオード、抵抗等の他の低耐圧素子を同
一基板に形成する際に縦型MOSFETの高耐圧維
持およびオン抵抗の低減を達成しつつ、更に周辺
回路素子におけるシリーズ抵抗の低減をも図るこ
とが可能となる。
本発明は上記第２図の縦型MOSFETを採用す
ることにより、高耐圧の縦型MOSFETおよび他
の低耐圧素子を同一基板に集積形成し、縦型
MOSEFTの高耐圧維持およびオン抵抗の低減を
達成すると共に他の低耐圧素子のシリーズ抵抗の
低減をも達成した半導体装置を提供するものであ
る。
以下、第３図を参照して本発明の一実施例を説
明する。
第３図はｎチヤンネルの高耐圧縦型MOSFET
と低耐圧のｎチヤンネルバイポーラトランジスタ
とを同一基板に形成した本発明の一実施例になる
半導体装置の断面図である。同図において、１１
はｐ型シリコン基板である。該ｐ型シリコン基板
上にはｎ型エピタキシヤルシリコン層１２が形成
されている。該ｎ型エピタキシヤルシリコン層は
ｐ型アイソレーシヨン拡散層１３1，１３2によつ
て縦型MOSFET形成領域とバイポーラトランジ
スタ形成領域とに分離されている。分離された縦
型MOSFET形成領域の表層にはチヤンネル領域
となるｐ型不純物領域１４が形成されている。こ
のｐ型不純物領域１４の中にはダブルデイフユー
ジヨン法によりn+型のソース領域１５が環状に
形成されている。従つて、エピタキシヤルシリコ
ン層表面に現われたｐ型不純物領域１４は、ソー
ス領域１５によつて内側環状領域と外側環状領域
とに分離されている。ｐ型不純物領域１４の内側
環状領域上にはゲート酸化膜１６が形成され、そ
の以外のエピタキシヤルシリコン層１２上にはフ
イールド酸化膜１７が形成されている。ｐ型不純
物領域１４の内側環状領域およびその内側のｎ型
領域上にはゲート酸化膜１６およびフイールド酸
化膜１７を介して平面円板状のゲート電極１８が
形成されている。また、ｐ型不純物領域３の外側
環状領域およびn+型ソース領域４上にはコンタ
クトホールを介してこれら両領域とオーミツクコ
ンタクトした環状のソース電極１９が形成されて
いる。一方、ドレイン領域を兼ねたｎ型エピタキ
シヤル層１２の下方には連続したn+型埋込層２
０1，２０2が形成されている。このうち、ゲート
電極１８の下方に位置するn+型埋込層２０1はｎ
型エピタキシヤル層１２の実効厚さが充分に薄く
なるように厚く形成され、これに対してその両側
のn+型埋込層２０2はエピタキシヤル層１２の実
効厚さが充分に厚くなるように薄く形成されてい
る。また、n+埋込層２０2は縦型n+拡散層２１1，
２１2によつてエピタキシヤルシリコン層１２の
表面に取出されている。そして、縦型n+拡散層
２１2上にはコンタクトホールを介して該拡散層
２１2とオーミツクコンタクトしたドレイン電極
２２が形成されている。
他方、p+型アイソレーシヨン拡散層１３1，１
３2で分離されたｎ型エピタキシヤルシリコン層
１２のバイポーラトランジスタ形成領域表層には
ｐ型ベース領域２３が形成されている。該ｐ型ベ
ース領域２３内にはn+型エミツタ領域２４が形
成されている。そして、フイールド酸化膜１７に
開孔されたコンタクトホールを介してn+型エミ
ツタ領域２４、ｐ型ベース領域２３と夫々オーミ
ツクコンタクトしたエミツタ電極２５、ベース電
極２６が形成されている。また、コレクタ領域を
兼ねたｎ型エピタキシヤルシリコン層１２の下方
にはn+型埋込層２７が形成されている。該n+型
埋込層２７はｎ型エピタキシヤルシリコン層１２
の実効厚さが充分薄くなるように厚く形成されて
いる。そして、このn+型埋込層２７は縦型n+拡
散層２８によりエピタキシヤルシリコン層１２の
表面に取出され、該縦型n+拡散層２８上にはコ
ンタクトホールを介してこれとオーミツクコンタ
クトしたコレクタ電極２９が形成されている。
上記構成からなる半導体装置における縦型
MOSFETの構造は、プレーナー構造によりドレ
イン電極２２をエピタキシヤルシリコン層１２の
表面に取出した点を除けば第２図の縦型
MOSFETの構造と同じである。即ち、ゲート電
極１８の下方に位置するn+埋込層２０1を厚くし
てあるため、該n+埋込層２１1上のドレイン電流
が流れるｎ型エピタキシヤル層１２の実効厚さは
充分に薄くなつており、その結果この縦型
MOSFETのオン抵抗は低減されている。一方、
耐圧性を決定する部分におけるn+埋込層２０2の
厚さは薄くしてあるから、この部分のｎ型エピタ
キシヤルシリコン層１２は充分な実効厚さを有
し、従つてこの縦型MOSFETでは良好な耐圧が
維持されている。また、低耐圧のnpnバイポーラ
トランジスタ形成領域ではn+埋込層２７を厚く
形成してあるからエピタキシヤルシリコン層１２
の実効厚さは充分に薄くなつており、従つてこの
バイポーラトランジスタのシリーズ抵抗を低減す
るためにエピタキシヤルシリコン層１２に要求さ
れる要件を満たすことができる。
ところで、上記実施例における厚さの異なつた
n+型埋込層２０1，２０2，２７は、ｐ型シリコン
基板の当該領域に拡散係数の相違するｎ型不純物
を浅くドーピングした後、該ｎ型シリコン基板上
にエピタキシヤルシリコン層を成長させることに
よつて容易に形成することができる。
なお、本発明はバイポーラトランジスタ以外の
低耐圧素子、即ち、ダイオード、抵抗等を高耐圧
縦型MOSFETと同一基板に形成した半導体装置
にも同様に適用でき、また高耐圧縦型MOSFET
がｐチヤンネルの縦型MOSFETの場合にも同様
に適用することができる。
以上詳述したように、本発明によれば高耐圧の
縦型MOSFETおよび他の低耐圧素子を同一基板
に集積形成し、縦型MOSFETの耐圧を維持しつ
つそのオン抵抗を低減し、かつ低耐圧素子のシリ
ーズ抵抗の低減をも可能とした半導体装置を提供
できるものである。
【図面の簡単な説明】
第１図は従来の高耐圧縦型MOSFETの構造お
よび動作を示す断面図、第２図は本願出願人が既
に提案した縦型MOSFETの断面図、第３図は本
発明の一実施例になる半導体装置の断面図であ
る。 １１…ｐ型シリコン基板、１２…ｎ型エピタキ
シヤルシリコン層、１３1，１３2…p+型アイソレ
ーシヨン拡散層、１４…ｐ型不純物領域、１５…
n+型ソース領域、１６…ゲート酸化膜、１７…
フイールド酸化膜、１８…ゲート電極、１９…ソ
ース電極、２０1，２０2，２７…n+型埋込層、２
１1，２１2，２８…縦型n+拡散層、２２…ドレイ
ン電極、２３…ベース領域、２４…エミツタ領
域、２５…エミツタ電極、２６…ベース電極、２
９…コレクタ電極。

Claims (1)

    【特許請求の範囲】
  1. １ 一導電型の半導体基板上に逆導電型のエピタ
    キシヤル半導体層を設け、該エピタキシヤル半導
    体層に高耐圧の縦型MOSトランジスタおよび他
    の低耐圧素子を形成した半導体装置において、各
    素子を形成する部分の前記半導体基板とエピタキ
    シヤル半導体層の境界付近にエピタキシヤル半導
    体層と同導電型の埋込層を設け、該埋込層の厚さ
    を前記縦型MOSトランジスタのゲート電極部分
    および他の低耐圧素子の部分で厚くすると共に、
    前記ゲート電極以外の縦型MOSトランジスタ部
    分では埋込層の厚さを薄くしたことを特徴とする
    半導体装置。
JP56046906A 1981-03-30 1981-03-30 Semiconductor device Granted JPS57162359A (en)

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JP56046906A JPS57162359A (en) 1981-03-30 1981-03-30 Semiconductor device
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JPS57162359A JPS57162359A (en) 1982-10-06
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