JP3547884B2 - 半導体装置及びその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、高耐圧半導体装置に関し、さらに詳しくは、低耐圧素子領域との間に高耐圧分離領域を有する半導体装置とその製造方法に関するものである。特に、低耐圧素子の特性を損なわず高耐圧分離領域の高耐圧化を可能とする半導体装置として有用なものである。
【０００２】
【従来の技術】
図１２は、高耐圧分離領域と低耐圧素子領域を含む従来の半導体装置の断面図である。この従来の半導体装置は、ｐ−半導体基板１、ｎ＋埋め込拡散領域２、ｎ−エピタキシャル層３、ｐ−拡散領域４、ｐ＋拡散領域５、ｎ＋拡散領域６、ｐ＋拡散領域７、ｎ＋拡散領域８、ポリシリコン電極９、電極１０およびシリコン酸化膜１１を備えている。そして、ｎ−エピタキシャル層３の不純物濃度はｐ−基板１より濃く、ｐ−拡散領域４の不純物濃度はｎ−エピタキシャル層３より濃く形成されている。また、ｐ＋拡散領域５は、基板１に達するように形成さている。この半導体装置は、高耐圧分離領域１６と低耐圧素子領域１７とを有する。高耐圧分離領域は、その外側に続く高圧部との耐圧分離の領域として機能するほか、この領域１６に高耐圧素子が作り込まれる場合もある。低耐圧素子領域１７には低耐圧素子１８が作り込まれている。またここで、低耐圧素子とはＣＭＯＳおよびＢＩＰ素子を含み、高耐圧素子とは、リサーフ技術を使用した素子をいう。図１２では低耐圧素子としてＣＭＯＳの例を示している。
【０００３】
このような従来の構造における問題点は、高耐圧を得るためリサーフ技術（ｒｅｓｕｒｆ技術、ＵＳＰ４２９２６４２参照）を使用した時、エピタキシャル層３の厚み（単位：ｃｍ）とその不純物濃度（単位：／ｃｍ３）との積が、９．０×１０１１（単位：／ｃｍ２）以下となるようにする必要があることである。その制約を受けたエピタキシャル層３の厚みの範囲内で高耐圧分離領域１６を形成し、かつ低耐圧素子領域１７を同時に形成する場合、低耐圧素子１８の特性に影響を及ぼす場合があることである。
【０００４】
図１３は、従来構造の高耐圧分離領域と低耐圧素子の耐圧特性とエピタキシャル層の厚みとの相関図であり、横軸にエピタキシャル層の厚みｔｅｐｉをとり、縦軸に耐圧の度合を示している。この図に見るように、高耐圧分離領域または高耐圧素子の特性を十分満たすためには、エピタキシャル層の厚みはある程度薄くする必要があるが、逆に低耐圧素子の特性を確保するためにはエピタキシャル層の厚みをある程度厚くする必要がある。このことは、例えば図１２の半導体装置において、高耐圧分離領域または高耐圧素子の特性を十分満たすために、エピタキシャル層の厚みをある程度薄くすると、低耐圧素子であるｎチャンネル・ＭＯＳトランジスタ（ｎｃｈＭＯＳ）のｐ−バックゲート層となるｐ−拡散領域４がパンチスルーしてｎｃｈＭＯＳの耐圧が低下する等の問題となる。このため、低耐圧素子の特性を満たすには、エピタキシャル層の厚みをある程度厚くする必要があるわけである。
【０００５】
従って、双方の特性を満足させるためには、低耐圧素子領域１７ではｎ＋埋め込拡散領域２の浮き上がりを引いた実行エピタキシャル層３の厚みの確保が必要となり、高耐圧分離領域ではリサーフ効果のあるエピタキシャル層の厚みに抑える必要があるため、エピタキシャル層の厚みは非常に狭い範囲で制御しなくてはならなくなる。
【０００６】
【発明が解決しようとする課題】
上記に述べたように、高耐圧分離領域と低耐圧素子領域とを含む従来の半導体装置では、耐圧分離の十分な高耐圧分離領域を得ることと低耐圧素子の特性を損なわないこととを両立させることには困難があった。この発明は、上述のような問題を解決するためになされたもので、高耐圧分離領域と低耐圧素子領域とを含む半導体装置であって、高耐圧分離の機能が十分な高耐圧分離領域を有するとともに低耐圧素子領域の低耐圧素子の特性を損なうことのない半導体装置およびその製造方法を提供しようとするものである。
【０００７】
【課題を解決するための手段】
この発明の半導体装置は、
第一導電型の半導体基板と、
この半導体基板の主面の一部に形成された一方及び他方の第二導電型の埋め込拡散領域と、
前記半導体基板および前記一方及び他方の埋め込拡散領域に接して形成された第二導電型のエピタキシャル層と、
前記半導体基板に接した前記エピタキシャル層に形成された高耐圧分離領域と、前記他方の埋め込拡散領域に接して形成された前記エピタキシャル層の主面に形成された低耐圧素子とを備え、
前記高耐圧分離領域が形成された前記エピタキシャル層の主面を前記他方の埋め込拡散領域に接して形成された前記エピタキシャル層の主面より低くしたことを特徴とするものである。
【０００８】
この発明の他の発明の半導体装置は、
第一導電型の半導体基板と、
この半導体基板の主面の一部に形成された一方及び他方の第二導電型の埋め込拡散領域と、
前記半導体基板および前記一方及び他方の埋め込拡散領域に接して形成され、前記半導体基板に接した領域の主面に一部において酸化膜が形成された後除去された第二導電型のエピタキシャル層と、
前記半導体基板に接し前記酸化膜が除去された部分の前記エピタキシャル層に形成された高耐圧分離領域と、
前記他方の埋め込拡散領域に接した前記エピタキシャル層の主面に形成された低耐圧素子とを備えたことを特徴とするものである。
【０００９】
この発明の他の発明の半導体装置は、
第一導電型の半導体基板と、
この半導体基板の主面の一部に形成された第二導電型の一方及び他方の埋め込拡散領域と、
前記半導体基板および前記一方及び他方の埋め込拡散領域に接して形成され、前記半導体基板に接した領域の主面が選択的にエッチングされた第二導電型のエピタキシャル層と、
前記半導体基板に接し前記選択的にエッチングされた前記エピタキシャル層に形成された高耐圧分離領域と、
前記他方の埋め込拡散領域に接した前記エピタキシャル層の主面に形成された低耐圧素子とを備えたことを特徴とするものである。
【００１０】
この発明の他の発明の半導体装置は、
第一導電型の半導体基板と、
この半導体基板の主面の一部に形成された第二導電型の一方及び他方の埋め込拡散領域と、
前記半導体基板および前記一方及び他方の埋め込拡散領域に接して形成され、前記半導体基板に接した領域の主面が選択的にエッチングされ、さらに酸化膜が形成された後除去された第二導電型のエピタキシャル層と、
前記半導体基板に接し前記酸化膜が除去された前記エピタキシャル層に形成された高耐圧分離領域と、
前記他方の埋め込拡散領域に接した前記エピタキシャル層の主面に形成された低耐圧素子とを備えたことを特徴とするものである。
【００１１】
この発明の他の発明の半導体装置は、
第一導電型の半導体基板と、
この半導体基板の主面の一部に形成された第二導電型の一方及び他方の埋め込拡散領域と、
前記半導体基板および前記一方及び他方の埋め込拡散領域に接して形成された第二導電型のエピタキシャル層と、
前記半導体基板に接した前記エピタキシャル層に形成された高耐圧分離領域と、
前記他方の埋め込拡散領域に接して形成された前記エピタキシャル層の主面に形成された低耐圧素子とを備え、
前記一方及び他方の埋め込拡散領域の上面が前記半導体基板の上面より浮き上らないようにしたことを特徴とするものである。
【００１７】
この発明の他の発明の半導体装置は、
第一導型の半導体基板と、
この半導体基板の主面の一部に形成された第二導電型の一方の埋め込拡散領域と、
この半導体基板の主面の一部に形成された前記一方の埋め込拡散領域より不純物濃度の低い第二導電型の他方の埋め込拡散領域と、
前記半導体基板、前記一方の埋め込拡散領域および前記他方の埋め込拡散領域に接して形成された第二導電型のエピタキシャル層と、
前記半導体基板に接した前記エピタキシャル層に形成された高耐圧分離領域と、
前記他方の埋め込拡散領域に接した前記エピタキシャル層の主面に形成された低耐圧素子とを備えたことを特徴とするものである。
【００１８】
この発明の他の発明の半導体装置は、
第一導電型の半導体基板と、
この半導体基板の主面の一部に形成された第二導電型の一方の埋め込拡散領域と、
この半導体基板の主面の一部に形成された前記一方の埋め込拡散領域より不純物濃度の低い第二導電型の他方の埋め込拡散領域と、
前記半導体基板、前記一方の埋め込拡散領域および前記他方の埋め込拡散領域に接して形成された第二導電型のエピタキシャル層と、
前記半導体基板に接した前記エピタキシャル層に形成された高耐圧分離領域と、
前記他方の埋め込拡散領域に接して形成された前記エピタキシャル層の主面に形成された第二導電型の不純物拡散領域と、
前記不純物拡散領域の主面に形成された低耐圧素子とを備えたことを特徴とするものである。
【００２０】
次に、この発明の半導体装置の製造方法は、
第一導電型の半導体基板の主面の一部に第二導電型の一方及び他方の埋め込拡散領域を形成する工程と、
前記半導体基板および前記一方及び他方の埋め込拡散領域に接して第二導電型のエピタキシャル層を形成する工程と、
前記半導体基板に接した前記エピタキシャル層の主面に選択的に酸化膜を形成した後この酸化膜を除去する工程と、
前記半導体基板に接し前記酸化膜が除去された前記エピタキシャル層に高耐圧分離領域を形成する工程と、
前記他方の埋め込拡散領域に接して形成された前記エピタキシャル層の主面に低耐圧素子を形成する工程とを備えたことを特徴とするものである。
【００２１】
この発明の他の発明の半導体装置の製造方法は、
第一導電型の半導体基板の主面の一部に第二導電型の一方及び他方の埋め込拡散領域２を形成する工程と、
前記半導体基板および前記一方及び他方の埋め込拡散領域に接して第二導電型のエピタキシャル層を形成する工程と、
前記半導体基板に接した前記エピタキシャル層の主面を選択的にエッチングする工程と、
前記半導体基板に接し選択的にエッチングされた前記エピタキシャル層に高耐圧分離領域を形成する工程と、
前記埋め込拡散領域に接して形成された前記他方のエピタキシャル層の主面に低耐圧素子を形成する工程とを備えたことを特徴とするものである。
【００２２】
この発明の他の発明の半導体装置の製造方法は、
第一導電型の半導体基板の主面の一部に第二導電型の一方及び他方の埋め込拡散領域を形成する工程と、
前記半導体基板および前記一方及び他方の埋め込拡散領域に接して第二導電型のエピタキシャル層を形成する工程と、
前記半導体基板に接した前記エピタキシャル層の主面を選択的にエッチングする工程と、
前記半導体基板に接した前記エピタキシャル層の選択的にエッチングされた主面に選択的に酸化膜を形成した後この酸化膜を除去する工程と、
前記半導体基板に接し酸化膜を除去された前記エピタキシャル層に高耐圧分離領域を形成する工程と、
前記他方の埋め込拡散領域に接して形成された前記エピタキシャル層の主面に低耐圧素子を形成する工程とを備えたことを特徴とするものである。
【００２３】
この発明の他の発明の半導体装置の製造方法は、
第一導電型の半導体基板１の主面の一部に第二導電型の一方及び他方の埋め込拡散領域を形成する工程と、
前記半導体基板および前記一方及び他方の埋め込拡散領域に接してノンドープト・エピタキシャル層を形成する工程と、
前記にノンドープト・エピタキシャル層接して第二導電型のエピタキシャル層を形成する工程と、
前記半導体基板に接した前記ノンドープト・エピタキシャル層に続く前記エピタキシャル層に高耐圧分離領域を形成する工程と、
前記他方の埋め込拡散領域に接した前記ノンドープト・エピタキシャル層に続く前記エピタキシャル層の主面に低耐圧素子を形成する工程とを備えたことを特徴とするものである。
なお、好ましくは、ノンドープト・エピタキシャル層の不純物濃度は、第二導電型の（好適にはｎ−型の）エピタキシャル層の濃度の５分の１以下とする。
【００２４】
この発明の他の発明の半導体装置の製造方法は、
第一導電型の半導体基板の主面の一部に第二導電型の一方及び他方の埋め込拡散領域を形成する工程と、
前記半導体基板および前記埋め込拡散領域に接して第一導電型のエピタキシャル層を形成する工程と、
前記第一導電型のエピタキシャル層接して第二導電型のエピタキシャル層を形成する工程と、
前記半導体基板に接した前記第一導電型のエピタキシャル層に続く前記第二導電型のエピタキシャル層に高耐圧分離領域を形成する工程と、
前記他方の埋め込拡散領域に接した前記第一導電型のエピタキシャル層に続く前記第二導電型のエピタキシャル層の主面に低耐圧素子を形成する工程とを備えたことを特徴とするものである。
【００２５】
この発明の他の発明の半導体装置の製造方法は、
第一導電型の半導体基板の主面の一部に第二導電型の一方及び他方の埋め込拡散領域を形成する工程と、
前記半導体基板および前記一方及び他方の埋め込拡散領域の主面に第一導電型の不純物を注入する工程と、
前記第一導電型の不純物が注入された前記半導体基板および前記一方及び他方の埋め込拡散領域の主面に第二導電型のエピタキシャル層を形成する工程と
前記半導体基板に接した前記エピタキシャル層に高耐圧分離領域を形成する工程と、
前記他方の埋め込拡散領域に接した前記エピタキシャル層の主面に低耐圧素子を形成する工程とを備えたことを特徴とするものである。
なお、好ましくは、第二導電型の（好適にはｎ−型の）エピタキシャル層の不純物濃度は、第一導電型の（好適にはｐ−型の）半導体基板の濃度の１０倍以下とする。
【００２６】
この発明の他の発明の半導体装置の製造方法は、
第一導電型の半導体基板の主面の一部に第二導電型の一方及び他方の埋め込拡散領域を形成する工程と、
前記半導体基板の主面にレジストパターンを施して前記一方及び他方の埋め込拡散領域の主面に第一導電型の不純物を注入する工程と、
前記半導体基板および前記第一導電型の不純物が注入された前記一方及び他方の埋め込拡散領域の主面に第二導電型のエピタキシャル層を形成する工程と
前記半導体基板に接した前記エピタキシャル層の主面に高耐圧分離領域を形成する工程と、
前記他方の埋め込拡散領域に接した前記エピタキシャル層の主面に低耐圧素子を形成する工程とを備えたことを特徴とするものである。
【００２８】
この発明の他の発明の半導体装置の製造方法は、
第一導電型の半導体基板の主面の一部に第二導電型の一方の埋め込拡散領域を形成する工程と、
前記半導体基板の主面の一部に前記一方の埋め込拡散領域より不純物濃度の低い第二導電型の他方の埋め込拡散領域を形成する工程と、
前記半導体基板、前記一方の埋め込拡散領域および前記他方の埋め込拡散領域に接して第二導電型のエピタキシャル層を形成する工程と、
前記半導体基板に接した前記エピタキシャル層に高耐圧分離領域を形成する工程と、
前記他方の埋め込拡散領域に接した前記エピタキシャル層の主面に低耐圧素子を形成する工程とを備えたことを特徴とするものである。
【００２９】
この発明の他の発明の半導体装置の製造方法は、
第一導電型の半導体基板の主面の一部に第二導電型の一方の埋め込拡散領域を形成する工程と、
この半導体基板の主面の一部に前記一方の埋め込拡散領域より不純物濃度の低い第二導電型の他方の埋め込拡散領域を形成する工程と、
前記半導体基板、前記一方の埋め込拡散領域および前記他方の埋め込拡散領域に接して第二導電型のエピタキシャル層を形成する工程と、
前記半導体基板に接した前記エピタキシャル層に高耐圧分離領域を形成する工程と、
前記他方の埋め込拡散領域に続く前記エピタキシャル層の主面に第二導電型の不純物拡散領域を形成する工程と、
前記不純物拡散領域に低耐圧素子を形成する工程とを備えたことを特徴とするものである。
半導体装置の製造方法。
【００３１】
【発明の実施の形態】
実施の形態１
図１は、この発明の実施の形態１の半導体装置を示す図である。図のように、この実施の形態の半導体装置は、第一導電型の（好適にはｐ−型の）半導体基板１（以下ｐ−基板１と呼ぶ）、第二導電型の（好適にはｎ＋型の）埋め込拡散領域２（以下ｎ＋埋め込拡散領域２と呼ぶ）、第二導電型の（好適にはｎ−型の）エピタキシャル層３（以下ｎ−エピタキシャル層３と呼ぶ）、第一導電型の（好適にはｐ−型の）拡散領域４（以下ｐ−拡散領域４と呼ぶ）、第一導電型の（好適にはｐ＋型の）拡散領域５（以下ｐ＋拡散領域５と呼ぶ）、第二導電型の（好適にはｎ＋型の）拡散領域６（以下ｎ＋拡散領域６と呼ぶ）、第一導電型の（好適にはｐ＋型の）拡散領域７（以下ｐ＋拡散領域７と呼ぶ）、第二導電型の（好適にはｎ＋型の）拡散領域８（以下ｎ＋拡散領域８と呼ぶ）、ポリシリコン電極９、電極１０（ゲート電極など）および フイールド酸化膜１１（シリコン酸化膜）を備えている。そして、ｎ−エピタキシャル層３の不純物濃度はｐ−基板１より濃く、ｐ−拡散領域４の不純物濃度はｎ−エピタキシャル層３より濃く形成されている。また、ｐ＋拡散領域５は、基板１に達するように形成さている。
【００３２】
また、この半導体装置は、高耐圧分離領域１６、低耐圧素子領域１７とを備えている。高耐圧分離領域１６は、その外側に（図１では右側に）続く高圧部との耐圧分離のための領域として機能するほか、この領域１６に高耐圧素子が作り込まれる場合もある。例えば、ｐ＋拡散領域５の主面下にソース領域を形成し、ポリシリコン電極９をゲート電極とする場合がある。一方、低耐圧素子領域１７には低耐圧素子１８が作り込まれる。
【００３３】
この実施の形態の半導体装置は、高耐圧分離領域１６のｎ−エピタキシャル層３の厚みをリサーフ効果のある厚さに減らして薄くし、一方、低耐圧素子領域１７のｎ−エピタキシャル層３の厚みを低耐圧素子の特性を上げるために必要な厚さにしたものである。
【００３４】
このような構造では、その主面に低耐圧素子１８が形成される低耐圧素子領域１７のｎ−エピタキシャル層３は、ｎ＋埋め込拡散領域２の浮き上がりがあっても十分なエピタキシャル層の厚みを確保でき、高耐圧分離領域１６では次の式（１）のリサーフ条件を満たすような、リサーフ効果のあるｎ−ピタキシャル層３の厚みに制御することが可能になる。すなわち、高耐圧分離領域１６を形成するｎ−エピタキシャル層３の厚み（単位：ｃｍ）とその不純物濃度（単位：／ｃｍ３）との積が、９．０×１０１１（単位：／ｃｍ２）以下（９×１０の１１乗／平方ｃｍ以下）となるようにする。
Ｎ×ｔ１ ＝ ９．０×１０１１／ｃｍ２ ・・・・・・・（式１）
Ｎ ：第二導電型の（好適にはｎ−型の）エピタキシャル層３の不純物濃度（単位：／ｃｍ３）
ｔ１ ：第二導電型の（好適にはｎ−型の）エピタキシャル層３の厚さ（単位：ｃｍ）
【００３５】
この半導体装置の具体的な例として、ｎ−エピタキシャル層３は、不純物濃度を１×１０の１３乗〜１×１０の１７乗とし、厚さは３〜２０μｍに成長させる。高耐圧分離領域１６では、厚みをこれより０．５〜５μｍ程度薄くして、厚みを０．５〜１９．５μｍとし、（１）式を満足する厚さにする。
【００３６】
このような構成にすれば、低耐圧素子領域と高耐圧領域とでエピタキシャル層の厚みに差をつけ、それぞれの最適条件にすることができる。また、エピタキシャル層の厚みの制御範囲を広くすることができる。従って、低耐圧素子の特性を損なわず、十分な耐圧分離ができる高耐圧領域をつくることができる。
【００３７】
なおここで、低耐圧素子とはＣＭＯＳおよびＢＩＰ素子を含み、高耐圧素子とは、リサーフ技術を使用した素子をいう。さらに、詳しく述べると、低耐圧素子としては、３〜４０Ｖ系のＣＭＯＳ（ＮＭＯＳ Ｔｒ．およびＰＭＯＳ Ｔｒ．）素子および３〜４０Ｖ系のＢｉｐ（ｎｐｎＴｒ． Ｌｐｎｐ Ｔｒ．）素子を含む。また、高耐圧素子としては、５０〜１２００Ｖ系のＤＭＯＳ素子および５０〜１２００Ｖ系のＩＧＢＴ素子を含む。
【００３８】
低耐圧素子は信号処理用に用いられ、アナログ信号またはデシタル信号の処理に用いられる。高耐圧素子は出力段に用いられ、高耐圧が必要とされる。低耐圧素子にて入出力情報を処理し、その結果を高耐圧素子で出力し負荷の動作を制御する。通常の制御用ＩＣでは負荷を動作するために必要十分な出力をすることができないため、高耐圧素子（ＤＭＯＳ、ＩＧＢＴ）などを用いる。これは、自動車用ＩＣ、産業用ＩＣ、表示管用ＩＣなどに用いられる。
【００３９】
実施の形態２
図２は、実施の形態１の図１の構造を持つ半導体装置を製造するための製造方法の一例を示す図である。製造のフローを述べると、先ず図２（ａ）に示すように、ｐ−基板１の上にｎ＋埋め込拡散領域２を形成し、その上にｎ−エピタキシャル層３を成長させる。ｎ−エピタキシャル層３は、その不純物濃度がｐ−基板１より濃くなるように形成する。次に、図２（ｂ）に示すように、選択酸化で、高耐圧分離領域１６を厚く酸化しシリコン酸化膜１９を形成する。その後に、図２（ｃ）に示すように、沸酸などの溶液で酸化膜１９を除去して凹部１５を形成し、ｎ−エピタキシャル層３の主面を低くして、低耐圧素子領域１７とエピタキシャル層３の厚みに差を作る。これにより低耐圧素子領域１７ではｎ＋埋め込拡散領域２の浮き上がりを考慮してエピタキシャル層３の厚みを厚くでき、高耐圧分離領域１６ではリサーフ効果のあるエピタキシャル層３の厚みに制御することが可能になる。
【００４０】
製造方法の具体的な例として、ｎ−エピタキシャル層３は、不純物濃度を１×１０１３〜１×１０１７／ｃｍ３（１×１０の１３乗〜１×１０の１７乗／立方ｃｍ）とし、厚さを３〜２０μｍに成長させる。シリコン酸化膜１９は、１〜１０μｍの厚さとする。酸化膜１９を除去すると、エピタキシャル層３は０．５〜５μｍ程度堀られる。酸化膜１９が除去されたエピタキシャル層３の厚みを、０．５〜１９．５μｍとし、リサーフ効果のある（１）式を満足する厚さにする。
【００４１】
このような製造方法によれば、低耐圧素子領域と高耐圧分離領域でｎ−エピタキシャル層３の厚みに差をつけ、それぞれの最適条件にすることができる。また、ｎ−エピタキシャル層３の厚みの制御範囲を広くすることができる。従って、低
耐圧素子の特性を損なわず、十分な耐圧分離ができる高耐圧分離領域をつくることができる。さらにこのような製造方法では、特性の良好な低耐圧素子と高耐圧分離領域をバイポーラ・トランジスタ（Ｂｉｐ．Ｔｒ．）やバイポーラＣＭＯＳ（Ｂｉｐ．ＣＭＯＳ）の標準の製造フローで作り込める。
【００４２】
実施の形態３
図３は、実施の形態１の図１の構造を持つ半導体装置を製造するための他の製造方法を示す図である。製造のフローを述べると、先ず図３（ａ）に示すように、ｐ−基板１の上にｎ＋埋め込拡散領域２を形成し、その上にｎ−エピタキシャル層３を成長させる。ｎ−エピタキシャル層３は、その不純物濃度がｐ−基板１より濃くなるように形成する。
【００４３】
次に、図３（ｂ）に示すように、高耐圧分離領域１６が開口したれレジスト２１により、写真製版工程で高耐圧分離領域１６の穴明けを行い、続いて選択エッチングにより、高耐圧分離領域１６のエピタキシャル層をエッチングして凹部２０を形成し、 ｎ−エピタキシャル層３の主面を低くして、低耐圧素子領域１７との間でエピタキシャル層３の厚みに差を作る。これにより低耐圧素子領域１７では、ｎ＋埋め込拡散領域２の浮き上がり駕あっても、実効的なエピタキシャル層３の厚みを厚くでき、高耐圧分離領域１６ではリサーフ効果のあるエピタキシャル層３の厚みに制御することが可能になる。
【００４４】
このような製造方法によれば、低耐圧素子領域と高耐圧分離領域でエピタキシャル層３の厚みに差をつけ、それぞれの最適条件にすることができる。また、ｎ−エピタキシャル層３の厚みの制御範囲を広くすることができる。従って、低耐圧素子の特性を損なわず、耐圧能力の大きい高耐圧分離領域をつくることができる。さらに、このような製造方法では、特性の良好な低耐圧素子と高耐圧分離領域をバイポーラ・トランジスタ（Ｂｉｐ．Ｔｒ．）やバイポーラＣＭＯＳ（Ｂｉｐ．ＣＭＯＳ）の標準の製造フローで作り込める。
【００４５】
実施の形態４
図４は、実施の形態１の図１の構造を持つ半導体装置を製造するための他の製造方法を示す図である。この実施の形態４は、実施の形態２と３の製造方法を組み合わせたものである。製造のフローを述べると、先ず図４（ａ）〜（ｂ）に示すように、ｎ−エピタキシャル層３の成長後に、写真製版工程でレジスト２１の高耐圧分離領域１６に穴明けを行い、次に選択エッチングにより、高耐圧分離領域１６のエピタキシャル層３をエッチングして凹部２０を形成氏、その主面を低くする。
【００４６】
続いて、図４（ｃ）〜（ｄ）に示すように、次のレジストを介して選択酸化で、高耐圧分離領域１６の凹部２０を厚く酸化して酸化膜１９を形成し、その後に沸酸、ＨＦ等の溶液で酸化膜１９を除去し、凹部２０をさらに深くし、その主面をさらに低くして、低耐圧素子領域１７との間でエピタキシャル層３の厚みに差を作る。これにより低耐圧素子領域１７は、ｎ＋埋め込拡散領域２の浮き上がりを考慮してエピタキシャル層３の厚みを厚くでき、高耐圧分離領域１６ではリサーフ効果のあるエピタキシャル層３の厚みに制御することが可能となる。
【００４７】
このような製造方法によれば、低耐圧素子領域と高耐圧分離領域でエピタキシャル層３の厚みに差をつけ、それぞれの最適条件にすることができる。また、ｎ−エピタキシャル層３の厚みの制御範囲を広くすることができる。従って、低耐圧素子の特性を損なわず、十分な耐圧分離ができる高耐圧分離領域をつくることができる。さらに、このような製造方法では、特性の良好な低耐圧素子と高耐圧分離領域をバイポーラ・トランジスタ（Ｂｉｐ．Ｔｒ．）やバイポーラＣＭＯＳ（Ｂｉｐ．ＣＭＯＳ）の標準の製造フローで作り込める。
【００４８】
実施の形態５
図５は、この発明の実施の形態５の半導体装置を示す図である。図のように、この実施の形態の半導体装置は、ｐ−半導体基板１、ｎ＋埋め込拡散領域２、ｎ−エピタキシャル層３、ｐ−拡散領域４、ｐ＋拡散領域５、ｎ＋拡散領域６、ｐ＋拡散領域７、ｎ＋拡散領域８、ポリシリコン電極９、電極１０および シリコン酸化膜１１を備えている。そして、ｎ−エピタキシャル層３の不純物濃度はｐ−基板１より濃く、ｐ−拡散領域４の不純物濃度はｎ−エピタキシャル層３より濃く形成されている。また、ｐ拡散領域５は、基板１に達するように形成されている。
【００４９】
また、この半導体装置は、高耐圧分離領域１６、低耐圧素子領域１７とを備えている。高耐圧分離領域１６は、その外側に（図１では右側に）続く高圧部との耐圧分離のための領域として機能するほか、この領域１６に高耐圧素子が作り込まれる場合もある。低耐圧素子領域１７には低耐圧素子１８が作り込まれる。なおここで、低耐圧素子とはＣＭＯＳおよびＢＩＰ素子を含み、高耐圧素子とは、リサーフ技術を使用した素子をいう。
【００５０】
この実施の形態５では、図に見るように、ｎ＋埋め込拡散領域２がエピタキシャル層３へ浮き上がるのを抑制している。言い方を換えれば、ｎ−エピタキシャル層３の沈み込みが小さくなるように構成している。これを図１２の従来の半導体装置と比べると、従来のものでは、ｎ＋埋め込拡散領域２のｎ−エピタキシャル層３への浮き上がりが抑制されていない。換言すれば、ｎ−エピタキシャル層３の沈みこみが大きい。従って、従来のものと比較して、高耐圧分離領域でのｎ−エピタキシャル層３の厚さを同じにすれば、この実施の形態のものでは、低耐圧素子領域１７の厚みを実効的に厚くとることができる。逆に、低耐圧素子領域での実効的なｎ−エピタキシャル層の厚みを同じにすれば、この実施の形態のものでは、高耐圧分離領域でのエピタキシャル層の厚みを小さくすることができる。
【００５１】
このような構成の半導体装置にすれば、ｎ＋埋め込拡散領域２のｎ−エピタキシャル層３への浮き上がりを少なくし、また、ｎ−エピタキシャル層３の沈みこみを小さくし、低耐圧素子領域と高耐圧分離領域の双方を最適条件にすることができる。また、ｎ−エピタキシャル層３の厚みの制御範囲を広くすることができる。従って、低耐圧素子の特性を損なわず、十分な耐圧分離ができる高耐圧分離領域をつくることができる。
【００５２】
実施の形態６
図６は、実施の形態５の図５の構造を持つ半導体装置を製造するための製造方法の一例を示す図である。製造のフローを述べると、先ず図６（ａ）に示すように、ｐ−基板１の上にｎ＋埋め込拡散領域２を形成し、その上に先ずノンドーブト・エピタキシャル層１２を、例えば厚さ数μｍ、初期に成長させる。次に図６（ｂ）に示すように、所望の条件のｎ−エピタキシャル成長を行いｎ−エピタキシャル層３を形成する。次に熱処理を経ると、各領域の形は図６（ｃ）に示すようになる。すなわち、低圧素子領域１７では、エピタキシャル層１２がノンドーブトで低濃度であるので、ｎ＋埋め込拡散領域２がエピタキシャル層３へ浮き上がるのが抑制される。このとき、ｎ＋埋め込拡散領域２がノンドープト・エピタキシャル層１２をほぼ貫いて、エピタキシャル層３につながるようになるようになるので、低耐圧素子であるバイポーラ（Ｂｉｐ）素子への影響は無くなる。また、ＣＭＯＳではエピタキシャル層の表面領域以外の濃度は特性に影響しない。
【００５３】
一方、エピタキシャル層１２がノンドーブトで低濃度であるので、ノンドープト・エピタキシャル層１２の厚みの分、薄く成長させたｎ−エピタキシャル層３の厚みは通常より薄くなる。すなわち、図６にも示すとおり、高耐圧領域１６でのｎ−エピタキシャル層３の沈みこみが小さくなる。さらにリサーフ条件における実効的なエピタキシャル層の厚みは、 ｎ−エピタキシャル層３のみの厚さであるので実効的なエピタキシャル層の厚みを十分薄く出来る。
【００５４】
なお、ノンドーブト・エピタキシャル層１２は実際には低濃度にドーブされていることは避けられないが、 ｎ−エピタキシャル層３の不純物濃度の５分の１（１／５）以下が望ましい。
【００５５】
このように、低耐圧素子領域１７のエピタキシャル層の厚みを、実質的にエピタキシャル層３とエピタキシャル層１２の積み重ねとし、高耐圧分離領域１６のエピタキシャル層の厚みをエピタキシャル層３の厚みのみとする事が出来るので、低耐圧素子および高耐圧素子双方の特性を満たすエピタキシャル層の厚みを容易に得ることが可能となる。
【００５６】
このような製造方法によれば、ｎ＋埋め込拡散領域２のｎ−エピタキシャル層３への浮き上がりを少なくし、ｎ−エピタキシャル層３の沈みこみを小さくし、低耐圧素子領域と高耐圧分離領域の双方を最適条件にすることができる。また、ｎ−エピタキシャル層３の厚みの制御範囲を広くすることができる。従って、低耐圧素子の特性を損なわず、十分な耐圧分離ができる高耐圧分離領域をつくることができる。さらに、このような製造方法では、特性の良好な低耐圧素子と高耐圧分離領域をバイポーラ・トランジスタ（Ｂｉｐ．Ｔｒ．）やバイポーラＣＭＯＳ（Ｂｉｐ．ＣＭＯＳ）の標準の製造フローで作り込むことができる。
【００５７】
実施の形態７
実施の形態７は、実施の形態５の図５の構造を持つ半導体装置を製造するための製造方法である。この実施の形態７は、実施の形態６の図６に示す製造方法において、ノンドープト・エピタキシャル層１２を、ｐ−エピタキシャル層１３に変更したものである。したがってその製造方法を説明するための図は、実施の形態６の図６と同じものとなる。製造のフローを述べると、図６（ａ）のように、ｐ−基板１の上にｎ＋埋め込拡散領域２を形成し、その上に先ずｐ−エピタキシャル層１３を、例えば厚さ数μｍ、初期に成長させる。次に図６（ｂ）のように、所望の条件のｎ−エピタキシャル成長を行いｎ−エピタキシャル層３を形成する。次に熱処理を経ると、各領域の形は図６（ｃ）に示すようになる。すなわち、エピタキシャル層１３はｐ−であるため、高耐圧分離領域１６において、エピタキシャル層３のｐ−基板１への沈みこみが少ない。リサーフ条件における実効エピ厚は、エピタキシャル層３のみの厚さとなり実効的なエピタキシャル層３の厚みを十分薄く出来る。一方、低耐圧素子領域１７では、ｎ＋埋め込拡散領域２がｐ−エピタキシャル層１２へ浮き上るのが抑制される。ただ、ｎ＋埋め込拡散領域２は、ｎ−エピタキシャル層３につながるようになるので、低耐圧素子であるＢｉｐ素子への影響は無くなる。また、ＣＭＯＳにおいても特性に影響しない。
【００５８】
このように、低耐圧素子領域１７のエピタキシャル層の厚みを、実質的にエピタキシャル層３とエピタキシャル層１２の積み重ねとし、高耐圧分離領域１６のエピタキシャル層の厚みをｎ−エピタキシャル層３のみとすることが出来るので、低耐圧素子および高耐圧素子双方の特性を満たすエピタキシャル層３の厚みを容易に得ることが可能となる。
【００５９】
このような製造方法によれば、 ｎ＋埋め込拡散領域２のｎ−エピタキシャル層３への浮き上がりを少なくし、ｎ−エピタキシャル層３の沈みこみを小さくし、低耐圧素子領域と高耐圧分離領域の双方を最適条件にすることができる。また、ｎ−エピタキシャル層３の厚みの制御範囲を広くすることができる。従って、低耐圧素子の特性を損なわず、十分な耐圧分離ができる高耐圧分離領域をつくることができる。さらに、このような製造方法では、特性の良好な低耐圧素子と高耐圧分離領域をバイポーラ・トランジスタ（Ｂｉｐ．Ｔｒ．）やバイポーラＣＭＯＳ（Ｂｉｐ．ＣＭＯＳ）の標準の製造フローで作り込むことができる。
【００６０】
実施の形態８
図７は、実施の形態５の図５の構造を持つ半導体装置を製造するための他の製造方法を示す図である。製造のフローを述べると、先ず図７（ａ）に示すように、ｐ−基板１の上にｎ＋埋め込拡散領域２を形成する。次に、エピタキシャル成長前に、この全面にｐ型不純物、例えばボロンＢを注入し、ボロン注入層２２を形成する。その後、図７（ｂ）に示すように、ｎ−エピタキシャル層３を成長させる。熱処理を経た後の各領域の形は、図７（ｂ）に示すようになる。
【００６１】
すなわち、低耐圧素子領域１７では、ボロン注入層２２があるために、ｎ＋埋め込拡散領域２がエピタキシャル層３へ浮き上がるのが抑制される。低耐圧素子領域１７では、ｎ＋埋め込拡散領域２の濃度が十分高いため、ボロン注入の影響はない。一方、高耐圧分離領域１６では、ボロン注入層２２の影響により、ｎ−エピタキシャル層３の沈みこみが小さくなり、ｎ−エピタキシャル層３の厚みが実効的に薄くなる。このように、低耐圧素子領域１７に影響を及ぼさずに、高耐圧分離領域１６でのウエハプロセス完了後のｎ−エピタキシャル層３の厚みを従来より薄くすることが可能となる。
【００６２】
このボロンの注入量は、最終的に所望の条件のｎ−エピタキシャル層３を成長させウエハプロセスが完了した際に、ｎ−エピタキシャル層３とボロン注入層２２と基板１の不純物プロファイルが１次元で見たときに盛り上がりの無いような注入条件とする。この場合、ｎ−エピタキシャル層３とｐ−基板１との濃度に差がありすぎると効果が無いため、ｎ−エピタキシャル層３の濃度は、ｐ−基板１の濃度の１０倍以下が望ましい。
【００６３】
このような製造方法によれば、ｎ＋埋め込拡散領域２のｎ−エピタキシャル層３への浮き上がりを少なくし、ｎ−エピタキシャル層３の沈みこみを小さくし、低耐圧素子領域と高耐圧分離領域の双方を最適条件にすることができる。また、ｎ−エピタキシャル層３の厚みの制御範囲を広くすることができる。従って、低耐圧素子の特性を損なわず、十分な耐圧分離ができる高耐圧分離領域をつくることができる。さらに、このような製造方法では、特性の良好な低耐圧素子と高耐圧分離領域をバイポーラ・トランジスタ（Ｂｉｐ．Ｔｒ．）やバイポーラＣＭＯＳ（Ｂｉｐ．ＣＭＯＳ）の標準の製造フローで作り込める。
【００６４】
実施の形態９
図８は、実施の形態５の図５の構造を持つ半導体装置を製造するための他の製造方法を示す図である。製造のフローを述べると、先ず図８（ａ）に示すように、ｐ−基板１の上にｎ＋埋め込拡散領域２を形成するための領域が開口したレジスト２１をほどこす。そして、この開口から、ｎ型不純物、例えばアンチモンＳｂを高エネルギーで注入し、 ｐ−基板１の主面から深めにｎ＋埋め込拡散領域２を形成する。その後、図８（ｂ）に示すように、レジスト２１を除去し、ｎ−エピタキシャル層３を成長させる。この場合、 ｎ＋埋め込拡散領域２は高エネルギー注入によるため、その不純物濃度は表面より深いところで大きく、表面では低めになる。ｎ型不純物、例えばアンチモンＳｂの注入条件は、最終的に所望の条件のｎ−エピタキシャル層３を成長させた際に、ｎ＋埋め込拡散領域２がｎ−エピタキシャル層３へ浮き上がらないように、また、ｎ−エピタキシャル層３のｐ−基板１への沈みこみが抑制されるように、高エネルギー注入による注入とする。
【００６５】
このようにすると、低耐圧素子領域１７では、アンチモンＳｂ注入のために、ｎ＋埋め込拡散領域２がエピタキシャル層３へ浮き上がるのが抑制される。また、低耐圧素子領域１７では、ｎ＋埋め込拡散領域２の濃度が十分高いため、アンチモン注入の影響はない。一方、高耐圧分離領域１６では、アンチモン注入の影響により、ｎ−エピタキシャル層３の沈みこみが抑制され、ｎ−エピタキシャル層３の厚みが実効的に薄くなる。このように、低耐圧素子領域１７に影響を及ぼさずに、高耐圧分離領域１６でのウエハプロセス完了後のｎ−エピタキシャル層３の厚みを従来より薄くすることが可能となる。
【００６６】
このようにすることで、エピタキシャル層３の厚みは、ｎ＋埋め込拡散領域２のｎ−エピタキシャル層３への浮き上がりを考慮せず決定でき、高耐圧分離領域１６はリサーフ効果のあるエピタキシャル層３の厚みとする事ができる。したがって低耐圧素子および高耐圧素子双方の特性を満たすエピ厚を容易に得ることが可能となる。
【００６７】
このような製造方法によれば、 ｎ＋埋め込拡散領域２のｎ−エピタキシャル層３への浮き上がりを少なくし、 ｎ−エピタキシャル層３の沈みこみを小さくし、低耐圧素子領域と高耐圧分離領域の双方を最適条件にすることができる。また、ｎ−エピタキシャル層３の厚みの制御範囲を広くすることができる。従って、低耐圧素子の特性を損なわず、十分な耐圧分離ができる高耐圧分離領域をつくるこたができる。さらに、このような製造方法では、特性の良好な低耐圧素子と高耐圧分離領域をバイポーラ・トランジスタ（Ｂｉｐ．Ｔｒ．）やバイポーラＣＭＯＳ（Ｂｉｐ．ＣＭＯＳ）の標準の製造フローで作り込める。
【００６８】
実施の形態１０
図９は、この発明の実施の形態１０の半導体装置を示す図である。図のように、この実施の形態の半導体装置は、ｐ−基板１、ｎ＋埋め込拡散領域２、ｎ−エピタキシャル層３、ｐ−拡散領域４、ｐ＋拡散領域５、ｎ＋拡散領域６、ｐ＋拡散領域７、ｎ＋拡散領域８、ポリシリコン電極９、電極１０および シリコン酸化膜１１を備えている。そして、ｐ−拡散領域４の不純物濃度はｎ−エピタキシャル層３より濃く、ｎ−エピタキシャル層３の不純物濃度はｐ−基板１より濃く形成されている。また、ｐ＋拡散領域５は、基板１に達するように形成さている。これらに加えて、図９の半導体装置は、ｎ−拡散領域１４を備えている。
【００６９】
また、この半導体装置は、高耐圧分離領域１６、低耐圧素子領域１７とを備えている。高耐圧分離領域１６は、その外側に（図１では右側に）続く高圧部との耐圧分離のための領域として機能するほか、この領域１６に高耐圧素子が作り込まれる場合もある。低耐圧素子領域１７のｎ−エピタキシャル層３の主面には、ｎ−拡散領域１４が形成され、低耐圧素子１８が作り込まれる。なおここで、低耐圧素子とはＣＭＯＳおよびＢＩＰ素子を含み、高耐圧素子とは、リサーフ技術を使用した素子をいう。
【００７０】
このように、低耐圧素子領域１７のｎ−エピタキシャル層３の中に、ｎ−エピタキシャル層３より不純物濃度の濃いｎ−拡散領域１４を作ることで、低耐圧素子領域１７の濃度を濃くして、例えば低耐圧素子であるｐチャンネルＭＯＳのしきい値電圧が下がらないようにし、高耐圧分離領域１６のｎ−エピタキシャル層３の濃度を薄くしてリサーフ条件を満たすようにし、それぞれの濃度を調整できる。このようにすることで、低耐圧素子領域１７のｎ−エピタキシャル層３を厚くすることもできる。また、高耐圧分離領域１６はリサーフ効果のあるエピ不純物濃度として、低く設定することができるため、低耐圧素子および高耐圧素子双方の特性を満たすエピタキシャル層の条件にすることが可能になる。
【００７１】
このような製造方法によれば、低耐圧素子領域と高耐圧分離領域でエピタキシャル層３の不純物濃度に差をつけ、それぞれの最適条件にすることができる。また、ｎ−エピタキシャル層３の厚みの制御範囲を広くすることができる。従って、低耐圧素子の特性を損なわず、十分な耐圧分離ができる高耐圧分離領域をつくることができる。さらに、このような製造方法では、特性の良好な低耐圧素子と高
耐圧分離領域をバイポーラ・トランジスタ（Ｂｉｐ．Ｔｒ．）やバイポーラＣＭＯＳ（Ｂｉｐ．ＣＭＯＳ）の標準の製造フローで作り込める。
【００７２】
実施の形態１１
図１０は、この発明の実施の形態１１の半導体装置を示す図である。図のように、この実施の形態の半導体装置は、ｐ−基板１、ｎ＋埋め込拡散領域２、ｎ−エピタキシャル層３、ｐ−拡散領域４、ｐ＋拡散領域５、ｎ＋拡散領域６、ｐ＋拡散領域７、ｎ＋拡散領域８、ポリシリコン電極９、電極１０および シリコン酸化膜１１を備えている。そして、ｐ−拡散領域４の不純物濃度はｎ−エピタキシャル層３より濃く、ｎ−エピタキシャル層３の不純物濃度はｐ−基板１より濃く形成されている。また、ｐ＋拡散領域５は、基板１に達するように形成さている。以上は、図９と同一または相当の部分を示し、同様に形成されている。これらに加えて、図１０の半導体装置は、低耐圧素子領域のｐ−基板１の中にｎ−埋め込拡散領域１５を備えている。このｎ−埋め込拡散領域１５は、ｎ＋埋め込拡散領域２より不純物濃度が薄く、ｎ−エピタキシャル層３への浮き上がりが少ないように形成されている。
【００７３】
また、この半導体装置は、高耐圧分離領域１６、低耐圧素子領域１７とを備えている。高耐圧分離領域１６は、その外側に（図１では右側に）続く高圧部との耐圧分離のための領域として機能するほか、この領域１６に高耐圧素子が作り込まれる場合もある。低耐圧素子領域１７には低耐圧素子１８が作り込まれる。なおここで、低耐圧素子とはＣＭＯＳおよびＢＩＰ素子を含み、高耐圧素子とは、リサーフ技術を使用した素子をいう。
【００７４】
こように、低耐圧素子領域１７の埋め込拡散層１５を上述のようなｎ−埋め込拡散領域１５とすることで、従来の半導体装置で起きたような低耐圧素子であるｎｃｈＭＯＳのバンチスルーを防ぐことができる。また、エピタキシャル層３の厚みはｎ−埋め込拡散領域１５のｎ−エピタキシャル層３への浮き上がりを考慮せず決定できる。また、高耐圧分離領域１６では、 ｎ−エピタキシャル層３の沈み込みが小さく、リサーフ効果のあるエピタキシャル層３の厚みとすることが可能である。
【００７５】
このような製造方法によれば、 ｎ＋埋め込拡散領域１５のｎ−エピタキシャル層３への浮き上がりを少なくし、 ｎ−エピタキシャル層３の沈みこみを小さくし、低耐圧素子領域と高耐圧分離領域の双方を最適条件にすることができる。また、 ｎ−エピタキシャル層３の厚みの制御範囲を広くすることができる。従って、低耐圧素子の特性を損なわず、十分な耐圧分離ができる高耐圧分離領域をつくることができる。さらに、このような製造方法では、特性の良好な低耐圧素子と高耐圧分離領域をバイポーラ・トランジスタ（Ｂｉｐ．Ｔｒ．）やバイポーラＣＭＯＳ（Ｂｉｐ．ＣＭＯＳ）の標準の製造フローで作り込める。
【００７６】
なお、図１０に示されている低耐圧素子領域１７に続くさらに外側に（図では左側に）、他の低耐圧素子領域を設け、ｎｐｎトランジスタ等を作り込む場合、ｎｐｎトランジスタ等は埋め込拡散領域の抵抗が特性に影響するものの、一般にエピタキシャル層３の厚みへの余裕はｎｃｈＭＯＳより大きいため、Ｂｉｐ素子領域は通常のｎ＋埋め込拡散を設け、ＭＯＳ素子領域のみをｎ−拡散領域１５とすることもできる。
【００７７】
なお、図１０において、前記高圧部の埋め込み拡散領域２を、低耐圧素子領域１７のｎ−埋め込拡散領域１５と同時に同じ濃度で形成することもできる。さらにまた、こうして形成した高圧部のｎ−埋め込み拡散領域の中にｎ＋埋め込み拡散領域を形成して二重構造にすることもできる。このようにすれば、高耐圧分離領域１６をさらに高耐圧化することができる。
【００７８】
実施の形態１２
図１１は、この発明の実施の形態１２の半導体装置を示す図である。この実施の形態の半導体装置は、実施の形態１０と１１とを組み合わせて適用したものである。図のように、この実施の形態の半導体装置は、ｐ−基板１、ｎ＋埋め込拡散領域２、ｎ−エピタキシャル層３、ｐ−拡散領域４、ｐ＋拡散領域５、ｎ＋拡散領域６、ｐ＋拡散領域７、ｎ＋拡散領域８、ポリシリコン電極９、電極１０およびシリコン酸化膜１１を備えている。そして、ｐ−拡散領域４の不純物濃度はｎ−エピタキシャル層３より濃く、ｎ−エピタキシャル層３の不純物濃度はｐ−基板１より濃く形成されている。また、ｐ＋拡散領域５は、基板１に達するように形成さている。以上は、図９と同一または相当の部分を示し、同様に形成されている。これらに加えて、図１１の半導体装置は、 低耐圧素子領域１７のｎ−エピタキシャル層３の主面にｎ−拡散領域１４を備えており、さらに低耐圧素子領域１７のｐ−基板１の中にｎ−埋め込拡散領域１５を備えている。このｎ−拡散領域１５は、ｎ＋埋め込拡散領域２より不純物濃度が薄く、ｎ−エピタキシャル層３への浮き上がりが少ないように形成されている。
【００７９】
また、この半導体装置は、高耐圧分離領域１６、低耐圧素子領域１７とを備えている。高耐圧分離領域１６は、その外側に（図１では右側に）続く高圧部との耐圧分離のための領域として機能するほか、この領域１６に高耐圧素子が作り込まれる場合もある。低耐圧素子領域１７には低耐圧素子１８が作り込まれる。なおここで、低耐圧素子とはＣＭＯＳおよびＢＩＰ素子を含み、高耐圧素子とは、リサーフ技術を使用した素子をいう。
【００８０】
このように、低耐圧素子領域１７のｎ−エピタキシャル層３の中に、ｎ−エピタキシャル層３より不純物濃度の濃いｎ−拡散領域１４を作ることで、低耐圧素子領域１７の濃度を濃くし、高耐圧分離領域１６のｎ−エピタキシャル層３の濃度を薄くし、それぞれの濃度を調整できる。このようにすることで、低耐圧素子領域１７のｎ−エピタキシャル層３を厚くすることができる。また、高耐圧分離領域１６はリサーフ効果のあるエピタキシャル層の不純物濃度として、低く設定することができるため、低耐圧素子および高耐圧素子双方の特性を満たすエピタキシャル層の条件にすることが可能になる。
【００８１】
さらに、ｎ−拡散領域１５は、ｎ＋埋め込拡散領域２より不純物濃度が薄く、ｎ−エピタキシャル層３への浮き上がりが少ないように形成されている。このように、低耐圧素子領域１７の埋め込拡散層１５を濃度の薄いｎ−拡散領域とすることで、従来の半導体装置で起きたような、例えば低耐圧素子であるｎｃｈＭＯＳのバンチスルーを防ぐことができる。また、高耐圧分離領域１６では、ｎ−エピタキシャル層３の沈み込みが小さく、リサーフ効果のあるエピタキシャル層３の厚みとすることが可能である。このように、この実施の形態１２では、実施の形態１０と１１の特徴を同時に有しているため、低耐圧素子および高耐圧素子双方の特性を満たすエピタキシャル成長の条件範囲を広くすることができる。
【００８２】
このような製造方法によれば、低耐圧素子領域と高耐圧分離領域でエピタキシャル層３の不純物濃度に差をつけそれぞれの最適条件にすることができる。また、ｎ−エピタキシャル層３の厚みの制御範囲を広くすることができる。従って、低耐圧素子の特性を損なわず、十分な耐圧分離ができる高耐圧分離領域をつくるこたができる。さらに、このような製造方法では、特性の良好な低耐圧素子と高耐圧分離領域をバイポーラ・トランジスタ（Ｂｉｐ．Ｔｒ．）やバイポーラＣＭＯＳ（Ｂｉｐ．ＣＭＯＳ）の標準の製造フローで作り込める。
【図面の簡単な説明】
【図１】この発明の実施の形態１の半導体装置の断面構造を示す図。
【図２】この発明の実施の形態２の半導体装置の製造方法を説明するための図。
【図３】この発明の実施の形態３の半導体装置の製造方法を説明するための図。
【図４】この発明の実施の形態４の半導体装置の製造方法を説明するための図。
【図５】この発明の実施の形態５の半導体装置の断面構造を示す図。
【図６】この発明の実施の形態６および７の半導体装置の製造方法を説明するための図。
【図７】この発明の実施の形態８の半導体装置の製造方法を説明するための図。
【図８】この発明の実施の形態９の半導体装置の製造方法を説明するための図。
【図９】この発明の実施の形態１０の半導体装置の断面構造を示す図。
【図１０】この発明の実施の形態１１の半導体装置の断面構造を示す図。
【図１１】この発明の実施の形態１２の半導体装置の断面構造を示す図。
【図１２】従来の半導体装置の断面構造を示す図。
【図１３】半導体装置のエピタキシャル層の厚みと耐圧特性の相関を示す図。
【符号の説明】
１ 第一導電型の半導体基板（ｐ−半導体基板）、
２ 第二導電型の埋め込拡散領域（ｎ＋埋め込拡散領域）、
３ 第二導電型のエピタキシャル層（ｎ−エピタキシャル層）、
１２ ノンドープト・エピタキシャル層、
１３ 第一導電型のエピタキシャル層（ｐ−エピタキシャル層）、
１４ 第二導電型の不純物拡散領域（ｎ−不純物拡散領域）、
１５ 第二導電型の他方の埋め込拡散領域（他方のｎ−埋め込拡散領域）、
１６ 高耐圧分離領域、 １７ 低耐圧素子領域、 １８ 低耐圧素子、
１９ シリコン酸化膜、 ２１ レジスト、
２２ ボロン注入層

Claims (16)

  1. 第一導電型の半導体基板と、
    この半導体基板の主面の一部に形成された一方及び他方の第二導電型の埋め込拡散領域と、
    前記半導体基板および前記一方及び他方の埋め込拡散領域に接して形成された第二導電型のエピタキシャル層と、
    前記半導体基板に接した前記エピタキシャル層に形成された高耐圧分離領域と、
    前記他方の埋め込拡散領域に接して形成された前記エピタキシャル層の主面に形成された低耐圧素子とを備え、
    前記高耐圧分離領域が形成された前記エピタキシャル層の主面を前記他方の埋め込拡散領域に接して形成された前記エピタキシャル層の主面より低くしたことを特徴とする半導体装置。
  2. 第一導電型の半導体基板と、
    この半導体基板の主面の一部に形成された一方及び他方の第二導電型の埋め込拡散領域と、
    前記半導体基板および前記一方及び他方の埋め込拡散領域に接して形成され、前記半導体基板に接した領域の主面に一部において酸化膜が形成された後除去された第二導電型のエピタキシャル層と、
    前記半導体基板に接し前記酸化膜が除去された部分の前記エピタキシャル層に形成された高耐圧分離領域と、
    前記他方の埋め込拡散領域に接した前記エピタキシャル層の主面に形成された低耐圧素子とを備えたことを特徴とする半導体装置。
  3. 第一導電型の半導体基板と、
    この半導体基板の主面の一部に形成された第二導電型の一方及び他方の埋め込拡散領域と、
    前記半導体基板および前記一方及び他方の埋め込拡散領域に接して形成され、前記半導体基板に接した領域の主面が選択的にエッチングされた第二導電型のエピタキシャル層と、
    前記半導体基板に接し前記選択的にエッチングされた前記エピタキシャル層に形成された高耐圧分離領域と、
    前記他方の埋め込拡散領域に接した前記エピタキシャル層の主面に形成された低耐圧素子とを備えたことを特徴とする半導体装置。
  4. 第一導電型の半導体基板と、
    この半導体基板の主面の一部に形成された第二導電型の一方及び他方の埋め込拡散領域と、
    前記半導体基板および前記一方及び他方の埋め込拡散領域に接して形成され、前記半導体基板に接した領域の主面が選択的にエッチングされ、さらに酸化膜が形成された後除去された第二導電型のエピタキシャル層と、
    前記半導体基板に接し前記酸化膜が除去された前記エピタキシャル層に形成された高耐圧分離領域と、
    前記他方の埋め込拡散領域に接した前記エピタキシャル層の主面に形成された低耐圧素子とを備えたことを特徴とする半導体装置。
  5. 第一導電型の半導体基板と、
    この半導体基板の主面の一部に形成された第二導電型の一方及び他方の埋め込拡散領域と、
    前記半導体基板および前記一方及び他方の埋め込拡散領域に接して形成された第二導電型のエピタキシャル層と、
    前記半導体基板に接した前記エピタキシャル層に形成された高耐圧分離領域と、
    前記他方の埋め込拡散領域に接して形成された前記エピタキシャル層の主面に形成された低耐圧素子とを備え、
    前記一方及び他方の埋め込拡散領域の上面が前記半導体基板の上面より浮き上らないようにしたことを特徴とする半導体装置。
  6. 第一導型の半導体基板と、
    この半導体基板の主面の一部に形成された第二導電型の一方の埋め込拡散領域と、
    この半導体基板の主面の一部に形成された前記一方の埋め込拡散領域より不純物濃度の低い第二導電型の他方の埋め込拡散領域と、
    前記半導体基板、前記一方の埋め込拡散領域および前記他方の埋め込拡散領域に接して形成された第二導電型のエピタキシャル層と、
    前記半導体基板に接した前記エピタキシャル層に形成された高耐圧分離領域と、
    前記他方の埋め込拡散領域に接した前記エピタキシャル層の主面に形成された低耐圧素子とを備えたことを特徴とする半導体装置。
  7. 第一導電型の半導体基板と、
    この半導体基板の主面の一部に形成された第二導電型の一方の埋め込拡散領域と、
    この半導体基板の主面の一部に形成された前記一方の埋め込拡散領域より不純物濃度の低い第二導電型の他方の埋め込拡散領域と、
    前記半導体基板、前記一方の埋め込拡散領域および前記他方の埋め込拡散領域に接して形成された第二導電型のエピタキシャル層と、
    前記半導体基板に接した前記エピタキシャル層に形成された高耐圧分離領域と、
    前記他方の埋め込拡散領域に接して形成された前記エピタキシャル層の主面に形成された第二導電型の不純物拡散領域と、
    前記不純物拡散領域の主面に形成された低耐圧素子とを備えたことを特徴とする半導体装置。
  8. 第一導電型の半導体基板の主面の一部に第二導電型の一方及び他方の埋め込拡散領域を形成する工程と、
    前記半導体基板および前記一方及び他方の埋め込拡散領域に接して第二導電型のエピタキシャル層を形成する工程と、
    前記半導体基板に接した前記エピタキシャル層の主面に選択的に酸化膜を形成した後この酸化膜を除去する工程と、
    前記半導体基板に接し前記酸化膜が除去された前記エピタキシャル層に高耐圧分離領域を形成する工程と、
    前記他方の埋め込拡散領域に接して形成された前記エピタキシャル層の主面に低耐圧素子を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
  9. 第一導電型の半導体基板の主面の一部に第二導電型の一方及び他方の埋め込拡散領域を形成する工程と、
    前記半導体基板および前記一方及び他方の埋め込拡散領域に接して第二導電型のエピタキシャル層を形成する工程と、
    前記半導体基板に接した前記エピタキシャル層の主面を選択的にエッチングする工程と、
    前記半導体基板に接し選択的にエッチングされた前記エピタキシャル層に高耐圧分離領域を形成する工程と、
    前記埋め込拡散領域に接して形成された前記他方のエピタキシャル層の主面に低耐圧素子を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
  10. 第一導電型の半導体基板の主面の一部に第二導電型の一方及び他方の埋め込拡散領域を形成する工程と、
    前記半導体基板および前記一方及び他方の埋め込拡散領域に接して第二導電型のエピタキシャル層を形成する工程と、
    前記半導体基板に接した前記エピタキシャル層の主面を選択的にエッチングする工程と、
    前記半導体基板に接した前記エピタキシャル層の選択的にエッチングされた主面に選択的に酸化膜を形成した後この酸化膜を除去する工程と、
    前記半導体基板に接し酸化膜を除去された前記エピタキシャル層に高耐圧分離領域を形成する工程と、
    前記他方の埋め込拡散領域に接して形成された前記エピタキシャル層の主面に低耐圧素子を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
  11. 第一導電型の半導体基板１の主面の一部に第二導電型の一方及び他方の埋め込拡散領域を形成する工程と、
    前記半導体基板および前記一方及び他方の埋め込拡散領域に接してノンドープト・エピタキシャル層を形成する工程と、
    前記にノンドープト・エピタキシャル層接して第二導電型のエピタキシャル層を形成する工程と、
    前記半導体基板に接した前記ノンドープト・エピタキシャル層に続く前記エピタキシャル層に高耐圧分離領域を形成する工程と、
    前記他方の埋め込拡散領域に接した前記ノンドープト・エピタキシャル層に続く前記エピタキシャル層の主面に低耐圧素子を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
  12. 第一導電型の半導体基板の主面の一部に第二導電型の一方及び他方の埋め込拡散領域を形成する工程と、
    前記半導体基板および前記埋め込拡散領域に接して第一導電型のエピタキシャル層を形成する工程と、
    前記第一導電型のエピタキシャル層接して第二導電型のエピタキシャル層を形成する工程と、
    前記半導体基板に接した前記第一導電型のエピタキシャル層に続く前記第二導電型のエピタキシャル層に高耐圧分離領域を形成する工程と、
    前記他方の埋め込拡散領域に接した前記第一導電型のエピタキシャル層に続く前記第二導電型のエピタキシャル層の主面に低耐圧素子を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
  13. 第一導電型の半導体基板の主面の一部に第二導電型の一方及び他方の埋め込拡散領域を形成する工程と、
    前記半導体基板および前記一方及び他方の埋め込拡散領域の主面に第一導電型の不純物を注入する工程と、
    前記第一導電型の不純物が注入された前記半導体基板および前記一方及び他方の埋め込拡散領域の主面に第二導電型のエピタキシャル層を形成する工程と
    前記半導体基板に接した前記エピタキシャル層に高耐圧分離領域を形成する工程と、
    前記他方の埋め込拡散領域に接した前記エピタキシャル層の主面に低耐圧素子を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
  14. 第一導電型の半導体基板の主面の一部に第二導電型の一方及び他方の埋め込拡散領域を形成する工程と、
    前記半導体基板の主面にレジストパターンを施して前記一方及び他方の埋め込拡散領域の主面に第一導電型の不純物を注入する工程と、
    前記半導体基板および前記第一導電型の不純物が注入された前記一方及び他方の埋め込拡散領域の主面に第二導電型のエピタキシャル層を形成する工程と
    前記半導体基板に接した前記エピタキシャル層の主面に高耐圧分離領域を形成する工程と、
    前記他方の埋め込拡散領域に接した前記エピタキシャル層の主面に低耐圧素子を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
  15. 第一導電型の半導体基板の主面の一部に第二導電型の一方の埋め込拡散領域を形成する工程と、
    前記半導体基板の主面の一部に前記一方の埋め込拡散領域より不純物濃度の低い第二導電型の他方の埋め込拡散領域を形成する工程と、
    前記半導体基板、前記一方の埋め込拡散領域および前記他方の埋め込拡散領域に接して 第二導電型のエピタキシャル層を形成する工程と、
    前記半導体基板に接した前記エピタキシャル層に高耐圧分離領域を形成する工程と、
    前記他方の埋め込拡散領域に接した前記エピタキシャル層の主面に低耐圧素子を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
  16. 第一導電型の半導体基板の主面の一部に第二導電型の一方の埋め込拡散領域を形成する工程と、
    この半導体基板の主面の一部に前記一方の埋め込拡散領域より不純物濃度の低い第二導電型の他方の埋め込拡散領域を形成する工程と、
    前記半導体基板、前記一方の埋め込拡散領域および前記他方の埋め込拡散領域に接して第二導電型のエピタキシャル層を形成する工程と、
    前記半導体基板に接した前記エピタキシャル層に高耐圧分離領域を形成する工程と、
    前記他方の埋め込拡散領域に続く前記エピタキシャル層の主面に第二導電型の不純物拡散領域を形成する工程と、
    前記不純物拡散領域に低耐圧素子を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
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