JPS6158263A - 半導体装置の製造法 - Google Patents
半導体装置の製造法Info
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- JPS6158263A JPS6158263A JP59178370A JP17837084A JPS6158263A JP S6158263 A JPS6158263 A JP S6158263A JP 59178370 A JP59178370 A JP 59178370A JP 17837084 A JP17837084 A JP 17837084A JP S6158263 A JPS6158263 A JP S6158263A
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- Japan
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- well
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置に係り、特にＣＭＯＳ Ｆ ＥＴ（
相補型金属酸化物半導体電界効果トランジスタ）を有す
るＩＣ（半導体集積回路装置）の製造技術を対象とする
。
相補型金属酸化物半導体電界効果トランジスタ）を有す
るＩＣ（半導体集積回路装置）の製造技術を対象とする
。
ＣＭＯＳデバイスの基本的構造は同一基板上に異なる導
電形の部分を設け、そこに相補的な特性をもつＭＯＳＦ
ＥＴを形成したものである。例えば工業調査会発行電子
技術１９８２年１月号、Ｐ。
電形の部分を設け、そこに相補的な特性をもつＭＯＳＦ
ＥＴを形成したものである。例えば工業調査会発行電子
技術１９８２年１月号、Ｐ。
３２〜Ｐ、３３にその構成が記載されている。
ＣＭＯ８ＩＣＫさらにバイポーラ素子を組み込んだもの
がＢｉ−ＣＭＯ８ＩＣである。Ｂｉ（バイポーラ）−０
ＭＯ３ＩＣの製造においては、一つの半導体基体、例え
ば第１８図に示すように、ｐ−型Ｓｉ基板１の一主表面
に一部でｎ＋型埋込層２を埋め込んで、全面Ｋｎ−型５
１Ｍ３をエピタキシャル成長させ、次いで第１９図に示
すようにこのｎ−型Ｓｉ層３のうち上記ｎ 型埋込層２
の形成されない部分にｐ−型ウェル≠＝餐磐幸４を不純
物イオン打込み等により形成し、この後第２０図に示す
ようにｎ＋型埋込層２の形成されたｎ−型′Ｓｉ層３表
面には、ｐチャネルＭＯＳＦＥＴ及びバイポーラｎｐｎ
）ランジスタを形成するとともに、ｐ−Ｗウェル４表
面にはｎチャネルＭＯＳＦＥＴを形成することによって
０ＭＯ５ＦＥＴをつくり込む方法が採られている。
がＢｉ−ＣＭＯ８ＩＣである。Ｂｉ（バイポーラ）−０
ＭＯ３ＩＣの製造においては、一つの半導体基体、例え
ば第１８図に示すように、ｐ−型Ｓｉ基板１の一主表面
に一部でｎ＋型埋込層２を埋め込んで、全面Ｋｎ−型５
１Ｍ３をエピタキシャル成長させ、次いで第１９図に示
すようにこのｎ−型Ｓｉ層３のうち上記ｎ 型埋込層２
の形成されない部分にｐ−型ウェル≠＝餐磐幸４を不純
物イオン打込み等により形成し、この後第２０図に示す
ようにｎ＋型埋込層２の形成されたｎ−型′Ｓｉ層３表
面には、ｐチャネルＭＯＳＦＥＴ及びバイポーラｎｐｎ
）ランジスタを形成するとともに、ｐ−Ｗウェル４表
面にはｎチャネルＭＯＳＦＥＴを形成することによって
０ＭＯ５ＦＥＴをつくり込む方法が採られている。
ところで上記ｐ−型タウェルはｎ−型Ｓｉ層層表表面ら
ｐ−型Ｓｉ基板１に到達する程に十分に深く形成する必
要があり、ｎ−型Ｓｉ層３の厚さが３〜５μｍ程度ある
とｐ−型ウェル形式のためのＢ（ボロン）イオン打込み
後の拡散時間が長（なる。その際にバイポーラｎｐｎ）
ランジスタの形成される部分でｎ＋型埋込層２よりのド
ナ不純物、たとえばＳｂ（アンチモン）がｎ−型ＳｉＪ
惨３内に「わき上り」拡散を起し、このためｌｐｎトラ
ンジスタのペース・コレクタ耐圧の低下を来すことが問
題となることが本発明者の検討により明ら〔発明の目的
〕 本発明は上記した問題を克服するためになされたもので
あり、その目的は、Ｂｉ ＣＭＯ３ＩＣにおけるバイ
ポーラ部の耐圧向上にある。
ｐ−型Ｓｉ基板１に到達する程に十分に深く形成する必
要があり、ｎ−型Ｓｉ層３の厚さが３〜５μｍ程度ある
とｐ−型ウェル形式のためのＢ（ボロン）イオン打込み
後の拡散時間が長（なる。その際にバイポーラｎｐｎ）
ランジスタの形成される部分でｎ＋型埋込層２よりのド
ナ不純物、たとえばＳｂ（アンチモン）がｎ−型ＳｉＪ
惨３内に「わき上り」拡散を起し、このためｌｐｎトラ
ンジスタのペース・コレクタ耐圧の低下を来すことが問
題となることが本発明者の検討により明ら〔発明の目的
〕 本発明は上記した問題を克服するためになされたもので
あり、その目的は、Ｂｉ ＣＭＯ３ＩＣにおけるバイ
ポーラ部の耐圧向上にある。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、ｐ−型Ｓｉ基板上に一部でｎ 型埋込層を介
して、ｎ−型３ ｉエピタキシャル層を形成し、ｎ−型
Ｓｉ層の一部にｐ−型ウェルバイポーラｎｐｎ）ランジ
スタ、ｐチャネルＭＯ３ＦＥＴ及びｎチャネルＭＯＳＦ
ＥＴを形成するバイポーラＣＭ Ｃ） Ｓ半導体装置の
製造法であって、上記ウェルとなるｎ−型ＳｉＮ表面部
分をあらかじめ適当深さにエッチすることによりｐ型ウ
ェルの実質的厚さを減少させ、これによってウェル拡散
時間を少なくし、ｎ＋型埋込層よりの「わき上り」拡散
によるバイポーラトランジスタの耐圧低下を防止し、前
記発明の目的が達成できる。
して、ｎ−型３ ｉエピタキシャル層を形成し、ｎ−型
Ｓｉ層の一部にｐ−型ウェルバイポーラｎｐｎ）ランジ
スタ、ｐチャネルＭＯ３ＦＥＴ及びｎチャネルＭＯＳＦ
ＥＴを形成するバイポーラＣＭ Ｃ） Ｓ半導体装置の
製造法であって、上記ウェルとなるｎ−型ＳｉＮ表面部
分をあらかじめ適当深さにエッチすることによりｐ型ウ
ェルの実質的厚さを減少させ、これによってウェル拡散
時間を少なくし、ｎ＋型埋込層よりの「わき上り」拡散
によるバイポーラトランジスタの耐圧低下を防止し、前
記発明の目的が達成できる。
第１図乃至第１６図は本発明をゲートアレイと称する半
導体論理回路装置に応用した場合の一実施例の製造プロ
セスを示す工程断面図である。
導体論理回路装置に応用した場合の一実施例の製造プロ
セスを示す工程断面図である。
（ａ） 第１図で示すように高比抵抗ｐ−−Ｓｉ基板
（ウェハ状サブストレート）１１の一主表面にＳｂ （
アンチモン）等をデポジットした上に低濃度のｎ−型Ｓ
ｉ層１２を３〜４μｍの厚さにエピタキシャル成長させ
るとともにｐ−型基板１１とｎ／ｉ＆１２との間にｎ＋
型埋込層１３を形成する。
（ウェハ状サブストレート）１１の一主表面にＳｂ （
アンチモン）等をデポジットした上に低濃度のｎ−型Ｓ
ｉ層１２を３〜４μｍの厚さにエピタキシャル成長させ
るとともにｐ−型基板１１とｎ／ｉ＆１２との間にｎ＋
型埋込層１３を形成する。
なお同図において、領域工はＳＢＤを含むバイポーラ素
子の形成されるべき領域、■はＭＯ８素子の形成される
べき領域とする。なお、領域■は通常バイポーラトラン
ジスタを形成する領域の一部にＳＢＤを形成するもので
あって電極形成以外は通常のバイポーラトランジスタと
同じプロセスをとる。
子の形成されるべき領域、■はＭＯ８素子の形成される
べき領域とする。なお、領域■は通常バイポーラトラン
ジスタを形成する領域の一部にＳＢＤを形成するもので
あって電極形成以外は通常のバイポーラトランジスタと
同じプロセスをとる。
（ｂｌ ｎ−型Ｓｉ層１２の表面を酸化して酸化膜（
５ｉ０２ ｆｌｕ） １４を形成しその一部をホトエツ
チング法により窓開する。この窓開された酸化膜１４を
マスクとし、ＨＦ系エッチ液によるエッチ、又はＫＯＨ
系エッチ液による異方性エッチを行ってｎ＋型埋込層の
形成されないｎ−壓層表面に深さ０．５−０．７μｍ程
度の凹陥部１０をあける。
５ｉ０２ ｆｌｕ） １４を形成しその一部をホトエツ
チング法により窓開する。この窓開された酸化膜１４を
マスクとし、ＨＦ系エッチ液によるエッチ、又はＫＯＨ
系エッチ液による異方性エッチを行ってｎ＋型埋込層の
形成されないｎ−壓層表面に深さ０．５−０．７μｍ程
度の凹陥部１０をあける。
（第２図参照）
（ｃｌ 表面の酸化膜（ＳｉＯｘ膜）１４の一部をホ
トエツチング法により窓開する。このうち一部の窓開部
以外をマスク（図示しない）で覆い、アイソレーション
のためのＢ（ホウ素）をデポジット・拡散することによ
りｐ 型拡散層１５をつくる。
トエツチング法により窓開する。このうち一部の窓開部
以外をマスク（図示しない）で覆い、アイソレーション
のためのＢ（ホウ素）をデポジット・拡散することによ
りｐ 型拡散層１５をつくる。
同様にして領域Ｉにおいてコレクタ・コンタクトのため
の他の一つの窓開部にはｐ（リン）等をデポジット・拡
散することによりｎ 型拡散層１６をつくる。これらの
ｐ 型拡散層１５．ｎ 型拡散層１６はｎ−型Ｓｉ層
１２の半分の厚さ程度に拡散される。さらに領域■にお
いて、一つの窓開部に対しｐ型ウェル形式のｋめのＢ（
ホウ素）イオン打込みを行なう（第３図参照）。
の他の一つの窓開部にはｐ（リン）等をデポジット・拡
散することによりｎ 型拡散層１６をつくる。これらの
ｐ 型拡散層１５．ｎ 型拡散層１６はｎ−型Ｓｉ層
１２の半分の厚さ程度に拡散される。さらに領域■にお
いて、一つの窓開部に対しｐ型ウェル形式のｋめのＢ（
ホウ素）イオン打込みを行なう（第３図参照）。
（ｄｌ ウェルの引伸し拡散を行なって第４図に示す
ように凹陥部（１０）内にｐ−型ウェル１７を形成する
。同時にｐ＋型型数散層１５ｐ−型基板１１に接続して
領域１と領域■とを分離する。又、コレクタ・コンタク
トのｎ 型拡散層１６もｎ＋＋埋込層１６もｎ＋＋埋込
層１３に達する。
ように凹陥部（１０）内にｐ−型ウェル１７を形成する
。同時にｐ＋型型数散層１５ｐ−型基板１１に接続して
領域１と領域■とを分離する。又、コレクタ・コンタク
トのｎ 型拡散層１６もｎ＋＋埋込層１６もｎ＋＋埋込
層１３に達する。
（ｅｌ 全面の酸化膜をいったん除去した後、第５図
に示すように新たに薄い酸化膜１８を介してＳ ｒ ｓ
Ｎ４ （シリコンナイトライド）膜１９をデポジｙ）
し、マスク処理により選択酸化のための耐酸化マスクを
形成する。このあと図示されないが一部をさらにマスク
材で覆った別々の不純物イオン打込み工程でｎ−型Ｓｉ
表面にチャネルストッパのためのｎ型及びｐ型不純物を
導入する。
に示すように新たに薄い酸化膜１８を介してＳ ｒ ｓ
Ｎ４ （シリコンナイトライド）膜１９をデポジｙ）
し、マスク処理により選択酸化のための耐酸化マスクを
形成する。このあと図示されないが一部をさらにマスク
材で覆った別々の不純物イオン打込み工程でｎ−型Ｓｉ
表面にチャネルストッパのためのｎ型及びｐ型不純物を
導入する。
げｌ Ｓｉ基体の選択酸化（ＬＯＣＯ８）を行ない第
６図に示すように耐酸化マスクの形成されない部分のＳ
ｉ表面に厚いフィルド酸化膜（Ｓ ｒ Ｏｘ膜）２０を
形成する。この酸化処理時にフィルド酸化膜下に前工程
で導入されたｐ型及びｎ型のチャネルストッパ２１が形
成される、 （ｇｌ Ｓ ｉ３ Ｎ４ 膜１９を除去し、プレ酸化
後にＳｉの低温酸化＋１’Ｊ ２２をデポジットし、第
７図に示すように領域■側でペース部のみを窓開してＢ
（ホウ素）をデポジット又はイオン打込みし浅いｐ型拡
散層（２３）をつくる。
６図に示すように耐酸化マスクの形成されない部分のＳ
ｉ表面に厚いフィルド酸化膜（Ｓ ｒ Ｏｘ膜）２０を
形成する。この酸化処理時にフィルド酸化膜下に前工程
で導入されたｐ型及びｎ型のチャネルストッパ２１が形
成される、 （ｇｌ Ｓ ｉ３ Ｎ４ 膜１９を除去し、プレ酸化
後にＳｉの低温酸化＋１’Ｊ ２２をデポジットし、第
７図に示すように領域■側でペース部のみを窓開してＢ
（ホウ素）をデポジット又はイオン打込みし浅いｐ型拡
散層（２３）をつくる。
ｆｈｌ 領域■の表面をエッチし、ゲート酸化を行な
い第８図に示すＭＯ８素子のゲート酸化膜２４を形成す
る。
い第８図に示すＭＯ８素子のゲート酸化膜２４を形成す
る。
（ｉｌ 全面にポリＳｉをデポジットし、ホトエツチ
ング処理により不要部を除去して第９図に示すように領
域■においてゲー）２化膜２４の上にポリＳｉゲート２
５を形成する。
ング処理により不要部を除去して第９図に示すように領
域■においてゲー）２化膜２４の上にポリＳｉゲート２
５を形成する。
（ｊｌ ＣＶＤ（化学気相デポジション）・５ｉｆｔ
膜２６を形成し、第１０図に示すようにｐチャネルＭＯ
８素子となる部分のみをあけてポリＳ ｉゲートをマス
クとしてＢをデポジット・拡散することにより自己整合
的にｐ 型ソース・ドレイン２７を形成する。
膜２６を形成し、第１０図に示すようにｐチャネルＭＯ
８素子となる部分のみをあけてポリＳ ｉゲートをマス
クとしてＢをデポジット・拡散することにより自己整合
的にｐ 型ソース・ドレイン２７を形成する。
（ｋｌ 新たなＣｖＤ＠ＳｉＯ２膜２８を形成し、第
１１図に示すようにｐ−型ウェルのｎチャネル間Ｏ８素
子となる部分及び領域Ｉ側のバイポーラｎｐｎ素子のエ
ミッタとなる部分をあけてＡｓ（ヒ素）又はＰ（リン）
をデポジット・拡散することによりｎ＋＋ソース・ドレ
イン２９及びｎ＋＋エミッタ３０を形成する。
１１図に示すようにｐ−型ウェルのｎチャネル間Ｏ８素
子となる部分及び領域Ｉ側のバイポーラｎｐｎ素子のエ
ミッタとなる部分をあけてＡｓ（ヒ素）又はＰ（リン）
をデポジット・拡散することによりｎ＋＋ソース・ドレ
イン２９及びｎ＋＋エミッタ３０を形成する。
（１１全面にＰＳＧ（リン・シリケートガラス）等の絶
縁膜３１をデポジットした後、第１２図に示すようにコ
ンタクトホトエッチを行ない各領域のコンタクト部を露
出する。このうち領域ＩにおいてはＳＢＤ電極を形成す
るためｎ−型５ｉＮ１２（コレクタ）の一部とｐ型（ペ
ース）層２３の一部が短絡できろように絶縁膜を窓開す
る。
縁膜３１をデポジットした後、第１２図に示すようにコ
ンタクトホトエッチを行ない各領域のコンタクト部を露
出する。このうち領域ＩにおいてはＳＢＤ電極を形成す
るためｎ−型５ｉＮ１２（コレクタ）の一部とｐ型（ペ
ース）層２３の一部が短絡できろように絶縁膜を窓開す
る。
ｍＡｌアルミニウム）を全面に蒸着（又はスパッタ）し
第１３図に示すように厚さ０．４μｍ程度のＰｕｒｅ
ＡＪ 膜（３２）を形成する。
第１３図に示すように厚さ０．４μｍ程度のＰｕｒｅ
ＡＪ 膜（３２）を形成する。
（ｎｌｓＢＤ電極となる部分のみを残してＡ）の他の部
分をエツチングにより除去する。次に４５００Ｃで１５
分アＵイ処理することによりＳＢＤ電極３２を第１４（
２）に示すように形成する。
分をエツチングにより除去する。次に４５００Ｃで１５
分アＵイ処理することによりＳＢＤ電極３２を第１４（
２）に示すように形成する。
（ｏｌ 第１５図に示すように全面にＡｌ・５ｌ（２
ｂ／ど原子Ｓｉ）を蒸着（又はスパッタ）し厚さ０．８
μｍ程度のＡｌ−８Ｉ膜（３３）を形成する。
ｂ／ど原子Ｓｉ）を蒸着（又はスパッタ）し厚さ０．８
μｍ程度のＡｌ−８Ｉ膜（３３）を形成する。
（ｐｉ Ａｌｌｌ５ ｉをホトエツチングし、その一
部を除去する。この場合第１６図に示すようにＰｕｒｅ
Ａｌ・ＳＢＤ電極３２の上にはＡｌ・Ｓｉが重ならない
ように取除くが、５ＢＤｔ極の端部ではＡｌｅ Ｓ ｉ
が重なるようになる。この後、４７０’Ｃ，６０分でア
ロイ処理し、ｋｌ−８ｉと基板、およびＳＢＤのＰｕｒ
ｅ Ａ ｌとＡｌ−８ｉとの低抵抗接触を形成し電極及
び配線が完成する。
部を除去する。この場合第１６図に示すようにＰｕｒｅ
Ａｌ・ＳＢＤ電極３２の上にはＡｌ・Ｓｉが重ならない
ように取除くが、５ＢＤｔ極の端部ではＡｌｅ Ｓ ｉ
が重なるようになる。この後、４７０’Ｃ，６０分でア
ロイ処理し、ｋｌ−８ｉと基板、およびＳＢＤのＰｕｒ
ｅ Ａ ｌとＡｌ−８ｉとの低抵抗接触を形成し電極及
び配線が完成する。
第１７図はＳＢＤ電極のＰｕｒｅＡｌ（３２）、上ＫＡ
ｌ−８ｉ（３３）が全（重なった場合の例を示す。この
場合、ＡｌｅＳｉのＳｉがＰｕｒｅＡｌ中に拡散しない
ようにＡｌｅＳｉの厚さ及びＡｌ・Ｓｉアロイ温度・時
間を制御する必要がある。
ｌ−８ｉ（３３）が全（重なった場合の例を示す。この
場合、ＡｌｅＳｉのＳｉがＰｕｒｅＡｌ中に拡散しない
ようにＡｌｅＳｉの厚さ及びＡｌ・Ｓｉアロイ温度・時
間を制御する必要がある。
以上実施例で説明した本発明によれば、ｐ−型ウェル部
のＳｉ層エッチによってｐ−型ウェルの実質的な厚さが
減少でき、この部分へのボロン打込み後の引伸し拡散時
間が短かくてすむ。このことによりｎ 型埋込層よりＳ
ｂ（アンチモン）のｎ−型Ｓｉ層への「わき上り」拡散
か少さくなり、領域Ｉのバイポーラｎｐｎ ）ランジス
タにおいてコレクタのｎ＋＋埋込層とペースｐ型層との
間での耐圧が高く保たれる。たとえば凹陥部をあげない
でｐ−型ウェルを形成した場合のバイポーラトランジス
タの耐圧は４■程度であるが、深さ０．５μｍの凹陥部
をあけた士でｐ−型ウェルを形成した本発明の場合はバ
イポーラトランジスタの耐圧は５ｖ以上となることが認
められた。
のＳｉ層エッチによってｐ−型ウェルの実質的な厚さが
減少でき、この部分へのボロン打込み後の引伸し拡散時
間が短かくてすむ。このことによりｎ 型埋込層よりＳ
ｂ（アンチモン）のｎ−型Ｓｉ層への「わき上り」拡散
か少さくなり、領域Ｉのバイポーラｎｐｎ ）ランジス
タにおいてコレクタのｎ＋＋埋込層とペースｐ型層との
間での耐圧が高く保たれる。たとえば凹陥部をあげない
でｐ−型ウェルを形成した場合のバイポーラトランジス
タの耐圧は４■程度であるが、深さ０．５μｍの凹陥部
をあけた士でｐ−型ウェルを形成した本発明の場合はバ
イポーラトランジスタの耐圧は５ｖ以上となることが認
められた。
なお、本発明によれば、プロセスの中でウェル部のエッ
チマスクはウェル拡散マスクを共用でき、エツチングの
ために工程が１回増加する程度で前記の効果が実現でき
ろ。
チマスクはウェル拡散マスクを共用でき、エツチングの
ために工程が１回増加する程度で前記の効果が実現でき
ろ。
本発明はバイポーラＣＭＯ８半導体装置に適用すること
ができる。
ができる。
第１図乃至第１７図は本発明の一実施例を示すハイホー
ラＣ’ＭＯ５半導体装置の製造プロセスの工程断面図で
ある。 ８１８図乃至第２０図はバイポーラＣＭＯ５半導体装置
の製造プロセスのこれまでの例を示す一部工程断面図で
ある。 １０・・・凹陥部、１１・・・ｐ−型Ｓｉ基板（サブス
トレート）、１２・・・エピタキシャル成ｉｎ ｆｆ
ｌＳｉ層、１３・・・ｎ＋＋埋込層、１４・・・表面酸
化膜（Ｓ ｉＯｒ ＪＩｉ ）、ｉｓ・ ｐ＋型型数散
層１６・・−ｎ＋型型数散層１７・・・ｐ−型フェル、
１８・・・酸化膜、１９−・・窒化！ＩＮ （Ｓ ｊａ
Ｎ４ 膜）、２０ ・・・７ イーｙｖ ）”酸化膜
。
ラＣ’ＭＯ５半導体装置の製造プロセスの工程断面図で
ある。 ８１８図乃至第２０図はバイポーラＣＭＯ５半導体装置
の製造プロセスのこれまでの例を示す一部工程断面図で
ある。 １０・・・凹陥部、１１・・・ｐ−型Ｓｉ基板（サブス
トレート）、１２・・・エピタキシャル成ｉｎ ｆｆ
ｌＳｉ層、１３・・・ｎ＋＋埋込層、１４・・・表面酸
化膜（Ｓ ｉＯｒ ＪＩｉ ）、ｉｓ・ ｐ＋型型数散
層１６・・−ｎ＋型型数散層１７・・・ｐ−型フェル、
１８・・・酸化膜、１９−・・窒化！ＩＮ （Ｓ ｊａ
Ｎ４ 膜）、２０ ・・・７ イーｙｖ ）”酸化膜
。
Claims (2)
- １．半導体基板の一主表面に一部で基板と導電型の異な
る高濃度第１導電型埋込層を埋め込んでこの上に低濃度
の第１導電型半導体層を形成し、この第１導電型半導体
層のうち上記埋込層の形成されない部分に基板と同じ導
電型である第２導電型のウェル（半導体領域）を形成し
、この第２導電型ウェル表面とウェルの形成されない第
１導電型半導体層表面とにわたって相補型ＭＯＳＦＥＴ
やバイポーラトランジスタ等の半導体能動素子を形成す
る半導体装置の製造法であって、上記ウェルとなる基板
表面部分をあらかじめ適当深さにエッチすることにより
第２導電型ウェルの実質的の厚さを減少させることを特
徴とする半導体装置の製造法。 - ２．上記半導体基板はｐ型シリコンＳｉからなり、第１
導電型半導体層をｎ型Ｓｉ層、第２導電型ウェルをｐ型
ウェルとする特許請求の範囲第１項に記載の半導体装置
の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178370A JPS6158263A (ja) | 1984-08-29 | 1984-08-29 | 半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178370A JPS6158263A (ja) | 1984-08-29 | 1984-08-29 | 半導体装置の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6158263A true JPS6158263A (ja) | 1986-03-25 |
Family
ID=16047304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178370A Pending JPS6158263A (ja) | 1984-08-29 | 1984-08-29 | 半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6158263A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05199840A (ja) * | 1991-10-18 | 1993-08-10 | Airemu Kk | 食品およびその製造方法 |
| KR100273858B1 (ko) * | 1995-12-30 | 2001-01-15 | 다니구찌 이찌로오 | 반도체장치 및 그 제조방법 |
-
1984
- 1984-08-29 JP JP59178370A patent/JPS6158263A/ja active Pending
Cited By (4)
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