JPS62235769A - トランジスタ製造方法 - Google Patents
トランジスタ製造方法Info
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- JPS62235769A JPS62235769A JP62071296A JP7129687A JPS62235769A JP S62235769 A JPS62235769 A JP S62235769A JP 62071296 A JP62071296 A JP 62071296A JP 7129687 A JP7129687 A JP 7129687A JP S62235769 A JPS62235769 A JP S62235769A
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- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/123—Polycrystalline diffuse anneal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置に係り、特にバイポーラトランジス
タ、及びバイポーラトランジスタと電界効果トランジス
タ特に0MO8形(相補形金属酸化物シリコン)トラン
ジスタの双方を含む集積回路に関する。
タ、及びバイポーラトランジスタと電界効果トランジス
タ特に0MO8形(相補形金属酸化物シリコン)トラン
ジスタの双方を含む集積回路に関する。
従来の技術及び゛その問題点
電界効果トランジスタは主にデジタル分野で使用されて
いるが、無線信号処理などのアナログ分野ではバイポー
ラトランジスタの方がより適している。しかし、例えば
電話等、ある種の分野ではデジタル信号とアナログ信号
の両方を処理する必要があり、このためには一般に周辺
回路に附随して2つの回路チップを設ける必要がある。
いるが、無線信号処理などのアナログ分野ではバイポー
ラトランジスタの方がより適している。しかし、例えば
電話等、ある種の分野ではデジタル信号とアナログ信号
の両方を処理する必要があり、このためには一般に周辺
回路に附随して2つの回路チップを設ける必要がある。
バイポーラ及びMOS技術を同一チップ上で結合しよう
とする試みは数多くあるが今日まで完全に成功した例は
ない。通常採用されているのは0MO8能力をSBC(
標準埋込みコレクタ)バイポーラ技術に追加する方法で
ある。しかしこれにより得られる装置ではバイポーラト
ランジスタの性能は優れていても0MO8性能が劣る。
とする試みは数多くあるが今日まで完全に成功した例は
ない。通常採用されているのは0MO8能力をSBC(
標準埋込みコレクタ)バイポーラ技術に追加する方法で
ある。しかしこれにより得られる装置ではバイポーラト
ランジスタの性能は優れていても0MO8性能が劣る。
また、バイポーラトランジスタを優れた0MO8技術に
追加しようとすると、その結果形成される三重拡散構造
が高い寄生抵抗を有するためバイポーラ性能が劣る。
追加しようとすると、その結果形成される三重拡散構造
が高い寄生抵抗を有するためバイポーラ性能が劣る。
本発明は上記の問題点を軽減又は解決することを目的と
する。
する。
本出願人による出願中の英国特許出願第8603322
号は特に0MO8製造過程と両立し得る構造を有する多
結晶シリコンエミッタを有するバイポーラトランジスタ
及びかかるバイポーラトランジスタの製造方法に関する
。この方法は良好なトランジスタを提供できるが、本出
願人は別の方法によりざらに歩留りが向上できることを
見出した。
号は特に0MO8製造過程と両立し得る構造を有する多
結晶シリコンエミッタを有するバイポーラトランジスタ
及びかかるバイポーラトランジスタの製造方法に関する
。この方法は良好なトランジスタを提供できるが、本出
願人は別の方法によりざらに歩留りが向上できることを
見出した。
問題点を解決するための手段
本発明はn形(p形)にドープされたウェルを有する半
導体基板を設け、このウェル中にp形(n形)層を形成
し、この層に接触してエミッタを設け、層中を延在する
p+形(n+形)ベース接触領域を該エミッタをマスク
に使ってエミッタに整合して形成し、コレクタ接触領域
を形成し、コレクタ接触領域及びベース及びエミッタに
電気接続部分を設ける段階よりなるバイポーラトランジ
スタの!j造方法を提供する。
導体基板を設け、このウェル中にp形(n形)層を形成
し、この層に接触してエミッタを設け、層中を延在する
p+形(n+形)ベース接触領域を該エミッタをマスク
に使ってエミッタに整合して形成し、コレクタ接触領域
を形成し、コレクタ接触領域及びベース及びエミッタに
電気接続部分を設ける段階よりなるバイポーラトランジ
スタの!j造方法を提供する。
本発明はまたバイポーラトランジスタとこれと相補対を
なす電界効果(MOS))−ランジスタとを共通の基板
上の・それぞれのウェル中に同時に形成するトランジス
タ製造方法であって、フィールド酸化物を形成して素子
形成領域を画成し、基板をマスキングし、マスク中に窓
を形成してパイボ一う素子領域を実質的に全て露出し、
窓を通してドーパントを注入してバイポーラ領域中に層
を画成し、多結晶シリコンを選択的に堆積してバイポー
ラトランジスタのエミッタ及びMOSトランジスタのゲ
ートを画成し、多結晶シリコン領域を注入用マスクとし
て使って一のMOSトランジスタのソース及びドレイン
領域及びバイポーラトランジスタのベース接触領域とを
イオン注入により形成し、バイポーラトランジスタのコ
レクタ接触領域及び他のMOSトランジスタのソース及
びドレイン領域をイオン注入により形成し、組立体全体
の上に絶縁層を施し、さらに各トランジスタに電気接続
部分を形成する段階よりなることを特徴とする方法を提
供する。
なす電界効果(MOS))−ランジスタとを共通の基板
上の・それぞれのウェル中に同時に形成するトランジス
タ製造方法であって、フィールド酸化物を形成して素子
形成領域を画成し、基板をマスキングし、マスク中に窓
を形成してパイボ一う素子領域を実質的に全て露出し、
窓を通してドーパントを注入してバイポーラ領域中に層
を画成し、多結晶シリコンを選択的に堆積してバイポー
ラトランジスタのエミッタ及びMOSトランジスタのゲ
ートを画成し、多結晶シリコン領域を注入用マスクとし
て使って一のMOSトランジスタのソース及びドレイン
領域及びバイポーラトランジスタのベース接触領域とを
イオン注入により形成し、バイポーラトランジスタのコ
レクタ接触領域及び他のMOSトランジスタのソース及
びドレイン領域をイオン注入により形成し、組立体全体
の上に絶縁層を施し、さらに各トランジスタに電気接続
部分を形成する段階よりなることを特徴とする方法を提
供する。
エミッタをマスクとして使って接触領域を整合させるこ
とにより従来必要であったマーキング段階を省略できる
。この結果、従来必要であった工程数が減り、それに伴
って歩留りが向上する。
とにより従来必要であったマーキング段階を省略できる
。この結果、従来必要であった工程数が減り、それに伴
って歩留りが向上する。
実施例
以下、本発明を実施例について図面を参照しながら説明
する。
する。
図面を参照するに、第1のマスク及びフォトレジスト(
図示せず)を使ってn形ウェル36及び37(第1図)
がp形基板4中に例えばリンのイオン注入及び通常のド
ライブインにより画成される。第2のマスク(図示せず
)を使ってp形シリコン基板32の表面上に堆積された
窒化珪素層31又は二酸化珪素上の窒化珪素にパターン
が形成され、素子形成領域とフィールド酸化物が成長さ
せられる領域とが区別される。窒化珪素領域31は第1
図に示すように素子形成領域に対応する基板32表面上
の位置に残される。フィールドドーパント(図示せず)
を適当なマスクを使って例えばホウ素及び/又はリンの
イオン注入により窒化物層31中に開設された窓を通し
て注入してもよい。次いで基板が酸化され窓部分中にフ
ィールド酸化物33(・第2図)が形成される。窒化物
領域31がエツチングにより除去された後基板はさらに
酸化され厚いフィールド酸化物領域33の中間に薄い酸
化物領域34が形成される。次いで第3のマスク(図示
せず)を使ってフォトレジスト層41中に窓40が画成
され、この窓を介して例えばホウ素などのp形ドーパン
トがイオン注入されてp形層42が形成される。このp
形層42の中心部分はバイポーラトランジスタのベース
領域として使われる。層42は比較的広い領域にわたっ
て堆積されるためこの段階においては整合はさほど厳密
でなくてもよい。さらに第4のマスク(図示せず)及び
適当なフォトレジスト層を使ってp形層42を覆ってい
る薄い酸化物領域中に窓43が開設される。以下の説明
より明らかなように、この際の整合は厳密でなくともよ
い。多結晶シリコントランジスタについて界面酸化物層
が必要であればこの段階で適当な処理がなされる。次い
でフォトレジストが除去され非ドープ多結晶シリコン層
が堆積されヒ素又はリンによりイオン注入が行なわれる
。次いでパターン形成がなされて多結晶エミッタ44及
びゲート45及び46が形成される(第4図)。次いで
多結晶シリコン44及び45が薄い酸化物層の適当な領
域共々適当にバターンン化されたフォトレジスト47a
で保護された後例えばホウ素などのp+トド−ントが注
入されてバイポーラ素子用ベース接触領域47゜nチャ
ンネルMOSトランジスタ用基板接触領域48、及びn
チャンネルMOSトランジスタ用ソース及びドレイン領
域49及び50が形成される。
図示せず)を使ってn形ウェル36及び37(第1図)
がp形基板4中に例えばリンのイオン注入及び通常のド
ライブインにより画成される。第2のマスク(図示せず
)を使ってp形シリコン基板32の表面上に堆積された
窒化珪素層31又は二酸化珪素上の窒化珪素にパターン
が形成され、素子形成領域とフィールド酸化物が成長さ
せられる領域とが区別される。窒化珪素領域31は第1
図に示すように素子形成領域に対応する基板32表面上
の位置に残される。フィールドドーパント(図示せず)
を適当なマスクを使って例えばホウ素及び/又はリンの
イオン注入により窒化物層31中に開設された窓を通し
て注入してもよい。次いで基板が酸化され窓部分中にフ
ィールド酸化物33(・第2図)が形成される。窒化物
領域31がエツチングにより除去された後基板はさらに
酸化され厚いフィールド酸化物領域33の中間に薄い酸
化物領域34が形成される。次いで第3のマスク(図示
せず)を使ってフォトレジスト層41中に窓40が画成
され、この窓を介して例えばホウ素などのp形ドーパン
トがイオン注入されてp形層42が形成される。このp
形層42の中心部分はバイポーラトランジスタのベース
領域として使われる。層42は比較的広い領域にわたっ
て堆積されるためこの段階においては整合はさほど厳密
でなくてもよい。さらに第4のマスク(図示せず)及び
適当なフォトレジスト層を使ってp形層42を覆ってい
る薄い酸化物領域中に窓43が開設される。以下の説明
より明らかなように、この際の整合は厳密でなくともよ
い。多結晶シリコントランジスタについて界面酸化物層
が必要であればこの段階で適当な処理がなされる。次い
でフォトレジストが除去され非ドープ多結晶シリコン層
が堆積されヒ素又はリンによりイオン注入が行なわれる
。次いでパターン形成がなされて多結晶エミッタ44及
びゲート45及び46が形成される(第4図)。次いで
多結晶シリコン44及び45が薄い酸化物層の適当な領
域共々適当にバターンン化されたフォトレジスト47a
で保護された後例えばホウ素などのp+トド−ントが注
入されてバイポーラ素子用ベース接触領域47゜nチャ
ンネルMOSトランジスタ用基板接触領域48、及びn
チャンネルMOSトランジスタ用ソース及びドレイン領
域49及び50が形成される。
この段階ではフォトレジストマスクのかわりに酸化物マ
スクを使用してもよい。この技術においては露出したシ
リコンが酸化されて酸化層が成長される。この層の厚さ
は多結晶シリコン上では隣接のソース及びドレイン領域
上におけるよりも厚い(典型的には1000〜1400
人)。この場合のマスクは標準的なS/Dマスクでよく
厳密な整合は不要である。
スクを使用してもよい。この技術においては露出したシ
リコンが酸化されて酸化層が成長される。この層の厚さ
は多結晶シリコン上では隣接のソース及びドレイン領域
上におけるよりも厚い(典型的には1000〜1400
人)。この場合のマスクは標準的なS/Dマスクでよく
厳密な整合は不要である。
さらに列のマスクを使ってフォトレジスト51の層に適
当なパターンが付与されて窓が開設され、例えばヒ素な
どの゛n+ドーパントが注入されてバイポーラ素子用の
コレクタ接触領域、nチャンネルMOSトランジスタの
ドレイン領域53及び54、及びnチャンネルMOSト
ランジスタのウ一 8 − エル接触領域55が形成される(第5図)。フォトレジ
スト51は次いで除去されウェハが酸化された後例えば
P、S、G、(燐珪酸塩ガラス)又はBPSG(硼燐珪
酸塩ガラス)が堆積され、rm化物」層が形成される。
当なパターンが付与されて窓が開設され、例えばヒ素な
どの゛n+ドーパントが注入されてバイポーラ素子用の
コレクタ接触領域、nチャンネルMOSトランジスタの
ドレイン領域53及び54、及びnチャンネルMOSト
ランジスタのウ一 8 − エル接触領域55が形成される(第5図)。フォトレジ
スト51は次いで除去されウェハが酸化された後例えば
P、S、G、(燐珪酸塩ガラス)又はBPSG(硼燐珪
酸塩ガラス)が堆積され、rm化物」層が形成される。
酸化過程の際それに伴なう熱処理により注入元素のドラ
イブインがなされる。またこの段階でエミッタからベー
ス領域42への拡散が生じてp−影領域50が形成され
る(第6図及び第7図)。
イブインがなされる。またこの段階でエミッタからベー
ス領域42への拡散が生じてp−影領域50が形成され
る(第6図及び第7図)。
さらに別のマスクを使って窓が酸化物中に開設されて下
側の領域に対する必要な電気接続が与えられる。このよ
うに処理された基板は次いで例えばメタライゼーション
を施され、金属層にさらに別のマスクを使ってパターン
を形成することにより第6図の構造が得られる。
側の領域に対する必要な電気接続が与えられる。このよ
うに処理された基板は次いで例えばメタライゼーション
を施され、金属層にさらに別のマスクを使ってパターン
を形成することにより第6図の構造が得られる。
第6図のバイポーラ/0MO8構造ではバイポーラトラ
ンジスタを符号1で、またnチャンネル及びpチャンネ
ル0閘OSトランジスタを符号2及び3でそれぞれ示す
。nチャンネルトランジスタ2は基板4中に直接に形成
されるがバイポーラトランジスタ1及びpチャンネルト
ランジスタ3はそれぞれn形ウェル5及び6中に形成さ
れる。
ンジスタを符号1で、またnチャンネル及びpチャンネ
ル0閘OSトランジスタを符号2及び3でそれぞれ示す
。nチャンネルトランジスタ2は基板4中に直接に形成
されるがバイポーラトランジスタ1及びpチャンネルト
ランジスタ3はそれぞれn形ウェル5及び6中に形成さ
れる。
nチャンネル形トランジスタ2はn“形ソース及びドレ
イン領域7及び8.ソース及びドレインへの外部金属コ
ンタクト部分9及び10.ゲート酸化物12を伴なう多
結晶シリコンゲート11.基板4へのp+形接接触部1
3び対応する金属コンタクト部分14.及び絶縁酸化物
15を含む。pチャンネル形トランジスタ3はp+形ソ
ース及びドレイン領域17及び18及び対応する金属コ
ンタクト部分19及び20.ゲート酸化物22を伴なう
多結晶シリコンゲート21.n形ウェル6へのn+形接
接触部23び対応する金属コンタクト部分24.及び絶
縁酸化物15を含む。バイポーラトランジスタ1はn形
ウェル5をコレクタとして使用し、またコレクタと協働
するn+形コレクタ接触部及びこれ゛に接触する外部金
属コンタクト部分26を有する。このトランジスタのベ
ースは27のp+形接触領域27及び27a及びこれら
を結ぶp影領域28よりなり、さらに2つの外部金属接
続部分26a及び26bが協働する。エミッタはp影領
域28と直接に又は非常に薄い酸化物フィルム(図示せ
ず)を介して接触しているn+形多結晶シリコン部分2
9よりなる。多結晶シリコンエミッタには外部との電気
接続部分(図示せず)が設けられる。
イン領域7及び8.ソース及びドレインへの外部金属コ
ンタクト部分9及び10.ゲート酸化物12を伴なう多
結晶シリコンゲート11.基板4へのp+形接接触部1
3び対応する金属コンタクト部分14.及び絶縁酸化物
15を含む。pチャンネル形トランジスタ3はp+形ソ
ース及びドレイン領域17及び18及び対応する金属コ
ンタクト部分19及び20.ゲート酸化物22を伴なう
多結晶シリコンゲート21.n形ウェル6へのn+形接
接触部23び対応する金属コンタクト部分24.及び絶
縁酸化物15を含む。バイポーラトランジスタ1はn形
ウェル5をコレクタとして使用し、またコレクタと協働
するn+形コレクタ接触部及びこれ゛に接触する外部金
属コンタクト部分26を有する。このトランジスタのベ
ースは27のp+形接触領域27及び27a及びこれら
を結ぶp影領域28よりなり、さらに2つの外部金属接
続部分26a及び26bが協働する。エミッタはp影領
域28と直接に又は非常に薄い酸化物フィルム(図示せ
ず)を介して接触しているn+形多結晶シリコン部分2
9よりなる。多結晶シリコンエミッタには外部との電気
接続部分(図示せず)が設けられる。
効率の高い多結晶シリコンエミッタを使うことによりバ
イポーラトランジスタのベース及びコレクタ領域は高い
電流利得を維持しつつ低いベースコレクタ直列抵抗が得
られるように最適化することができる。この自由度は従
来の例えば三重拡散形バイポーラトランジスタなどでは
得られない。
イポーラトランジスタのベース及びコレクタ領域は高い
電流利得を維持しつつ低いベースコレクタ直列抵抗が得
られるように最適化することができる。この自由度は従
来の例えば三重拡散形バイポーラトランジスタなどでは
得られない。
CMOSトランジスタのソース及びドレイン領域は多結
晶シリコンゲートがあるため完全に整合して形成され、
バイポーラデバイスのエミッタのみが領域42及び47
よりなるベースと半自己整合する。しかしこれは性能に
影響しない。
晶シリコンゲートがあるため完全に整合して形成され、
バイポーラデバイスのエミッタのみが領域42及び47
よりなるベースと半自己整合する。しかしこれは性能に
影響しない。
第6図に示す構造のバイポーラトランジスタは製造の際
従来の0MO8過程で使うマスクの外に2つ余分にマス
クが必要になるだけであり、非常に高い性能を有するこ
とが見出された。このように、本発明によるバイポーラ
及び0MO8集積技術により、高いアナログ及びデジタ
ル動作性能を有し同一チップ上に同時に形成されたバイ
ポーラ及びCMOSトランジスタよりなる素子が提供さ
れる。
従来の0MO8過程で使うマスクの外に2つ余分にマス
クが必要になるだけであり、非常に高い性能を有するこ
とが見出された。このように、本発明によるバイポーラ
及び0MO8集積技術により、高いアナログ及びデジタ
ル動作性能を有し同一チップ上に同時に形成されたバイ
ポーラ及びCMOSトランジスタよりなる素子が提供さ
れる。
本発明技術はまたバイポーラ「n形ウェル」マスクを加
え、イオン注入し、CMO8用p形ウェルの一部にドラ
イブインにより拡散させることによりp形ウェルCMO
8技術にも容易に拡張できる。他の過程は実質的に既に
説明した通りである。
え、イオン注入し、CMO8用p形ウェルの一部にドラ
イブインにより拡散させることによりp形ウェルCMO
8技術にも容易に拡張できる。他の過程は実質的に既に
説明した通りである。
このようにして製造されたバイポーラ素子の例を第7図
に示す。
に示す。
以上説明した例ではMOSトランジスタのゲート及びバ
イポーラトランジスタのエミッタに多結晶シリコンを使
用したが、多結晶シリコンのみが使用可能な唯一の゛材
料ではない。適当な特性を有していれば他の材料を使っ
てMOSトランジスタのゲート及びバイポーラトランジ
スタのエミッタを形成することもできる。キャリアのソ
ース及びエミッタを形成するドーパントを含む導電材料
を使用することができる。多結晶シリコンの代りに使用
できる材料の例としては例えば酸素ドープ多結晶シリコ
ン、耐熱金属又は耐熱金属シリサイド。
イポーラトランジスタのエミッタに多結晶シリコンを使
用したが、多結晶シリコンのみが使用可能な唯一の゛材
料ではない。適当な特性を有していれば他の材料を使っ
てMOSトランジスタのゲート及びバイポーラトランジ
スタのエミッタを形成することもできる。キャリアのソ
ース及びエミッタを形成するドーパントを含む導電材料
を使用することができる。多結晶シリコンの代りに使用
できる材料の例としては例えば酸素ドープ多結晶シリコ
ン、耐熱金属又は耐熱金属シリサイド。
アモルファスシリコン(水素添加)などが挙げられる。
ドープされた多結晶シリコンは本出願人による英国特許
出願第8504725号に記載の方法で製造できる。
出願第8504725号に記載の方法で製造できる。
要約すると、本発明はCMOSトランジスタ製造過程と
両立するバイポーラトランジスタの製造方法を提供する
。本発明方法では多結晶エミッタ形のトランジスタが、
ウェル中にp形層を形成し、この層に接触して多結晶エ
ミッタを形成し、このエミッタをp+形ベース接触領域
のイオン注入用マスクとして使用し、さらに素子に電気
接続部分を形成する過程により製造される。
両立するバイポーラトランジスタの製造方法を提供する
。本発明方法では多結晶エミッタ形のトランジスタが、
ウェル中にp形層を形成し、この層に接触して多結晶エ
ミッタを形成し、このエミッタをp+形ベース接触領域
のイオン注入用マスクとして使用し、さらに素子に電気
接続部分を形成する過程により製造される。
第1図〜第7図は夫々多結晶シリコンエミッタを有する
バイポーラトランジスタ及びこれと相補的なCMOSト
ランジスタ対をバイポーラ/CMO8併合集結回路中に
形成する製造過程を示す図である。 1・・・バイポーラトランジスタ、2・・・nチャンネ
ルCMOSトランジスタ、3・・・nチャンネルCMO
Sトランジスタ、4,32・・・基板、5,6゜36.
37・・・n形ウェル、7・・・n+形ソース領域、8
・・・n+形トドレイン領域9.10.14.19゜2
0.24.26.26a、26b・・・金属コンタクト
部分、11.21・・・多結晶シリコンゲート、12.
22・・・ゲート酸化物、13.27.27a・・・p
+形接触領域、15・・・絶縁酸化物、17・・・p+
形リソース領域18・・・p+形トドレイン領域23・
・・n+形接触領域、28・・・P影領域、29・・・
n+形多結晶シリコン、31・・・窒化物領域、33・
・・フィールド酸化物領域、34・・・酸化物領域、4
0.43・・・窓、41.418・・・フォトレジスト
、42・・・p形層、44・・・多結晶エミッタ、45
゜46・・・ゲート、47・・・ベース接触領域、48
・・・基板接触領域、49・・・ソース領域、50.5
3゜54・・・ドレイン領域、52・・・コレクタ接触
領域、55・・・ウェル接触領域。
バイポーラトランジスタ及びこれと相補的なCMOSト
ランジスタ対をバイポーラ/CMO8併合集結回路中に
形成する製造過程を示す図である。 1・・・バイポーラトランジスタ、2・・・nチャンネ
ルCMOSトランジスタ、3・・・nチャンネルCMO
Sトランジスタ、4,32・・・基板、5,6゜36.
37・・・n形ウェル、7・・・n+形ソース領域、8
・・・n+形トドレイン領域9.10.14.19゜2
0.24.26.26a、26b・・・金属コンタクト
部分、11.21・・・多結晶シリコンゲート、12.
22・・・ゲート酸化物、13.27.27a・・・p
+形接触領域、15・・・絶縁酸化物、17・・・p+
形リソース領域18・・・p+形トドレイン領域23・
・・n+形接触領域、28・・・P影領域、29・・・
n+形多結晶シリコン、31・・・窒化物領域、33・
・・フィールド酸化物領域、34・・・酸化物領域、4
0.43・・・窓、41.418・・・フォトレジスト
、42・・・p形層、44・・・多結晶エミッタ、45
゜46・・・ゲート、47・・・ベース接触領域、48
・・・基板接触領域、49・・・ソース領域、50.5
3゜54・・・ドレイン領域、52・・・コレクタ接触
領域、55・・・ウェル接触領域。
Claims (7)
- (1)n形(p形)にドープされたウェルを有する半導
体基板を設け、該ウェル中にp形(n形)層を形成し、
該層に接触してエミッタを設け、該層中を延在するp^
+形(n^+形)ベース接触領域を該エミッタをマスク
に使って該エミッタに整合して形成し、コレクタ接触領
域を形成し、該コレクタ接触領域及びベース及びエミッ
タに電気接続部分を設ける段階よりなるバイポーラトラ
ンジスタの製造方法。 - (2)該エミッタは多結晶シリコン(ポリシリコン)よ
りなることを特徴とする特許請求の範囲第1項記載の方
法。 - (3)バイポーラトランジスタが相補的な対をなす電界
効果トランジスタと同時に製造されることを特徴とする
特許請求の範囲第1項記載の方法。 - (4)ポリシリコンエミッタと基板との間に絶縁物が設
けられ、該絶縁物の厚さは電子がトンネル効果により通
過できるように十分に薄くされることを特徴とする特許
請求の範囲第3項記載の方法。 - (5)バイポーラトランジスタがn形基板中のp形ウェ
ル中に含まれるn形ウェル中に形成されることを特徴と
する特許請求の範囲第3項記載の方法。 - (6)バイポーラトランジスタとこれと相補対をなす電
界効果(MOS)トランジスタとを共通の基板上のそれ
ぞれのウェル中に同時に形成するトランジスタ製造方法
であって、フィールド酸化物を形成して素子形成領域を
画成し、基板をマスキングし、該マスク中に窓を形成し
てバイポーラ素子領域を実質的に全て露出し、該窓を通
してドーパントを注入してバイポーラ領域中に層を画成
し、多結晶シリコンを選択的に堆積してバイポーラトラ
ンジスタのエミッタ及びMOSトランジスタのゲートを
画成し、該多結晶シリコン領域を注入用マスクとして使
って一のMOSトランジスタのソース及びドレイン領域
及び該バイポーラトランジスタのベース接触領域とをイ
オン注入により形成し、該バイポーラトランジスタのコ
レクタ接触領域及び他のMOSトランジスタのソース及
びドレイン領域をイオン注入により形成し、組立体全体
の上に絶縁層を施し、さらに各トランジスタに電気接続
部分を形成する段階よりなることを特徴とする方法。 - (7)特許請求の範囲第1項記載の方法により製造され
たトランジスタを複数含む集積回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB8607594A GB2188479B (en) | 1986-03-26 | 1986-03-26 | Semiconductor devices |
GB8607594 | 1986-03-26 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62235769A true JPS62235769A (ja) | 1987-10-15 |
Family
ID=10595316
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62071296A Pending JPS62235769A (ja) | 1986-03-26 | 1987-03-25 | トランジスタ製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4965216A (ja) |
EP (1) | EP0239216A3 (ja) |
JP (1) | JPS62235769A (ja) |
KR (1) | KR950003931B1 (ja) |
GB (1) | GB2188479B (ja) |
Families Citing this family (14)
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---|---|---|---|---|
US4933295A (en) * | 1987-05-08 | 1990-06-12 | Raytheon Company | Method of forming a bipolar transistor having closely spaced device regions |
KR900001062B1 (ko) * | 1987-09-15 | 1990-02-26 | 강진구 | 반도체 바이 씨 모오스 장치의 제조방법 |
GB8810973D0 (en) * | 1988-05-10 | 1988-06-15 | Stc Plc | Improvements in integrated circuits |
KR910009739B1 (ko) * | 1988-07-13 | 1991-11-29 | 삼성전자 주식회사 | 반도체장치의 제조방법 |
US5091760A (en) * | 1989-04-14 | 1992-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
JP2842682B2 (ja) * | 1990-11-08 | 1999-01-06 | シャープ株式会社 | 半導体装置の製造方法 |
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JPS60136372A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体装置の製造方法 |
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US3951693A (en) * | 1974-01-17 | 1976-04-20 | Motorola, Inc. | Ion-implanted self-aligned transistor device including the fabrication method therefor |
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JPS54128683A (en) * | 1978-03-27 | 1979-10-05 | Ibm | Method of fabricating emitterrbase matching bipolar transistor |
US4311532A (en) * | 1979-07-27 | 1982-01-19 | Harris Corporation | Method of making junction isolated bipolar device in unisolated IGFET IC |
JPS5758356A (en) * | 1980-09-26 | 1982-04-08 | Toshiba Corp | Manufacture of semiconductor device |
JPS6010776A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | バイポーラトランジスタの製造方法 |
JPS61147571A (ja) * | 1984-12-21 | 1986-07-05 | Toshiba Corp | ヘテロ接合バイポ−ラトランジスタの製造方法 |
GB8504725D0 (en) * | 1985-02-23 | 1985-03-27 | Standard Telephones Cables Ltd | Integrated circuits |
GB8507624D0 (en) * | 1985-03-23 | 1985-05-01 | Standard Telephones Cables Ltd | Semiconductor devices |
-
1986
- 1986-03-26 GB GB8607594A patent/GB2188479B/en not_active Expired - Fee Related
-
1987
- 1987-02-12 EP EP87301212A patent/EP0239216A3/en not_active Ceased
- 1987-03-10 KR KR1019870002112A patent/KR950003931B1/ko not_active IP Right Cessation
- 1987-03-25 JP JP62071296A patent/JPS62235769A/ja active Pending
-
1990
- 1990-01-26 US US07/471,031 patent/US4965216A/en not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57154869A (en) * | 1981-03-20 | 1982-09-24 | Hitachi Ltd | Semiconductor device |
JPS58225663A (ja) * | 1982-06-23 | 1983-12-27 | Toshiba Corp | 半導体装置の製造方法 |
JPS60136372A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
GB2188479A (en) | 1987-09-30 |
GB8607594D0 (en) | 1986-04-30 |
EP0239216A3 (en) | 1990-03-14 |
GB2188479B (en) | 1990-05-23 |
KR870009491A (ko) | 1987-10-27 |
EP0239216A2 (en) | 1987-09-30 |
US4965216A (en) | 1990-10-23 |
KR950003931B1 (ko) | 1995-04-21 |
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