JPH0628316B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0628316B2 JPH0628316B2 JP62184794A JP18479487A JPH0628316B2 JP H0628316 B2 JPH0628316 B2 JP H0628316B2 JP 62184794 A JP62184794 A JP 62184794A JP 18479487 A JP18479487 A JP 18479487A JP H0628316 B2 JPH0628316 B2 JP H0628316B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置及びその製造方法に関し、特にＭＯ
Ｓ型半導体装置およびその製造方法に関する。
Ｓ型半導体装置およびその製造方法に関する。
ＭＯＳ型半導体装置の小型化にともなってＭＯＳトラン
ジスタの短チャネル化が必要となってきている。ＭＯＳ
トランジスタを短チャネル化するうえで生ずる問題の一
つに、ソース・ドレイン間の耐圧低下がある。短チャネ
ル化によって半導体基体中の基板電流が増大し、ソース
拡散領域と基体間のＰＮ接合が順方向にバイアスされる
とドレイン−基体−ソース間のバイポーラトランジスタ
がオンとなり、いわゆるスタップバックと呼ばれる状態
になる。スナップバックによるソース・ドレイン間の耐
圧劣化は、ＮチャネルＭＯＳトランジスタの短チャネル
化において特に重大な問題となる。
ジスタの短チャネル化が必要となってきている。ＭＯＳ
トランジスタを短チャネル化するうえで生ずる問題の一
つに、ソース・ドレイン間の耐圧低下がある。短チャネ
ル化によって半導体基体中の基板電流が増大し、ソース
拡散領域と基体間のＰＮ接合が順方向にバイアスされる
とドレイン−基体−ソース間のバイポーラトランジスタ
がオンとなり、いわゆるスタップバックと呼ばれる状態
になる。スナップバックによるソース・ドレイン間の耐
圧劣化は、ＮチャネルＭＯＳトランジスタの短チャネル
化において特に重大な問題となる。
従来、Ｎチャネルトランジスタのスナップバック電圧を
改善する構造として、Ｎ型ソース領域の底面に、基板の
不純物濃度よりも高濃度のＰ型拡散領域を接するように
設置したものが知られている。このような構造を実現す
る方法としては、第３図に示すように、ゲート電極３を
マスクとして、Ｎ型不純物と、Ｐ型不純物をイオン打ち
込みし、Ｎ型ソース領域４、Ｎ型ドレイン領域５及びＰ
＋型領域８Ａを形成する方法が知られている。この場合
にはＮ型ドレイン領域５の下にもＰ＋型領域８Ａが形成
される。尚第３図において６は層間絶縁膜である。
改善する構造として、Ｎ型ソース領域の底面に、基板の
不純物濃度よりも高濃度のＰ型拡散領域を接するように
設置したものが知られている。このような構造を実現す
る方法としては、第３図に示すように、ゲート電極３を
マスクとして、Ｎ型不純物と、Ｐ型不純物をイオン打ち
込みし、Ｎ型ソース領域４、Ｎ型ドレイン領域５及びＰ
＋型領域８Ａを形成する方法が知られている。この場合
にはＮ型ドレイン領域５の下にもＰ＋型領域８Ａが形成
される。尚第３図において６は層間絶縁膜である。
また第４図に示すように、Ｎ型ソース領域４の下部のみ
にＰ＋型領域８Ｂを形成するには通常のリソグラフィー
技術を用い、フォトレジストでＮ型ドレイン領域５を覆
い、フォトレジストとゲート電極３をマスクとしてＮ型
ソース領域４のみにＰ型不純物イオンを打ち込む方法が
用いられている。
にＰ＋型領域８Ｂを形成するには通常のリソグラフィー
技術を用い、フォトレジストでＮ型ドレイン領域５を覆
い、フォトレジストとゲート電極３をマスクとしてＮ型
ソース領域４のみにＰ型不純物イオンを打ち込む方法が
用いられている。
第３図に示した従来の半導体装置では、ドレイン側にも
Ｎ型拡散領域に接してＰ＋型領域８Ａが存在するため
に、ドレイン−基板間の接合耐圧が低下したり、ドレイ
ン−基板間の接合容量が増大するという不都合がある。
Ｎ型拡散領域に接してＰ＋型領域８Ａが存在するため
に、ドレイン−基板間の接合耐圧が低下したり、ドレイ
ン−基板間の接合容量が増大するという不都合がある。
また第４図に示した半導体装置では、ソース側にのみ、
選択的にＰ型不純物をイオン打ち込みするために、余分
なフォトリソグラフィー工程を必要とする。また、ゲー
ト電極３をマスクとして自己整合的にＰ型不純物をイオ
ン打ち込みするため、条件によってはＰ＋型領域８Ｂが
Ｎ型ソース領域を追い越してチャネル領域にまで侵入す
る恐れがある。この場合には、トランジスタのスレショ
ルト電圧が上昇するという不都合が生じる。
選択的にＰ型不純物をイオン打ち込みするために、余分
なフォトリソグラフィー工程を必要とする。また、ゲー
ト電極３をマスクとして自己整合的にＰ型不純物をイオ
ン打ち込みするため、条件によってはＰ＋型領域８Ｂが
Ｎ型ソース領域を追い越してチャネル領域にまで侵入す
る恐れがある。この場合には、トランジスタのスレショ
ルト電圧が上昇するという不都合が生じる。
本発明の目的は、ドレイン−基体間の接合耐圧の低下お
よび接合容量の増大を生じることがなく、かつ製造の容
易な半導体装置およびその製造方法を提供することにあ
る。
よび接合容量の増大を生じることがなく、かつ製造の容
易な半導体装置およびその製造方法を提供することにあ
る。
第１の発明の半導体装置は、Ｐ型半導体基体上に形成さ
れたＮ型ソース領域及びＮ型ドレイン領域と、前記ソー
ス領域の底面に接して形成されたＰ＋型拡散領域とを有
する半導体装置であって、前記Ｐ＋型拡散領域は前記ソ
ース領域上の層間絶縁膜に形成されたコンタクト孔に自
己整合的に形成されているものである。
れたＮ型ソース領域及びＮ型ドレイン領域と、前記ソー
ス領域の底面に接して形成されたＰ＋型拡散領域とを有
する半導体装置であって、前記Ｐ＋型拡散領域は前記ソ
ース領域上の層間絶縁膜に形成されたコンタクト孔に自
己整合的に形成されているものである。
第２の発明の半導体装置の製造方法は、Ｐ型半導体基体
上にゲート酸化膜を介してゲート電極を形成したのち該
ゲート電極をマスクとしＮ型不純物を導入してソース領
域およびドレイン領域を形成する工程と、前記ソース領
域およびドレイン領域を含む全面に層間絶縁膜を形成す
る工程と、前記ソース領域上の層間絶縁膜にコンタクト
孔を形成したのち該コンタクト孔を通してＰ型不純物を
イオン注入し前記ソース領域の底面に接するＰ＋型拡散
領域を形成する工程とを含んで構成される。
上にゲート酸化膜を介してゲート電極を形成したのち該
ゲート電極をマスクとしＮ型不純物を導入してソース領
域およびドレイン領域を形成する工程と、前記ソース領
域およびドレイン領域を含む全面に層間絶縁膜を形成す
る工程と、前記ソース領域上の層間絶縁膜にコンタクト
孔を形成したのち該コンタクト孔を通してＰ型不純物を
イオン注入し前記ソース領域の底面に接するＰ＋型拡散
領域を形成する工程とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の第１の実施例であるＮ
チャネル型ＭＯＳトランジスタの製造方法を説明するた
めの工程順に示した半導体チップの断面図である。
チャネル型ＭＯＳトランジスタの製造方法を説明するた
めの工程順に示した半導体チップの断面図である。
まず第１図（ａ）に示すように、シリコン基体１上にゲ
ート絶縁膜２、多結晶シリコンからなるゲート電極３を
形成した後ゲート電極３をマスクとして、Ｎ型不純物で
あるヒ素を５０ｋｅＶの加速エネルギー、５×１０15／
2 cmのドーズ量でイオン打ち込みしてＮ型ソース領域４
及びＮ型ドレイン領域５を形成する。
ート絶縁膜２、多結晶シリコンからなるゲート電極３を
形成した後ゲート電極３をマスクとして、Ｎ型不純物で
あるヒ素を５０ｋｅＶの加速エネルギー、５×１０15／
2 cmのドーズ量でイオン打ち込みしてＮ型ソース領域４
及びＮ型ドレイン領域５を形成する。
次に第１図（ｂ）に示すように、ＣＶＤ法により厚さ５
０００ÅのＳｉＯ２膜を層間絶縁膜６として成長させた
のちパターニングし、Ｎ型ソース領域４上にのみ接地電
極用のコンタクト孔７を開孔する。
０００ÅのＳｉＯ２膜を層間絶縁膜６として成長させた
のちパターニングし、Ｎ型ソース領域４上にのみ接地電
極用のコンタクト孔７を開孔する。
次に第１図（ｃ）に示すように、コンタクト孔７を通し
てＰ型不純物であるボロンを１００ＫｅＶの加速エネル
ギー、１×１０14／cm2 のドーズ量でイオン打込し、Ｎ
型ソース領域４の底面に接してＰ＋型領域８を形成す
る。
てＰ型不純物であるボロンを１００ＫｅＶの加速エネル
ギー、１×１０14／cm2 のドーズ量でイオン打込し、Ｎ
型ソース領域４の底面に接してＰ＋型領域８を形成す
る。
次に第１図（ｄ）に示すように、ソース接地用にタング
ステンシリサイドからなるソース電極９を形成する。
ステンシリサイドからなるソース電極９を形成する。
以降の製造工程は、各々の半導体装置の必要に応じて適
宜任意の方法で製造することが可能である。例えば第２
の層間絶縁膜を成長させた後、必要な端子上にコンタク
ト孔を開孔し、アルミニウム配線によって各端子を接続
し半導体装置を完成させる。
宜任意の方法で製造することが可能である。例えば第２
の層間絶縁膜を成長させた後、必要な端子上にコンタク
ト孔を開孔し、アルミニウム配線によって各端子を接続
し半導体装置を完成させる。
このようにして製造された半導体装置においては、Ｐ＋
型領域８はＮ型ソース領域４上の層間絶縁膜６に形成さ
れたコンタクト孔７に自己整合的に容易に形成されるた
め、ドレイン−基体間の接合耐圧の低下および接合容量
の増大は生じることはない。
型領域８はＮ型ソース領域４上の層間絶縁膜６に形成さ
れたコンタクト孔７に自己整合的に容易に形成されるた
め、ドレイン−基体間の接合耐圧の低下および接合容量
の増大は生じることはない。
第２図（ａ）〜（ｄ）は、本発明第２の実施例である相
補型ＭＯＳトランジスタの製造方法を説明するための工
程順に示した半導体チップの断面図である。
補型ＭＯＳトランジスタの製造方法を説明するための工
程順に示した半導体チップの断面図である。
まず第２図（ａ）に示すように、通常の相補型ＭＯＳト
ランジスタの製造方法に従ってＮ型シリコン基体１１上
にＰ型ドレイン領域１３，Ｐ型ソース領域１４等からな
るＰチャネル型ＭＯＳトランジスタと、Ｐ型ウェル上に
Ｎ型ソース領域４，Ｎ型ドレイン領域５等からなるＮチ
ャネル型ＭＯＳトランジスタを形成する。
ランジスタの製造方法に従ってＮ型シリコン基体１１上
にＰ型ドレイン領域１３，Ｐ型ソース領域１４等からな
るＰチャネル型ＭＯＳトランジスタと、Ｐ型ウェル上に
Ｎ型ソース領域４，Ｎ型ドレイン領域５等からなるＮチ
ャネル型ＭＯＳトランジスタを形成する。
次に第２図（ｂ）に示すように、Ｎ型シリコン基体１１
全面に層間絶縁膜６を形成し、Ｐチャネル型トランジス
タ及びＮチャネル型トランジスタのソース領域及びドレ
イン領域上にコンタクト孔７Ａ〜７Ｄを開孔する。
全面に層間絶縁膜６を形成し、Ｐチャネル型トランジス
タ及びＮチャネル型トランジスタのソース領域及びドレ
イン領域上にコンタクト孔７Ａ〜７Ｄを開孔する。
次いで第２図（ｃ）に示すように、通常のフォトリソグ
ラフィー技術によって、Ｎチャネル型ＭＯＳトランジス
タのＮ型ドレイン領域５のみを覆うようにフォトレジス
トマスク１５を形成する。続いて、Ｐ型不純物であるボ
ロンを１００ｋｅＶの加速エネルギー、１×１０14／cm
2 のドーズ量でコンタクト孔７Ｄ，７Ｃ及び７Ａを通し
てＰチャネル型ＭＯＳトランジスタのＰ型ソース，ドレ
イン領域１４，１３およびＮチャネル型ＭＯＳトランジ
スタのＮ型ソース領域４にイオン打ち込みし、深いＰ＋
型領域１６を形成する。
ラフィー技術によって、Ｎチャネル型ＭＯＳトランジス
タのＮ型ドレイン領域５のみを覆うようにフォトレジス
トマスク１５を形成する。続いて、Ｐ型不純物であるボ
ロンを１００ｋｅＶの加速エネルギー、１×１０14／cm
2 のドーズ量でコンタクト孔７Ｄ，７Ｃ及び７Ａを通し
てＰチャネル型ＭＯＳトランジスタのＰ型ソース，ドレ
イン領域１４，１３およびＮチャネル型ＭＯＳトランジ
スタのＮ型ソース領域４にイオン打ち込みし、深いＰ＋
型領域１６を形成する。
次いで第２図（ｄ）に示すように、ＮチャネルＭＯＳ型
トランジスタのＮ型ドレイン領域５以外の部分をフォト
レジストマスク１５Ａで覆ってＮ型不純物であるリンを
１００ＫｅＶのエネルギー、１×１０15／cm2 のドーズ
量でイオン打ち込みし、Ｎ型ドレイン領域下に深いＮ型
領域１７を形成する。
トランジスタのＮ型ドレイン領域５以外の部分をフォト
レジストマスク１５Ａで覆ってＮ型不純物であるリンを
１００ＫｅＶのエネルギー、１×１０15／cm2 のドーズ
量でイオン打ち込みし、Ｎ型ドレイン領域下に深いＮ型
領域１７を形成する。
以降の製造工程は常法に従って、例えば、アルミニウム
配線を形成し、各端子を適当に接続して所望の相補型Ｍ
ＯＳトランジスタを完成させる。
配線を形成し、各端子を適当に接続して所望の相補型Ｍ
ＯＳトランジスタを完成させる。
ここで、深いＰ＋型領域１６，深いＮ型領域１７を形成
することは、Ｐチャネル型ＭＯＳトランジスタの浅いソ
ース，ドレインおよびＮチャネル型ＭＯＳ型トランジス
タの浅いソース，ドレインをいわゆるアロイスパイクか
ら保護するために一般に用いられる手法である。
することは、Ｐチャネル型ＭＯＳトランジスタの浅いソ
ース，ドレインおよびＮチャネル型ＭＯＳ型トランジス
タの浅いソース，ドレインをいわゆるアロイスパイクか
ら保護するために一般に用いられる手法である。
本第２の実施例では、Ｐチャネル型ＭＯＳトランジスタ
のソース，ドレイン保護用のボロンイオン打ち込みを、
同時に接地すべきＮチャネル型ＭＯＳトランジスタのソ
ースにも施すことによって、本発明の製造方法を適用し
ている。
のソース，ドレイン保護用のボロンイオン打ち込みを、
同時に接地すべきＮチャネル型ＭＯＳトランジスタのソ
ースにも施すことによって、本発明の製造方法を適用し
ている。
この方法によれば、特に余分なフォトリソグラフィー工
程、イオン打ち込み工程を追加することなく、接地すべ
きＮチャネル型トランジスタのソース領域の底面に接し
て、Ｐ＋型領域を設けることができる。
程、イオン打ち込み工程を追加することなく、接地すべ
きＮチャネル型トランジスタのソース領域の底面に接し
て、Ｐ＋型領域を設けることができる。
以上説明したように、本発明はＮチャネルＭＯＳトラン
ジスタのＮ型ソース領域上に形成されたコンタクト孔を
通してＰ型不純物をイオン注入することにより、次の効
果がある。
ジスタのＮ型ソース領域上に形成されたコンタクト孔を
通してＰ型不純物をイオン注入することにより、次の効
果がある。
(1)ソース領域の底面にのみ選択的にＰ＋型領域を設け
ることができるため、ドレイン−基体間の接合耐圧の低
下および接合容量の増大を生じない、(2)高耐圧構造を
実現するのに余分なフォトリソグラフィー工程を必要と
しない，(3)コンタクト孔とゲート電極間の距離を適当
に設計すればＰ＋型領域のチャネル領域への侵入を完全
に防止できる。
ることができるため、ドレイン−基体間の接合耐圧の低
下および接合容量の増大を生じない、(2)高耐圧構造を
実現するのに余分なフォトリソグラフィー工程を必要と
しない，(3)コンタクト孔とゲート電極間の距離を適当
に設計すればＰ＋型領域のチャネル領域への侵入を完全
に防止できる。
第１図（ａ）〜（ｄ）は、本発明の第１の実施例である
Ｎチャネル型ＭＯＳトランジスタの製造方法を説明する
ための工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｄ）は第２の実施例である相補型ＭＯＳトラ
ンジスタの製造方法を説明するための断面図、第３図及
び第４図は従来の半導体装置の一例の断面図である。 １……Ｐ型シリコン基体、２……ゲート絶縁膜、３……
ゲート電極、４……Ｎ型ソース領域、５……Ｎ型ドレイ
ン領域、６……層間絶縁膜、７，７Ａ〜７Ｄ……コンタ
クト孔、８，８Ａ，８Ｂ……Ｐ＋型領域、９……ソース
電極、１１……Ｎ型シリコン基体、１２……Ｐ型ウェ
ル、１３……Ｐ型ドレイン領域、１４……Ｐ型ソース領
域、１５，１５Ａ……フォトレジストマスク、１６……
深いＰ＋型領域、１７……深いＮ型領域。
Ｎチャネル型ＭＯＳトランジスタの製造方法を説明する
ための工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｄ）は第２の実施例である相補型ＭＯＳトラ
ンジスタの製造方法を説明するための断面図、第３図及
び第４図は従来の半導体装置の一例の断面図である。 １……Ｐ型シリコン基体、２……ゲート絶縁膜、３……
ゲート電極、４……Ｎ型ソース領域、５……Ｎ型ドレイ
ン領域、６……層間絶縁膜、７，７Ａ〜７Ｄ……コンタ
クト孔、８，８Ａ，８Ｂ……Ｐ＋型領域、９……ソース
電極、１１……Ｎ型シリコン基体、１２……Ｐ型ウェ
ル、１３……Ｐ型ドレイン領域、１４……Ｐ型ソース領
域、１５，１５Ａ……フォトレジストマスク、１６……
深いＰ＋型領域、１７……深いＮ型領域。
Claims (2)
- 【請求項１】Ｐ型半導体基体上に形成されたＮ型ソース
領域及びＮ型ドレイン領域と、前記ソース領域の底面に
接して形成されたＰ＋型拡散領域とを有する半導体装置
において、前記Ｐ＋型拡散領域は前記ソース領域上の層
間絶縁膜に形成されたコンタクト孔に自己整合的に形成
されていることを特徴とする半導体装置。 - 【請求項２】Ｐ型半導体基体上にゲート酸化膜を介して
ゲート電極を形成したのち該ゲート電極をマスクとしＮ
型不純物を導入してソース領域およびドレイン領域を形
成する工程と、前記ソース領域およびドレイン領域を含
む全面に層間絶縁膜を形成する工程と、前記ソース領域
上の層間絶縁膜にコンタクト孔を形成したのち該コンタ
クト孔を通してＰ型不純物をイオン注入し前記ソース領
域の底面に接するＰ＋型拡散領域を形成する工程とを含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62184794A JPH0628316B2 (ja) | 1987-07-23 | 1987-07-23 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62184794A JPH0628316B2 (ja) | 1987-07-23 | 1987-07-23 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6428860A JPS6428860A (en) | 1989-01-31 |
| JPH0628316B2 true JPH0628316B2 (ja) | 1994-04-13 |
Family
ID=16159406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62184794A Expired - Lifetime JPH0628316B2 (ja) | 1987-07-23 | 1987-07-23 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628316B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06104429A (ja) * | 1992-09-18 | 1994-04-15 | Rohm Co Ltd | Ｍｏｓトランジスタ |
| JP2002305299A (ja) * | 2001-04-05 | 2002-10-18 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
-
1987
- 1987-07-23 JP JP62184794A patent/JPH0628316B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6428860A (en) | 1989-01-31 |
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