JP2002305299A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ドレイン近傍における容量を増加させること
なく、ドレインに高電圧が印加された場合にトランジス
タを保護する。 【解決手段】 シリコン半導体基板１上にゲート酸化膜
５を介して形成されたゲート電極４と、ゲート電極４の
両側のシリコン半導体基板１の表面領域に形成された１
対のＮ＋型拡散層７ａ，７ｂとを備え、ドレイン側のＮ
＋型拡散層７ｂの所定領域にＮ＋型拡散層７ｂの底より
も下層に向かって突出するＮ型拡散層を形成した。
なく、ドレインに高電圧が印加された場合にトランジス
タを保護する。 【解決手段】 シリコン半導体基板１上にゲート酸化膜
５を介して形成されたゲート電極４と、ゲート電極４の
両側のシリコン半導体基板１の表面領域に形成された１
対のＮ＋型拡散層７ａ，７ｂとを備え、ドレイン側のＮ
＋型拡散層７ｂの所定領域にＮ＋型拡散層７ｂの底より
も下層に向かって突出するＮ型拡散層を形成した。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関し、特に高耐圧で動作する半導体装置
に関するものである。
その製造方法に関し、特に高耐圧で動作する半導体装置
に関するものである。
【０００２】
【従来の技術】従来のＭＯＳＦＥＴでは、トランジスタ
の降伏耐圧はドレイン側に形成されたＮ−層のゲート端
の降伏電圧で決まっていた。高耐圧のＭＯＳＦＥＴの場
合、ソース／ドレイン間にサージ電圧が印加された場合
にトランジスタが破壊してしまうことがあった。
の降伏耐圧はドレイン側に形成されたＮ−層のゲート端
の降伏電圧で決まっていた。高耐圧のＭＯＳＦＥＴの場
合、ソース／ドレイン間にサージ電圧が印加された場合
にトランジスタが破壊してしまうことがあった。
【０００３】そのため、ドレイン側のＮ＋層と半導体基
板に形成されたＰ−エピタキシャル層間の降伏電圧をド
レイン層ゲート端部の降伏電圧よりも低下させることが
行われていた。これによって、ドレイン側のＮ＋層にサ
ージ電圧がかかった場合でも、ゲート酸化膜が破壊され
る程の高電界がかかる以前にドレインＮ＋層とＰ−エピ
タキシャル層の間でブレークダウンが発生し、トランジ
スタを保護するようにしていた。
板に形成されたＰ−エピタキシャル層間の降伏電圧をド
レイン層ゲート端部の降伏電圧よりも低下させることが
行われていた。これによって、ドレイン側のＮ＋層にサ
ージ電圧がかかった場合でも、ゲート酸化膜が破壊され
る程の高電界がかかる以前にドレインＮ＋層とＰ−エピ
タキシャル層の間でブレークダウンが発生し、トランジ
スタを保護するようにしていた。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
たようにドレイン側のＮ＋層とＰ−エピタキシャル層間
の降伏電圧をドレイン層のゲート端部の降伏電圧よりも
低下させた場合、ドレインＮ＋層を所望の耐圧を得られ
るまで深くする必要があり、エピタキシャル層の厚さ、
不純物濃度を検討する必要が生じていた。このため、Ｎ
＋層とＰ−エピタキシャル層間の容量が増加し、ソース
−ドレイン間の容量が増加してしまうため、デバイス動
作の妨げとなっていた。
たようにドレイン側のＮ＋層とＰ−エピタキシャル層間
の降伏電圧をドレイン層のゲート端部の降伏電圧よりも
低下させた場合、ドレインＮ＋層を所望の耐圧を得られ
るまで深くする必要があり、エピタキシャル層の厚さ、
不純物濃度を検討する必要が生じていた。このため、Ｎ
＋層とＰ−エピタキシャル層間の容量が増加し、ソース
−ドレイン間の容量が増加してしまうため、デバイス動
作の妨げとなっていた。
【０００５】この発明は、上述のような問題を解決する
ためになされたものであり、ドレイン近傍における容量
を増加させることなく、ドレインに高電圧が印加された
場合であってもトランジスタを保護することのできる半
導体装置及びその製造方法を提供することにある。
ためになされたものであり、ドレイン近傍における容量
を増加させることなく、ドレインに高電圧が印加された
場合であってもトランジスタを保護することのできる半
導体装置及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】この発明の半導体装置
は、半導体基板上にゲート絶縁膜を介して形成されたゲ
ート電極と、前記ゲート電極の両側の前記半導体基板の
表面領域に形成された１対の不純物拡散層とを備え、前
記不純物拡散層の所定領域に前記不純物拡散層の底より
も下層に向かって突出する他の不純物拡散層が形成され
ているものである。
は、半導体基板上にゲート絶縁膜を介して形成されたゲ
ート電極と、前記ゲート電極の両側の前記半導体基板の
表面領域に形成された１対の不純物拡散層とを備え、前
記不純物拡散層の所定領域に前記不純物拡散層の底より
も下層に向かって突出する他の不純物拡散層が形成され
ているものである。
【０００７】また、前記他の不純物拡散層が前記ゲート
電極に沿ってスリット状に形成されているものである。
電極に沿ってスリット状に形成されているものである。
【０００８】また、前記他の不純物拡散層が極小円形状
に形成されているものである。
に形成されているものである。
【０００９】また、前記不純物拡散層の平面領域内に複
数の前記他の不純物拡散層が形成されているものであ
る。
数の前記他の不純物拡散層が形成されているものであ
る。
【００１０】また、前記他の不純物拡散層の下部が下層
に向かって細くなる形状とされているものである。
に向かって細くなる形状とされているものである。
【００１１】また、前記他の不純物拡散層が前記１対の
不純物拡散層のうちのドレイン側に設けられているもの
である。
不純物拡散層のうちのドレイン側に設けられているもの
である。
【００１２】また、前記他の不純物拡散層と前記１対の
不純物拡散層が同一導電型であり、前記他の不純物拡散
層の不純物濃度が前記１対の不純物拡散層の不純物濃度
よりも小さいものである。
不純物拡散層が同一導電型であり、前記他の不純物拡散
層の不純物濃度が前記１対の不純物拡散層の不純物濃度
よりも小さいものである。
【００１３】また、この発明の半導体装置は、半導体基
板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板の表面領域に形
成された１対の不純物拡散層と、前記不純物拡散層の一
方と接続された他の不純物拡散層とを備え、前記不純物
拡散層と前記他の不純物拡散層の間の降伏電圧を前記１
対の不純物拡散層間の降伏電圧よりも小さくしたもので
ある。
板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板の表面領域に形
成された１対の不純物拡散層と、前記不純物拡散層の一
方と接続された他の不純物拡散層とを備え、前記不純物
拡散層と前記他の不純物拡散層の間の降伏電圧を前記１
対の不純物拡散層間の降伏電圧よりも小さくしたもので
ある。
【００１４】また、前記他の不純物拡散層の導電型が前
記１対の不純物拡散層と逆導電型であり、前記不純物拡
散層の下層における前記半導体基板の不純物濃度よりも
高濃度に形成されているものである。
記１対の不純物拡散層と逆導電型であり、前記不純物拡
散層の下層における前記半導体基板の不純物濃度よりも
高濃度に形成されているものである。
【００１５】また、前記他の不純物拡散層が前記１対の
不純物拡散層のうちのドレイン側に設けられているもの
である。
不純物拡散層のうちのドレイン側に設けられているもの
である。
【００１６】また、この発明の半導体装置の製造方法
は、半導体基板上にゲート絶縁膜を介してゲート電極を
形成する第１の工程と、前記ゲート電極をマスクとして
前記半導体基板に第１の不純物を導入して、前記ゲート
電極の両側の前記半導体基板の表面領域に１対の不純物
拡散層を形成する第２の工程と、所定の開口部を有する
レジストマスクを前記半導体基板上に形成する第３の工
程と、前記レジストマスクをマスクとして第２の不純物
を導入し、前記不純物拡散層と接続された他の不純物拡
散層を形成する第４の工程とを有するものである。
は、半導体基板上にゲート絶縁膜を介してゲート電極を
形成する第１の工程と、前記ゲート電極をマスクとして
前記半導体基板に第１の不純物を導入して、前記ゲート
電極の両側の前記半導体基板の表面領域に１対の不純物
拡散層を形成する第２の工程と、所定の開口部を有する
レジストマスクを前記半導体基板上に形成する第３の工
程と、前記レジストマスクをマスクとして第２の不純物
を導入し、前記不純物拡散層と接続された他の不純物拡
散層を形成する第４の工程とを有するものである。
【００１７】また、前記第４の工程において、前記第１
の不純物と同一導電型の前記第２の不純物を導入し、前
記他の不純物拡散層が前記不純物拡散層の底よりも下層
に向かって突出するように形成するものである。
の不純物と同一導電型の前記第２の不純物を導入し、前
記他の不純物拡散層が前記不純物拡散層の底よりも下層
に向かって突出するように形成するものである。
【００１８】また、前記第４の工程において、前記他の
不純物拡散層を前記ゲート電極に沿ってスリット状に形
成するものである。
不純物拡散層を前記ゲート電極に沿ってスリット状に形
成するものである。
【００１９】また、前記第４の工程において、前記他の
不純物拡散層を極小円形状に形成するものである。
不純物拡散層を極小円形状に形成するものである。
【００２０】また、前記第４の工程において、前記不純
物拡散層の平面領域内に複数の前記他の不純物拡散層を
形成するものである。
物拡散層の平面領域内に複数の前記他の不純物拡散層を
形成するものである。
【００２１】また、前記第４の工程において、前記他の
不純物拡散層の下部が下層に向かって細くなるように形
成するものである。
不純物拡散層の下部が下層に向かって細くなるように形
成するものである。
【００２２】また、前記第４の工程において、前記他の
不純物拡散層の不純物濃度が前記１対の不純物拡散層の
不純物濃度よりも小さくなるように前記他の不純物拡散
層を形成するものである。
不純物拡散層の不純物濃度が前記１対の不純物拡散層の
不純物濃度よりも小さくなるように前記他の不純物拡散
層を形成するものである。
【００２３】また、前記第４の工程において、前記第１
の不純物と同一導電型の前記第２の不純物を導入し、前
記不純物拡散層と逆導電型の前記他の不純物拡散層を前
記不純物拡散層と隣接して形成するものである。
の不純物と同一導電型の前記第２の不純物を導入し、前
記不純物拡散層と逆導電型の前記他の不純物拡散層を前
記不純物拡散層と隣接して形成するものである。
【００２４】
【発明の実施の形態】図１はこの発明の実施の形態１の
半導体装置である高耐圧Ｎ型ＭＯＳＦＥＴを示す概略断
面図であり、図１（ａ）はＭＯＳＦＥＴの主要断面を、
図１（ｂ）はＭＯＳＦＥＴのドレイン近傍を拡大した断
面を示している。
半導体装置である高耐圧Ｎ型ＭＯＳＦＥＴを示す概略断
面図であり、図１（ａ）はＭＯＳＦＥＴの主要断面を、
図１（ｂ）はＭＯＳＦＥＴのドレイン近傍を拡大した断
面を示している。
【００２５】先ず、図１（ａ）に基づいて、ＭＯＳＦＥ
Ｔの主要構成を説明する。図１（ａ）に示すように、実
施の形態１のＭＯＳＦＥＴは、Ｐ＋型シリコン半導体基
板１上に形成されたＰ−型エピタキシャル層２の所定範
囲にＰ型拡散層９が形成され、Ｐ型拡散層９上にゲート
酸化膜５を介して形成されたゲート電極４、ゲート電極
４の両側のＰ−型エピタキシャル層２に形成された１対
のＮ＋型拡散層７ａ，７ｂを有して構成されている。な
お、Ｐ−型エピタキシャル層２を形成せずにＰ型のシリ
コン半導体基板に直接Ｐ型拡散層９、ゲート酸化膜５、
ゲート電極４、Ｎ＋型拡散層７ａ，７ｂを構成してもよ
い。本明細書において半導体基板とは、Ｐ−型エピタキ
シャル層２を含めたＰ＋型シリコン半導体基板をいうも
のとする。
Ｔの主要構成を説明する。図１（ａ）に示すように、実
施の形態１のＭＯＳＦＥＴは、Ｐ＋型シリコン半導体基
板１上に形成されたＰ−型エピタキシャル層２の所定範
囲にＰ型拡散層９が形成され、Ｐ型拡散層９上にゲート
酸化膜５を介して形成されたゲート電極４、ゲート電極
４の両側のＰ−型エピタキシャル層２に形成された１対
のＮ＋型拡散層７ａ，７ｂを有して構成されている。な
お、Ｐ−型エピタキシャル層２を形成せずにＰ型のシリ
コン半導体基板に直接Ｐ型拡散層９、ゲート酸化膜５、
ゲート電極４、Ｎ＋型拡散層７ａ，７ｂを構成してもよ
い。本明細書において半導体基板とは、Ｐ−型エピタキ
シャル層２を含めたＰ＋型シリコン半導体基板をいうも
のとする。
【００２６】ゲート電極４の側壁にはサイドウォール６
が形成されており、１対のＮ＋型拡散層７ａ，７ｂより
も更にゲート電極４側となるサイドウォール６の下層に
はＮ−型拡散層８ａ，８ｂがそれぞれ形成されている。
が形成されており、１対のＮ＋型拡散層７ａ，７ｂより
も更にゲート電極４側となるサイドウォール６の下層に
はＮ−型拡散層８ａ，８ｂがそれぞれ形成されている。
【００２７】Ｎ＋型拡散層７ａ，７ｂ及びＰ型拡散層９
を含むＰ−型エピタキシャル層２上、ゲート電極４上及
びサイドウォール６上には層間絶縁膜３が形成されてい
る。層間絶縁膜３はシリコン酸化膜、シリコン窒化膜等
の絶縁膜からなる。層間絶縁膜３には、Ｎ＋型拡散層７
ａ，７ｂ上で開孔が形成されており、この開孔に埋め込
まれたソース電極１１、ドレイン電極１２がそれぞれＮ
＋型拡散層７ａ，７ｂに接続されている。
を含むＰ−型エピタキシャル層２上、ゲート電極４上及
びサイドウォール６上には層間絶縁膜３が形成されてい
る。層間絶縁膜３はシリコン酸化膜、シリコン窒化膜等
の絶縁膜からなる。層間絶縁膜３には、Ｎ＋型拡散層７
ａ，７ｂ上で開孔が形成されており、この開孔に埋め込
まれたソース電極１１、ドレイン電極１２がそれぞれＮ
＋型拡散層７ａ，７ｂに接続されている。
【００２８】そして、実施の形態１のＭＯＳＦＥＴにお
いては、ソース／ドレインとしてのＮ＋型拡散層７ａ，
７ｂのうち、ドレイン側のＮ＋型拡散層７ｂの一部にＮ
型拡散層１０を形成している。図１（ｂ）の拡大断面図
に基づいてＮ型拡散層１０の構成及び機能を詳細に説明
する。
いては、ソース／ドレインとしてのＮ＋型拡散層７ａ，
７ｂのうち、ドレイン側のＮ＋型拡散層７ｂの一部にＮ
型拡散層１０を形成している。図１（ｂ）の拡大断面図
に基づいてＮ型拡散層１０の構成及び機能を詳細に説明
する。
【００２９】図１（ｂ）に示すように、実施の形態１で
は、Ｎ型拡散層１０をＮ＋型拡散層７ｂ中に局所的に形
成し、Ｎ＋型拡散層７ｂの底よりも深く、Ｐ＋型シリコ
ン半導体基板１の下層に向かって突出するように形成し
ている。そして、Ｎ型拡散層１０のＮ型不純物濃度をＮ
＋型拡散層７ｂのＮ型不純物濃度よりも低い濃度に設定
している。
は、Ｎ型拡散層１０をＮ＋型拡散層７ｂ中に局所的に形
成し、Ｎ＋型拡散層７ｂの底よりも深く、Ｐ＋型シリコ
ン半導体基板１の下層に向かって突出するように形成し
ている。そして、Ｎ型拡散層１０のＮ型不純物濃度をＮ
＋型拡散層７ｂのＮ型不純物濃度よりも低い濃度に設定
している。
【００３０】このとき、ＭＯＳＦＥＴのドレインのゲー
ト電極４端におけるＮ−型拡散層８ｂの降伏電圧（ＢＶ
ｄｓ）よりもＮ型拡散層１０とＰ−型エピタキシャル層
２の間で生じるＰＮ接合の降伏電圧（ＢＶｄｂ）が小さ
くなるまでＮ型拡散層１０を高エネルギーで形成し、Ｐ
Ｎ接合の空乏層の距離が短くなるようにする。これによ
り、ドレイン電極１２にサージ電圧が印加された場合
に、ゲート電極４の近傍に高電圧がかかる以前にＮ型拡
散層１０とＰ−型エピタキシャル層２との間で生じるＰ
Ｎ接合でＭＯＳＦＥＴがブレークダウンし、図１（ｂ）
中に矢印２０で示すようにＮ型拡散層１０からＰ−型エ
ピタキシャル層２及び接地されたＰ＋型シリコン半導体
基板１に向かってサージ電圧に起因した電流を流すこと
ができる。従って、ドレイン電極１２にサージ電圧が印
加された場合であっても、Ｎ＋型拡散層７ａとＮ＋型拡
散層７ｂの間に高電圧が印加されることを抑えることが
でき、ゲート電極４近傍においてゲート酸化膜５が破壊
されてしまうことを抑止することが可能となる。
ト電極４端におけるＮ−型拡散層８ｂの降伏電圧（ＢＶ
ｄｓ）よりもＮ型拡散層１０とＰ−型エピタキシャル層
２の間で生じるＰＮ接合の降伏電圧（ＢＶｄｂ）が小さ
くなるまでＮ型拡散層１０を高エネルギーで形成し、Ｐ
Ｎ接合の空乏層の距離が短くなるようにする。これによ
り、ドレイン電極１２にサージ電圧が印加された場合
に、ゲート電極４の近傍に高電圧がかかる以前にＮ型拡
散層１０とＰ−型エピタキシャル層２との間で生じるＰ
Ｎ接合でＭＯＳＦＥＴがブレークダウンし、図１（ｂ）
中に矢印２０で示すようにＮ型拡散層１０からＰ−型エ
ピタキシャル層２及び接地されたＰ＋型シリコン半導体
基板１に向かってサージ電圧に起因した電流を流すこと
ができる。従って、ドレイン電極１２にサージ電圧が印
加された場合であっても、Ｎ＋型拡散層７ａとＮ＋型拡
散層７ｂの間に高電圧が印加されることを抑えることが
でき、ゲート電極４近傍においてゲート酸化膜５が破壊
されてしまうことを抑止することが可能となる。
【００３１】特に、Ｎ型拡散層１０を下層に向かって極
細形状に形成しているため、Ｎ型拡散層１０の端部（下
部）において電界集中が生じ易い構造とすることがで
き、降伏電圧を容易に低下させることが可能である。ま
た、Ｎ型拡散層１０を形成する際のイオン注入におい
て、不純物の注入エネルギー（加速電圧）、注入量を制
御することにより容易に耐圧をコントロールすることが
でき、安定性にも優れた構造とすることができる。更
に、Ｎ型拡散層１０を突起状にレイアウトすることによ
って、ＭＯＳＦＥＴのソース／ドレイン間の容量の増加
を抑制することができる。
細形状に形成しているため、Ｎ型拡散層１０の端部（下
部）において電界集中が生じ易い構造とすることがで
き、降伏電圧を容易に低下させることが可能である。ま
た、Ｎ型拡散層１０を形成する際のイオン注入におい
て、不純物の注入エネルギー（加速電圧）、注入量を制
御することにより容易に耐圧をコントロールすることが
でき、安定性にも優れた構造とすることができる。更
に、Ｎ型拡散層１０を突起状にレイアウトすることによ
って、ＭＯＳＦＥＴのソース／ドレイン間の容量の増加
を抑制することができる。
【００３２】一例として、Ｐ−型エピタキシャル層２の
不純物濃度を１．５×１０１５ｃｍ −３、厚さを５μｍ
とし、Ｎ＋型拡散層７ｂの不純物濃度を１．０×１０
２１ｃｍ−３、深さを０．５μｍとし、Ｎ型拡散層１０
の不純物濃度を１．０×１０１ ７ｃｍ−３、深さを１μ
ｍ、幅を１μｍとしてゲート電極４に沿ってスリット状
に形成した場合、図１（ｂ）中に矢印２１で示すＮ型拡
散層１０とＰ−型エピタキシャル層２との層間耐圧（ド
レイン耐圧ＢＶｄｂ）は４０Ｖ程度となる。従って、ゲ
ート端の降伏電圧（ＢＶｄｓ）が５０Ｖの場合、ドレイ
ン降伏電圧をゲート端の降伏電圧よりも低く設定できる
ため、サージ電圧が印加された場合にはドレインである
Ｎ＋型拡散層７ｂとＰ−型エピタキシャル層２間でトラ
ンジスタがブレークダウンし、トランジスタ自体を保護
することができる。
不純物濃度を１．５×１０１５ｃｍ −３、厚さを５μｍ
とし、Ｎ＋型拡散層７ｂの不純物濃度を１．０×１０
２１ｃｍ−３、深さを０．５μｍとし、Ｎ型拡散層１０
の不純物濃度を１．０×１０１ ７ｃｍ−３、深さを１μ
ｍ、幅を１μｍとしてゲート電極４に沿ってスリット状
に形成した場合、図１（ｂ）中に矢印２１で示すＮ型拡
散層１０とＰ−型エピタキシャル層２との層間耐圧（ド
レイン耐圧ＢＶｄｂ）は４０Ｖ程度となる。従って、ゲ
ート端の降伏電圧（ＢＶｄｓ）が５０Ｖの場合、ドレイ
ン降伏電圧をゲート端の降伏電圧よりも低く設定できる
ため、サージ電圧が印加された場合にはドレインである
Ｎ＋型拡散層７ｂとＰ−型エピタキシャル層２間でトラ
ンジスタがブレークダウンし、トランジスタ自体を保護
することができる。
【００３３】次に、図２に基づいて実施の形態１の半導
体装置の製造方法を説明する。図２は、実施の形態１の
半導体装置の製造方法を工程順に示す概略断面図であ
る。
体装置の製造方法を説明する。図２は、実施の形態１の
半導体装置の製造方法を工程順に示す概略断面図であ
る。
【００３４】先ず、図２（ａ）に示すように、Ｐ＋型シ
リコン半導体基板１上にＰ−型エピタキシャル層２を形
成した後、所定領域にＰ型の不純物を導入してＰ型拡散
層９を形成する。そして、Ｐ−型エピタキシャル層２表
面に熱酸化法によりゲート酸化膜５を形成する。その
後、不純物を添加させた多結晶シリコン膜等の導電膜を
形成して、フォトリソグラフィー及びこれに続くドライ
エッチングによりパターニングしてゲート電極４を形成
する。
リコン半導体基板１上にＰ−型エピタキシャル層２を形
成した後、所定領域にＰ型の不純物を導入してＰ型拡散
層９を形成する。そして、Ｐ−型エピタキシャル層２表
面に熱酸化法によりゲート酸化膜５を形成する。その
後、不純物を添加させた多結晶シリコン膜等の導電膜を
形成して、フォトリソグラフィー及びこれに続くドライ
エッチングによりパターニングしてゲート電極４を形成
する。
【００３５】次に、ゲート電極４をマスクとしてゲート
電極の両側のＰ−型エピタキシャル層２にＮ型の不純物
をイオン注入することにより、ゲート電極５の両側に低
濃度のＮ−型拡散層８ａ，８ｂをそれぞれ形成する。そ
の後、ゲート電極５上を含むＰ−型エピタキシャル層２
上にシリコン酸化膜、シリコン窒化膜等の絶縁膜を形成
し、異方性エッチングを行うことによりゲート電極４の
両側にサイドウォール６を形成する。
電極の両側のＰ−型エピタキシャル層２にＮ型の不純物
をイオン注入することにより、ゲート電極５の両側に低
濃度のＮ−型拡散層８ａ，８ｂをそれぞれ形成する。そ
の後、ゲート電極５上を含むＰ−型エピタキシャル層２
上にシリコン酸化膜、シリコン窒化膜等の絶縁膜を形成
し、異方性エッチングを行うことによりゲート電極４の
両側にサイドウォール６を形成する。
【００３６】次に、図２（ａ）に示すように、ゲート電
極４及びサイドウォール６をマスクとしてＮ型の不純物
をイオン注入して、ゲート電極４及びサイドウォール６
の外側のＰ−型エピタキシャル層２にＮ−型拡散層８
ａ，８ｂよりも高濃度のＮ＋型拡散層７ａ，７ｂを形成
する。
極４及びサイドウォール６をマスクとしてＮ型の不純物
をイオン注入して、ゲート電極４及びサイドウォール６
の外側のＰ−型エピタキシャル層２にＮ−型拡散層８
ａ，８ｂよりも高濃度のＮ＋型拡散層７ａ，７ｂを形成
する。
【００３７】図２（ｃ）に示すように、ゲート電極４、
サイドウォール６及びＰ−型エピタキシャル層２上にレ
ジスト１５を形成し、フォトリソグラフィーによりＮ＋
型拡散層７ｂの一部を開孔する。そして、レジスト１５
をマスクとしてＮ型の不純物をイオン注入することによ
り、Ｎ＋型拡散層７ｂよりも深い極細形状のＮ型拡散層
１０を形成する。
サイドウォール６及びＰ−型エピタキシャル層２上にレ
ジスト１５を形成し、フォトリソグラフィーによりＮ＋
型拡散層７ｂの一部を開孔する。そして、レジスト１５
をマスクとしてＮ型の不純物をイオン注入することによ
り、Ｎ＋型拡散層７ｂよりも深い極細形状のＮ型拡散層
１０を形成する。
【００３８】その後、レジスト１５を灰化処理等によっ
て除去し、層間絶縁膜１２の形成、コンタクトホールの
開孔、ソース電極１１、ドレイン電極１２の形成を行っ
て、図２（ｄ）に示すようなＭＯＳＦＥＴを形成する。
て除去し、層間絶縁膜１２の形成、コンタクトホールの
開孔、ソース電極１１、ドレイン電極１２の形成を行っ
て、図２（ｄ）に示すようなＭＯＳＦＥＴを形成する。
【００３９】以上説明したように実施の形態１によれ
ば、ＭＯＳＦＥＴのＮ＋型拡散層７ｂに極細形状のＮ型
拡散層１０をＮ＋型拡散層７ｂよりも深く形成して、Ｎ
＋型拡散層７ｂの下層のＰ−型エピタキシャル層２とＮ
型拡散層１０の界面にＰＮ接合を形成したことにより、
Ｎ＋型拡散層７ｂにサージ電圧が印加された場合に、Ｎ
型拡散層１０からＰ−型エピタキシャル層２に向かって
サージ電流を流すことができる。従って、ソース／ドレ
イン間の耐圧以上の電圧がＮ＋型拡散層７ａとＮ＋型拡
散層７ｂ間に印加されることを抑止でき、ゲート電極４
の近傍、特にゲート酸化膜５が破壊されることを抑止す
ることができる。
ば、ＭＯＳＦＥＴのＮ＋型拡散層７ｂに極細形状のＮ型
拡散層１０をＮ＋型拡散層７ｂよりも深く形成して、Ｎ
＋型拡散層７ｂの下層のＰ−型エピタキシャル層２とＮ
型拡散層１０の界面にＰＮ接合を形成したことにより、
Ｎ＋型拡散層７ｂにサージ電圧が印加された場合に、Ｎ
型拡散層１０からＰ−型エピタキシャル層２に向かって
サージ電流を流すことができる。従って、ソース／ドレ
イン間の耐圧以上の電圧がＮ＋型拡散層７ａとＮ＋型拡
散層７ｂ間に印加されることを抑止でき、ゲート電極４
の近傍、特にゲート酸化膜５が破壊されることを抑止す
ることができる。
【００４０】実施の形態２．図３はこの発明の実施の形
態２の半導体装置である高耐圧Ｎ型ＭＯＳＦＥＴを示す
概略断面図である。ここで、図３（ａ）は、実施の形態
２のＭＯＳＦＥＴの主要構成を示す断面図であり、図３
（ｂ）及び図３（ｃ）はＭＯＳＦＥＴの平面図である。
態２の半導体装置である高耐圧Ｎ型ＭＯＳＦＥＴを示す
概略断面図である。ここで、図３（ａ）は、実施の形態
２のＭＯＳＦＥＴの主要構成を示す断面図であり、図３
（ｂ）及び図３（ｃ）はＭＯＳＦＥＴの平面図である。
【００４１】実施の形態２のＭＯＳＦＥＴでは、実施の
形態１と同様にドレインとしてのＮ＋型拡散層７ｂ中に
Ｎ型拡散層１０を形成し、Ｎ型拡散層１０の平面形状を
より最適化したものである。Ｎ型拡散層１０以外の構成
は実施の形態１と同様であるため、図３において図１と
同一の構成要素については同一の符号を記して説明を省
略する。なお、図３はソース／ドレインそれぞれの素子
活性領域を画定する素子分離酸化膜１３ａ，１３ｂを含
む構成を図示したものである。
形態１と同様にドレインとしてのＮ＋型拡散層７ｂ中に
Ｎ型拡散層１０を形成し、Ｎ型拡散層１０の平面形状を
より最適化したものである。Ｎ型拡散層１０以外の構成
は実施の形態１と同様であるため、図３において図１と
同一の構成要素については同一の符号を記して説明を省
略する。なお、図３はソース／ドレインそれぞれの素子
活性領域を画定する素子分離酸化膜１３ａ，１３ｂを含
む構成を図示したものである。
【００４２】実施の形態２のＭＯＳＦＥＴは、図３
（ｂ）に示すように、Ｎ型拡散層１０ａをゲート電極４
と平行に形成した場合よりも更なる容量の低下を達成し
たものである。すなわち、実施の形態２においては、図
３（ｃ）に示すようにスポット状（極小円形状）にイオ
ン注入を行い極小円形状のＮ型拡散層１０ｂ，１０ｃを
形成している。これにより、図３（ｂ）の場合と比較し
てソース／ドレイン間の容量の更なる低減を達成するこ
とができる。
（ｂ）に示すように、Ｎ型拡散層１０ａをゲート電極４
と平行に形成した場合よりも更なる容量の低下を達成し
たものである。すなわち、実施の形態２においては、図
３（ｃ）に示すようにスポット状（極小円形状）にイオ
ン注入を行い極小円形状のＮ型拡散層１０ｂ，１０ｃを
形成している。これにより、図３（ｂ）の場合と比較し
てソース／ドレイン間の容量の更なる低減を達成するこ
とができる。
【００４３】スポットの数量及び大きさはＭＯＳＦＥＴ
の電流値（ｉｄｓ）、Ｎ＋型拡散層７ｂの注入領域にも
よるが、注入開口径を０．５μｍ〜１．０μｍ程度と
し、数量をゲート電極４の幅Ｗ＝２０μｍに対して１箇
所程度形成する。ゲート幅Ｗが大きくなるに従ってドレ
イン電流が増加するため、ゲート幅Ｗに対応させてスポ
ットの大きさを増加させることによって耐圧を低下させ
ることができる。これにより、Ｎ型拡散層１０とＰ−型
エピタキシャル層２の間で所定の耐圧を確保するととも
に、ソース／ドレイン間の容量増加を確実に抑制するこ
とができる。電力素子で用いられる横型のＭＯＳＦＥＴ
の場合、ゲート電極４の幅Ｗｇが数十ｍｍ〜数百ｍｍ程
度の大きなものとなるため、スポット状のＮ型拡散層１
０が特に有効である。
の電流値（ｉｄｓ）、Ｎ＋型拡散層７ｂの注入領域にも
よるが、注入開口径を０．５μｍ〜１．０μｍ程度と
し、数量をゲート電極４の幅Ｗ＝２０μｍに対して１箇
所程度形成する。ゲート幅Ｗが大きくなるに従ってドレ
イン電流が増加するため、ゲート幅Ｗに対応させてスポ
ットの大きさを増加させることによって耐圧を低下させ
ることができる。これにより、Ｎ型拡散層１０とＰ−型
エピタキシャル層２の間で所定の耐圧を確保するととも
に、ソース／ドレイン間の容量増加を確実に抑制するこ
とができる。電力素子で用いられる横型のＭＯＳＦＥＴ
の場合、ゲート電極４の幅Ｗｇが数十ｍｍ〜数百ｍｍ程
度の大きなものとなるため、スポット状のＮ型拡散層１
０が特に有効である。
【００４４】実施の形態２の半導体装置の製造方法は、
実施の形態１と同様に行うことができる。すなわち、図
２（ｃ）の工程において、フォトリソグラフィーにより
レジスト１５に開口を形成する際に上述した開口径の開
口を形成し、その後、レジスト１５をマスクとしてＮ型
不純物のイオン注入を行うことによりスポット状のＮ型
拡散層１０を形成することができる。
実施の形態１と同様に行うことができる。すなわち、図
２（ｃ）の工程において、フォトリソグラフィーにより
レジスト１５に開口を形成する際に上述した開口径の開
口を形成し、その後、レジスト１５をマスクとしてＮ型
不純物のイオン注入を行うことによりスポット状のＮ型
拡散層１０を形成することができる。
【００４５】実施の形態３．図４はこの発明の実施の形
態３の半導体装置である高耐圧Ｎ型ＭＯＳＦＥＴを示す
概略断面図である。ここで、図４（ａ）は、実施の形態
３のＭＯＳＦＥＴの主要構成を示す断面図であり、図４
（ｂ）はその平面図である。また、図４（ｃ）はＭＯＳ
ＦＥＴのドレイン近傍を拡大した断面を示している。
態３の半導体装置である高耐圧Ｎ型ＭＯＳＦＥＴを示す
概略断面図である。ここで、図４（ａ）は、実施の形態
３のＭＯＳＦＥＴの主要構成を示す断面図であり、図４
（ｂ）はその平面図である。また、図４（ｃ）はＭＯＳ
ＦＥＴのドレイン近傍を拡大した断面を示している。
【００４６】実施の形態３の半導体装置では、実施の形
態１，２で説明したＮ型拡散層１０の代わりに、図４
（ａ）及び図４（ｂ）に示すようなＰ＋型拡散層１４を
形成している。実施の形態１，２では、Ｎ型拡散層１０
を形成することによってＮ＋型拡散層７ｂとＰ−型エピ
タキシャル層２間の降伏電圧をコントロールしたが、実
施の形態３ではＮ＋型拡散層７ｂと隣接してＰ＋型拡散
層１４を形成し、Ｎ＋型拡散層７ｂとＰ＋型拡散層１４
との間で降伏電圧をコントロールするようにしている。
態１，２で説明したＮ型拡散層１０の代わりに、図４
（ａ）及び図４（ｂ）に示すようなＰ＋型拡散層１４を
形成している。実施の形態１，２では、Ｎ型拡散層１０
を形成することによってＮ＋型拡散層７ｂとＰ−型エピ
タキシャル層２間の降伏電圧をコントロールしたが、実
施の形態３ではＮ＋型拡散層７ｂと隣接してＰ＋型拡散
層１４を形成し、Ｎ＋型拡散層７ｂとＰ＋型拡散層１４
との間で降伏電圧をコントロールするようにしている。
【００４７】一般に、ＭＯＳＦＥＴの耐圧はドレインの
Ｎ＋型拡散層７ｂとフィールドのアイソレーションとの
耐圧、Ｎ＋型拡散層７ｂとＰ−型エピタキシャル層２と
の耐圧、ゲートのソース／ドレイン間耐圧で定まる。本
実施の形態では、ドレインのＮ＋型拡散層７ｂと近接す
るＰ−型エピタキシャル層２又はＰ＋アイソレーション
よりもＰ＋型拡散層１４の濃度を高くすることにより、
Ｎ＋型拡散層７ｂとＰ＋型拡散層１４間の空乏層を周辺
よりも薄くして耐圧を故意に低下させている。
Ｎ＋型拡散層７ｂとフィールドのアイソレーションとの
耐圧、Ｎ＋型拡散層７ｂとＰ−型エピタキシャル層２と
の耐圧、ゲートのソース／ドレイン間耐圧で定まる。本
実施の形態では、ドレインのＮ＋型拡散層７ｂと近接す
るＰ−型エピタキシャル層２又はＰ＋アイソレーション
よりもＰ＋型拡散層１４の濃度を高くすることにより、
Ｎ＋型拡散層７ｂとＰ＋型拡散層１４間の空乏層を周辺
よりも薄くして耐圧を故意に低下させている。
【００４８】そして、Ｐ＋型拡散層１４の不純物濃度を
調整することによって耐圧を容易にコントロールするこ
とが可能となり、また安定性を高めることができる。従
って、実施の形態３によれば、実施の形態１，２と同様
にＭＯＳＦＥＴの保護することができ、同時にソース／
ドレイン間容量を低減することが可能となる。
調整することによって耐圧を容易にコントロールするこ
とが可能となり、また安定性を高めることができる。従
って、実施の形態３によれば、実施の形態１，２と同様
にＭＯＳＦＥＴの保護することができ、同時にソース／
ドレイン間容量を低減することが可能となる。
【００４９】図４（ｃ）は、実施の形態３のＭＯＳＦＥ
Ｔのドレイン近傍を拡大して示す断面図である。ドレイ
ン電極１２にサージ電圧が印加された場合には、Ｎ＋型
拡散層７ｂとＰ＋型拡散層１４との間でＭＯＳＦＥＴが
ブレークダウンし、図４（ｃ）中に矢印２０で示すよう
にＮ型拡散層１０からＰ＋型拡散層１４を介してＰ−型
エピタキシャル層２に向かって電流を流すことができ
る。従って、ドレイン電極１２にサージ電圧が印加され
た場合であっても、Ｎ＋型拡散層７ａとＮ＋型拡散層７
ｂの間に高電圧が印加されることを抑えることができ
る。
Ｔのドレイン近傍を拡大して示す断面図である。ドレイ
ン電極１２にサージ電圧が印加された場合には、Ｎ＋型
拡散層７ｂとＰ＋型拡散層１４との間でＭＯＳＦＥＴが
ブレークダウンし、図４（ｃ）中に矢印２０で示すよう
にＮ型拡散層１０からＰ＋型拡散層１４を介してＰ−型
エピタキシャル層２に向かって電流を流すことができ
る。従って、ドレイン電極１２にサージ電圧が印加され
た場合であっても、Ｎ＋型拡散層７ａとＮ＋型拡散層７
ｂの間に高電圧が印加されることを抑えることができ
る。
【００５０】実施の形態３の半導体装置の製造方法は、
実施の形態１の製造方法において、Ｎ型拡散層１０を形
成する工程でＮ型拡散層１０の代わりにＰ＋型拡散層１
４を形成する。すなわち、図２（ｃ）に示す工程でレジ
スト１５を全面に形成した後、フォトリソグラフィーに
よりＰ＋型拡散層１４を形成する領域においてレジスト
１５に開口を形成し、レジスト１５をマスクとしてＰ型
の不純物をイオン注入する。これにより、Ｎ＋型拡散層
７ｂと隣接してＰ＋型拡散層１４を形成することができ
る。Ｐ＋型拡散層１４の形成後は実施の形態１と同様に
層間絶縁膜３を形成し、Ｎ＋型拡散層７ａと接続される
ソース電極１１、Ｎ＋型拡散層７ｂと接続されるドレイ
ン電極１２をそれぞれ形成する。
実施の形態１の製造方法において、Ｎ型拡散層１０を形
成する工程でＮ型拡散層１０の代わりにＰ＋型拡散層１
４を形成する。すなわち、図２（ｃ）に示す工程でレジ
スト１５を全面に形成した後、フォトリソグラフィーに
よりＰ＋型拡散層１４を形成する領域においてレジスト
１５に開口を形成し、レジスト１５をマスクとしてＰ型
の不純物をイオン注入する。これにより、Ｎ＋型拡散層
７ｂと隣接してＰ＋型拡散層１４を形成することができ
る。Ｐ＋型拡散層１４の形成後は実施の形態１と同様に
層間絶縁膜３を形成し、Ｎ＋型拡散層７ａと接続される
ソース電極１１、Ｎ＋型拡散層７ｂと接続されるドレイ
ン電極１２をそれぞれ形成する。
【００５１】以上説明したように実施の形態３によれ
ば、Ｎ＋型拡散層７ｂと隣接してＰ＋型拡散層１４を形
成することによって、Ｎ＋型拡散層７ｂとＰ＋型拡散層
１４との間で降伏電圧をコントロールすることができ
る。従って、Ｎ＋型拡散層７ｂにサージ電圧が印加され
た場合に、Ｎ型拡散層１０からＰ＋型拡散層１４を介し
てＰ−型エピタキシャル層２に向かってサージ電流を流
すことができる。これにより、ソース／ドレイン間の耐
圧以上の電圧がＮ＋型拡散層７ａとＮ＋型拡散層７ｂ間
に印加されることを抑止でき、ゲート電極４の近傍、特
にゲート酸化膜５が破壊されることを抑止することがで
きる。
ば、Ｎ＋型拡散層７ｂと隣接してＰ＋型拡散層１４を形
成することによって、Ｎ＋型拡散層７ｂとＰ＋型拡散層
１４との間で降伏電圧をコントロールすることができ
る。従って、Ｎ＋型拡散層７ｂにサージ電圧が印加され
た場合に、Ｎ型拡散層１０からＰ＋型拡散層１４を介し
てＰ−型エピタキシャル層２に向かってサージ電流を流
すことができる。これにより、ソース／ドレイン間の耐
圧以上の電圧がＮ＋型拡散層７ａとＮ＋型拡散層７ｂ間
に印加されることを抑止でき、ゲート電極４の近傍、特
にゲート酸化膜５が破壊されることを抑止することがで
きる。
【００５２】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。
れているので、以下に示すような効果を奏する。
【００５３】ゲート電極の両側の不純物拡散層の所定領
域に不純物拡散層の底よりも下層に向かって突出する他
の不純物拡散層を形成したことにより、不純物拡散層間
にサージ電圧が印加された場合に他の不純物拡散層から
下層の半導体基板に向かって電流を流すことができ、ゲ
ート酸化膜が破壊されてしまうことを抑止できる。ま
た、他の不純物拡散層を不純物拡散層の所定領域のみに
形成したことによって容量の増加を最小限に抑えること
ができる。
域に不純物拡散層の底よりも下層に向かって突出する他
の不純物拡散層を形成したことにより、不純物拡散層間
にサージ電圧が印加された場合に他の不純物拡散層から
下層の半導体基板に向かって電流を流すことができ、ゲ
ート酸化膜が破壊されてしまうことを抑止できる。ま
た、他の不純物拡散層を不純物拡散層の所定領域のみに
形成したことによって容量の増加を最小限に抑えること
ができる。
【００５４】他の不純物拡散層をゲート電極に沿ってス
リット状に形成したことにより、不純物拡散層における
容量の増加を最小限に抑えることができる。また、他の
不純物拡散層を不純物拡散層の平面領域内で極小円形状
に形成したことによって更に容量増加を抑えることがで
きる。
リット状に形成したことにより、不純物拡散層における
容量の増加を最小限に抑えることができる。また、他の
不純物拡散層を不純物拡散層の平面領域内で極小円形状
に形成したことによって更に容量増加を抑えることがで
きる。
【００５５】不純物拡散層の平面領域内に複数の他の不
純物拡散層を形成し、不純物拡散層間に流れる電流に応
じて数を調整することにより、素子に応じて降伏耐圧を
設定することができる。
純物拡散層を形成し、不純物拡散層間に流れる電流に応
じて数を調整することにより、素子に応じて降伏耐圧を
設定することができる。
【００５６】他の不純物拡散層の下部を下層に向かって
細くなる形状とすることにより、他の不純物拡散層の下
部において電界集中が生じ易い構造とすることができ、
他の不純物拡散層と下層の半導体基板間の耐圧を低下さ
せることができる。
細くなる形状とすることにより、他の不純物拡散層の下
部において電界集中が生じ易い構造とすることができ、
他の不純物拡散層と下層の半導体基板間の耐圧を低下さ
せることができる。
【００５７】他の不純物拡散層を１対の不純物拡散層の
うちのドレイン側に設けたことにより、ドレイン電極に
サージ電圧が印加された場合に、ゲート酸化膜等が破壊
されてしまうことを抑止できる。
うちのドレイン側に設けたことにより、ドレイン電極に
サージ電圧が印加された場合に、ゲート酸化膜等が破壊
されてしまうことを抑止できる。
【００５８】他の不純物拡散層と不純物拡散層を同一導
電型とし、他の不純物拡散層の不純物濃度を１対の不純
物拡散層の不純物濃度よりも小さくしたことにより、他
の不純物拡散層の下部における空乏層の厚さを薄くして
降伏電圧を小さくすることができる。
電型とし、他の不純物拡散層の不純物濃度を１対の不純
物拡散層の不純物濃度よりも小さくしたことにより、他
の不純物拡散層の下部における空乏層の厚さを薄くして
降伏電圧を小さくすることができる。
【００５９】不純物拡散層と他の不純物拡散層の間の降
伏電圧を前記１対の不純物拡散層間の降伏電圧よりも小
さくしたことにより、１対の不純物拡散層間にサージ電
圧が印加されることを抑止でき、ゲート酸化膜が破壊さ
れてしまうことを抑止できる。
伏電圧を前記１対の不純物拡散層間の降伏電圧よりも小
さくしたことにより、１対の不純物拡散層間にサージ電
圧が印加されることを抑止でき、ゲート酸化膜が破壊さ
れてしまうことを抑止できる。
【００６０】他の不純物拡散層の導電型を１対の不純物
拡散層と逆導電型とし、不純物拡散層の下層における半
導体基板の不純物濃度よりも高濃度に形成したことによ
り、他の不純物拡散層と不純物拡散層との間の降伏電圧
を他の不純物拡散層の濃度に応じてコントロールするこ
とができ、半導体基板と他の不純物拡散層の間の降伏電
圧を１対の不純物拡散層間の降伏電圧よりも小さくする
ことができる。
拡散層と逆導電型とし、不純物拡散層の下層における半
導体基板の不純物濃度よりも高濃度に形成したことによ
り、他の不純物拡散層と不純物拡散層との間の降伏電圧
を他の不純物拡散層の濃度に応じてコントロールするこ
とができ、半導体基板と他の不純物拡散層の間の降伏電
圧を１対の不純物拡散層間の降伏電圧よりも小さくする
ことができる。
【図１】 この発明の実施の形態１の半導体装置の構成
を示す概略断面図である。
を示す概略断面図である。
【図２】 この発明の実施の形態１の半導体装置の製造
方法を工程順に示す概略断面図である。
方法を工程順に示す概略断面図である。
【図３】 この発明の実施の形態２の半導体装置の構成
を示す模式図である。
を示す模式図である。
【図４】 この発明の実施の形態３の半導体装置の構成
を示す模式図である。
を示す模式図である。
【符号の説明】 １ Ｐ＋型シリコン半導体基板、 ２ Ｐ−型エピタキ
シャル層、 ３ 層間絶縁膜、 ４ ゲート電極、 ５
ゲート酸化膜、 ６ サイドウォール、 ７ａ，７ｂ
Ｎ＋型拡散層、 ８ａ，８ｂ Ｎ−型拡散層、 ９
Ｐ型拡散層、１０，１０ａ，１０ｂ，１０ｃ Ｎ型拡散
層、 １１ ソース電極、 １２ ドレイン電極、 １
３ａ，１３ｂ 素子分離酸化膜、 １４ Ｐ＋型拡散
層、 １５ レジスト。
シャル層、 ３ 層間絶縁膜、 ４ ゲート電極、 ５
ゲート酸化膜、 ６ サイドウォール、 ７ａ，７ｂ
Ｎ＋型拡散層、 ８ａ，８ｂ Ｎ−型拡散層、 ９
Ｐ型拡散層、１０，１０ａ，１０ｂ，１０ｃ Ｎ型拡散
層、 １１ ソース電極、 １２ ドレイン電極、 １
３ａ，１３ｂ 素子分離酸化膜、 １４ Ｐ＋型拡散
層、 １５ レジスト。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高原 良雄 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内 Ｆターム(参考） 5F038 AV06 BH05 BH07 BH13 EZ13 EZ15 EZ20 5F048 AA02 AA05 BA02 BA06 BB05 BC05 BC06 DA25 DA27 5F140 AA31 AA32 BA01 BA16 BD05 BE07 BF01 BF04 BG08 BG12 BG14 BG37 BG53 BH12 BH13 BH14 BH15 BH30 BH35 BH41 BH47 BH49 BK02 BK13 CC03 CC08 DA06
Claims (18)
- 【請求項１】 半導体基板上にゲート絶縁膜を介して形
成されたゲート電極と、前記ゲート電極の両側の前記半
導体基板の表面領域に形成された１対の不純物拡散層と
を備え、 前記不純物拡散層の所定領域に前記不純物拡散層の底よ
りも下層に向かって突出する他の不純物拡散層が形成さ
れていることを特徴とする半導体装置。 - 【請求項２】 前記他の不純物拡散層が前記ゲート電極
に沿ってスリット状に形成されていることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 前記他の不純物拡散層が極小円形状に形
成されていることを特徴とする請求項１記載の半導体装
置。 - 【請求項４】 前記不純物拡散層の平面領域内に複数の
前記他の不純物拡散層が形成されていることを特徴とす
る請求項３記載の半導体装置。 - 【請求項５】 前記他の不純物拡散層の下部が下層に向
かって細くなる形状とされていることを特徴とする請求
項１〜４のいずれかに記載の半導体装置。 - 【請求項６】 前記他の不純物拡散層が前記１対の不純
物拡散層のうちのドレイン側に設けられていることを特
徴とする請求項１〜５のいずれかに記載の半導体装置。 - 【請求項７】 前記他の不純物拡散層と前記１対の不純
物拡散層が同一導電型であり、前記他の不純物拡散層の
不純物濃度が前記１対の不純物拡散層の不純物濃度より
も小さいことを特徴とする請求項１〜６のいずれかに記
載の半導体装置。 - 【請求項８】 半導体基板上にゲート絶縁膜を介して形
成されたゲート電極と、前記ゲート電極の両側の前記半
導体基板の表面領域に形成された１対の不純物拡散層
と、前記不純物拡散層の一方と接続された他の不純物拡
散層とを備え、 前記不純物拡散層と前記他の不純物拡散層の間の降伏電
圧を前記１対の不純物拡散層間の降伏電圧よりも小さく
したことを特徴とする半導体装置。 - 【請求項９】 前記他の不純物拡散層の導電型が前記１
対の不純物拡散層と逆導電型であり、前記不純物拡散層
の下層における前記半導体基板の不純物濃度よりも高濃
度に形成されていることを特徴とする請求項８記載の半
導体装置。 - 【請求項１０】 前記他の不純物拡散層が前記１対の不
純物拡散層のうちのドレイン側に設けられていることを
特徴とする請求項８又は９記載の半導体装置。 - 【請求項１１】 半導体基板上にゲート絶縁膜を介して
ゲート電極を形成する第１の工程と、 前記ゲート電極をマスクとして前記半導体基板に第１の
不純物を導入して、前記ゲート電極の両側の前記半導体
基板の表面領域に１対の不純物拡散層を形成する第２の
工程と、 所定の開口部を有するレジストマスクを前記半導体基板
上に形成する第３の工程と、 前記レジストマスクをマスクとして第２の不純物を導入
し、前記不純物拡散層と接続された他の不純物拡散層を
形成する第４の工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項１２】 前記第４の工程において、前記第１の
不純物と同一導電型の前記第２の不純物を導入し、前記
他の不純物拡散層が前記不純物拡散層の底よりも下層に
向かって突出するように形成することを特徴とする請求
項１１記載の半導体装置の製造方法。 - 【請求項１３】 前記第４の工程において、前記他の不
純物拡散層を前記ゲート電極に沿ってスリット状に形成
することを特徴とする請求項１２記載の半導体装置の製
造方法。 - 【請求項１４】 前記第４の工程において、前記他の不
純物拡散層を極小円形状に形成することを特徴とする請
求項１２記載の半導体装置の製造方法。 - 【請求項１５】 前記第４の工程において、前記不純物
拡散層の平面領域内に複数の前記他の不純物拡散層を形
成することを特徴とする請求項１４記載の半導体装置の
製造方法。 - 【請求項１６】 前記第４の工程において、前記他の不
純物拡散層の下部が下層に向かって細くなるように形成
することを特徴とする請求項１２〜１５のいずれかに記
載の半導体装置の製造方法。 - 【請求項１７】 前記第４の工程において、前記他の不
純物拡散層の不純物濃度が前記１対の不純物拡散層の不
純物濃度よりも小さくなるように前記他の不純物拡散層
を形成することを特徴とする請求項１２〜１６のいずれ
かに記載の半導体装置の製造方法。 - 【請求項１８】 前記第４の工程において、前記第１の
不純物と同一導電型の前記第２の不純物を導入し、前記
不純物拡散層と逆導電型の前記他の不純物拡散層を前記
不純物拡散層と隣接して形成することを特徴とする請求
項１１記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001107263A JP2002305299A (ja) | 2001-04-05 | 2001-04-05 | 半導体装置及びその製造方法 |
| US09/974,851 US6696727B2 (en) | 2001-04-05 | 2001-10-12 | Field effect transistor having improved withstand voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001107263A JP2002305299A (ja) | 2001-04-05 | 2001-04-05 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002305299A true JP2002305299A (ja) | 2002-10-18 |
Family
ID=18959609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001107263A Pending JP2002305299A (ja) | 2001-04-05 | 2001-04-05 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP2002305299A (ja) |
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| JP2012244074A (ja) * | 2011-05-23 | 2012-12-10 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
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-
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- 2001-10-12 US US09/974,851 patent/US6696727B2/en not_active Expired - Lifetime
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| US6696727B2 (en) | 2004-02-24 |
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