JPH05251698A - 集積保護ツェナダイオードを有するｍｏｓ形トランジスタ - Google Patents
集積保護ツェナダイオードを有するｍｏｓ形トランジスタInfo
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- JPH05251698A JPH05251698A JP4333730A JP33373092A JPH05251698A JP H05251698 A JPH05251698 A JP H05251698A JP 4333730 A JP4333730 A JP 4333730A JP 33373092 A JP33373092 A JP 33373092A JP H05251698 A JPH05251698 A JP H05251698A
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- 239000007943 implant Substances 0.000 claims description 5
- 238000002513 implantation Methods 0.000 claims description 4
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- 238000010586 diagram Methods 0.000 description 2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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Abstract
(57)【要約】
【目的】 ＮＭＯＳ形トランジスタの製造方法を複雑に
しない簡単な集積構造に用いる保護回路を提供すること
を目的とする。 【構成】 ＭＯＳ形トランジスタは第２のかなり高い不
純物注入Ｐ形領域を被覆する第１の低不純物注入Ｐ形領
域で形成される。このトランジスタは第２の導電性形の
ドレイン領域、Ｎ形のソース領域と第１の領域に接合す
る領域からなる。ドレイン、ソースと接合領域は第１の
表面に形成される。ソースと接合領域は相互に結合され
る。第３のＮ形高不純物注入領域は第１の領域でドレイ
ン領域から第２の領域に向かって伸びている。
しない簡単な集積構造に用いる保護回路を提供すること
を目的とする。 【構成】 ＭＯＳ形トランジスタは第２のかなり高い不
純物注入Ｐ形領域を被覆する第１の低不純物注入Ｐ形領
域で形成される。このトランジスタは第２の導電性形の
ドレイン領域、Ｎ形のソース領域と第１の領域に接合す
る領域からなる。ドレイン、ソースと接合領域は第１の
表面に形成される。ソースと接合領域は相互に結合され
る。第３のＮ形高不純物注入領域は第１の領域でドレイ
ン領域から第２の領域に向かって伸びている。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ形トランジスタに
に関し、特に静電気パルスのような過電圧に対する集積
回路を含むＭＯＳ形トランジスタの出力の保護に関す
る。
に関し、特に静電気パルスのような過電圧に対する集積
回路を含むＭＯＳ形トランジスタの出力の保護に関す
る。
【０００２】
【従来の技術】図１は集積回路に用いられるＮチャネル
ＭＯＳ形トランジスタの従来例の構造を示す断面図であ
る。ＭＯＳ形トランジスタは絶縁ゲート層２の上に導電
ゲート領域１からなる。ゲート領域の両側にはそれぞれ
Ｎ+ ドレイン領域３とＮ+ ソース領域４が形成される。
これらの領域は高不純物注入Ｐ形領域又は基板６上に形
成された低不純物注入Ｐ形領域、層又は孔５に形成され
ている。高不純物注入Ｐ形領域７は領域６と接合する。
ＭＯＳ形トランジスタの従来例の構造を示す断面図であ
る。ＭＯＳ形トランジスタは絶縁ゲート層２の上に導電
ゲート領域１からなる。ゲート領域の両側にはそれぞれ
Ｎ+ ドレイン領域３とＮ+ ソース領域４が形成される。
これらの領域は高不純物注入Ｐ形領域又は基板６上に形
成された低不純物注入Ｐ形領域、層又は孔５に形成され
ている。高不純物注入Ｐ形領域７は領域６と接合する。
【０００３】図２はＣＭＯＳ形のＭＯＳ形トランジスタ
の従来の出力段階を示す図である。この段階は高電圧Ｖ
ddと接続されるソース端子を有するＰチャネルＭＯＳ
（ＰＭＯＳ）形トランジスタに直列接続する、低電圧又
は基準電圧Ｖssと接続されるソース端子を有するＮチャ
ネルＭＯＳ（ＮＭＯＳ）形トランジスタからなる。ＮＭ
ＯＳ形とＰＭＯＳ形のトランジスタの共通ドレインは端
子Ａである。そして、出力端子Ａは、ＰＭＯＳ形トラン
ジスタのみが導電されると高電圧であり、またＮＭＯＳ
形トランジスタのみが導電されると低電圧になる。
の従来の出力段階を示す図である。この段階は高電圧Ｖ
ddと接続されるソース端子を有するＰチャネルＭＯＳ
（ＰＭＯＳ）形トランジスタに直列接続する、低電圧又
は基準電圧Ｖssと接続されるソース端子を有するＮチャ
ネルＭＯＳ（ＮＭＯＳ）形トランジスタからなる。ＮＭ
ＯＳ形とＰＭＯＳ形のトランジスタの共通ドレインは端
子Ａである。そして、出力端子Ａは、ＰＭＯＳ形トラン
ジスタのみが導電されると高電圧であり、またＮＭＯＳ
形トランジスタのみが導電されると低電圧になる。
【０００４】図１のＮチャネルＭＯＳ形トランジスタが
図２でのＮＭＯＳ形トランジスタとして用いられる時ド
レイン領域３は出力端子Ａに接続される。互いに接触す
る、ソース領域４と基板の接触領域７は低電圧Ｖssに相
互に連結されている。Ｇは図２のＮＭＯＳ形トランジス
タのゲート端子を示す。
図２でのＮＭＯＳ形トランジスタとして用いられる時ド
レイン領域３は出力端子Ａに接続される。互いに接触す
る、ソース領域４と基板の接触領域７は低電圧Ｖssに相
互に連結されている。Ｇは図２のＮＭＯＳ形トランジス
タのゲート端子を示す。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のＭＯＳ形トランジスタの問題点は、ドレイン領域３
と同じのコレクタ、ソース領域４と同じのエミッタ、そ
して領域５と同じのベースとなる寄生バイポーラトラン
ジスタを含むことである。ベース（領域５）とエミッタ
（領域４）の間の抵抗性のある接触の存在のために、こ
のトランジスタは、供給端子Ｖdd又は出力端子Ａから静
電気パルスによって生じるサージ電流によって生じる、
つまり領域５で電流が高くなるとき、アバランシモード
に移行する。もしクリッピング電流が供給されない場
合、このアバレンシモードはゲート酸化層２の破壊又は
ドレイン金属被覆（図示せず）の表面移動の結果ドレイ
ン結合の孔抜きを生じる。そして、いろいろな保護回路
がこれらの問題点を解決するために従来より提供されて
いる。
来のＭＯＳ形トランジスタの問題点は、ドレイン領域３
と同じのコレクタ、ソース領域４と同じのエミッタ、そ
して領域５と同じのベースとなる寄生バイポーラトラン
ジスタを含むことである。ベース（領域５）とエミッタ
（領域４）の間の抵抗性のある接触の存在のために、こ
のトランジスタは、供給端子Ｖdd又は出力端子Ａから静
電気パルスによって生じるサージ電流によって生じる、
つまり領域５で電流が高くなるとき、アバランシモード
に移行する。もしクリッピング電流が供給されない場
合、このアバレンシモードはゲート酸化層２の破壊又は
ドレイン金属被覆（図示せず）の表面移動の結果ドレイ
ン結合の孔抜きを生じる。そして、いろいろな保護回路
がこれらの問題点を解決するために従来より提供されて
いる。
【０００６】本発明はＮＭＯＳ形トランジスタの製造方
法を複雑にしない簡単な集積構造に用いる保護回路を提
供することを目的とする。
法を複雑にしない簡単な集積構造に用いる保護回路を提
供することを目的とする。
【０００７】
【課題を解決するための手段及び作用】本発明は前記問
題点を解決するためのもので、第１の導電性形の第２の
かなり高い不純物注入領域を被覆する第１の導電性形の
第１の低不純物注入領域で形成されたＭＯＳ形トランジ
スタにおいて、第２の導電性形のドレイン領域と、第２
の導電性形のソース領域とからなる。またドレイン、ソ
ースと接合領域は第１の領域、ソース領域、相互に結合
される接合領域の表面で形成される。さらに本発明のト
ランジスタは第１の低不純物注入領域を通ってドレイン
領域の一部から第２のかなり高い不純物注入領域に向か
って伸びる第２の導電性形の高不純物注入領域からな
る。
題点を解決するためのもので、第１の導電性形の第２の
かなり高い不純物注入領域を被覆する第１の導電性形の
第１の低不純物注入領域で形成されたＭＯＳ形トランジ
スタにおいて、第２の導電性形のドレイン領域と、第２
の導電性形のソース領域とからなる。またドレイン、ソ
ースと接合領域は第１の領域、ソース領域、相互に結合
される接合領域の表面で形成される。さらに本発明のト
ランジスタは第１の低不純物注入領域を通ってドレイン
領域の一部から第２のかなり高い不純物注入領域に向か
って伸びる第２の導電性形の高不純物注入領域からな
る。
【０００８】本発明の実施例として、第１の導電性形が
Ｐ形である。また本発明の実施例として、本発明のＭＯ
Ｓ形トランジスタはＭＯＳ形回路の出力を形成する。
Ｐ形である。また本発明の実施例として、本発明のＭＯ
Ｓ形トランジスタはＭＯＳ形回路の出力を形成する。
【０００９】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図３は本発明の実施例を示す断面図である。同図
において、図１の参照番号と同じ参照番号は同じ構成要
素を示す。本発明において、領域９と領域６との間のイ
ンターフェスがブレークダウン電圧ツェナダイオードを
形成するのでドレイン領域３とＰ+ 層６との間の接触は
高不純物注入Ｎ形領域９である。ブレークダウン電圧は
例えば約１２ボルトの電圧Ｖddより高く選択される。
する。図３は本発明の実施例を示す断面図である。同図
において、図１の参照番号と同じ参照番号は同じ構成要
素を示す。本発明において、領域９と領域６との間のイ
ンターフェスがブレークダウン電圧ツェナダイオードを
形成するのでドレイン領域３とＰ+ 層６との間の接触は
高不純物注入Ｎ形領域９である。ブレークダウン電圧は
例えば約１２ボルトの電圧Ｖddより高く選択される。
【００１０】そして、アバランシによる発生するキャリ
アがゲート（電子がドレインへ戻るかつ基板へ孔を開け
る）によって引っ張れられそうもないので、サージ電流
が端子Ａで生じる時ツェナダイオードは表面からかなり
ブレークダウンする。さらに、この付加されたＮ+ 拡散
９は比較的深く、例えば従来の構造でおおよそ数μｍで
あり、接合が金属接触によって破壊されるであろう可能
性は大変低い。
アがゲート（電子がドレインへ戻るかつ基板へ孔を開け
る）によって引っ張れられそうもないので、サージ電流
が端子Ａで生じる時ツェナダイオードは表面からかなり
ブレークダウンする。さらに、この付加されたＮ+ 拡散
９は比較的深く、例えば従来の構造でおおよそ数μｍで
あり、接合が金属接触によって破壊されるであろう可能
性は大変低い。
【００１１】本発明は図２に示すような出力段階を形成
するＮＭＯＳトランジスタに関するので、またこれらの
トランジスタは比較的広い表面領域を有しているので、
この深いＮ領域、例えば拡散を形成することを可能であ
る十分な室がある。サージ電流からの電荷を迅速に排出
するために十分大きいし、まだＭＯＳトランジスタのド
レイン基板のキャパシタンスを過度に増やすための大き
めの大きさにしないのでＮ形領域９とＰ形領域６との間
の接合は技術上うまい方法で選択できる。まさに接合表
面にとってN+P 接合はN+P-接合より大きいキャパシタン
スを有する。
するＮＭＯＳトランジスタに関するので、またこれらの
トランジスタは比較的広い表面領域を有しているので、
この深いＮ領域、例えば拡散を形成することを可能であ
る十分な室がある。サージ電流からの電荷を迅速に排出
するために十分大きいし、まだＭＯＳトランジスタのド
レイン基板のキャパシタンスを過度に増やすための大き
めの大きさにしないのでＮ形領域９とＰ形領域６との間
の接合は技術上うまい方法で選択できる。まさに接合表
面にとってN+P 接合はN+P-接合より大きいキャパシタン
スを有する。
【００１２】バイポーラからなるＢＩＣＭＯＳ形とＭＯ
Ｓ形トランジスタの複合集積回路を用いると本発明に関
する構造は付加の製造工程を必要としない。実際上、回
路のバイポーラ部分に、特に縦形ＮＰＮトランジスタ
に、Ｎ孔の底でＮ+ 形コレクタに相当する埋込み層を接
触するために深いＮ+ 領域がある。またこの深いＮ+ 領
域はいろいろなＮ孔の周りのガードリングとして用いら
れる。
Ｓ形トランジスタの複合集積回路を用いると本発明に関
する構造は付加の製造工程を必要としない。実際上、回
路のバイポーラ部分に、特に縦形ＮＰＮトランジスタ
に、Ｎ孔の底でＮ+ 形コレクタに相当する埋込み層を接
触するために深いＮ+ 領域がある。またこの深いＮ+ 領
域はいろいろなＮ孔の周りのガードリングとして用いら
れる。
【００１３】技術上でうまい方法で、いろいろな限定が
上述の実施例に基づいて作成できるは明らかである。特
に、大変簡単に示されたＭＯＳ形トランジスタとＭＯＳ
形トランジスタの構造をもたらすいろいろな改良は本発
明に適合できる。さらに、本発明はＮＭＯＳトランジス
タに関係して示されている。また本発明は上述の方法の
すべての極性を逆にすることによりＰＭＯＳトランジス
タに提供できる。上述した実施例は一例であってこれに
限定されるものでない。本発明は特許請求の範囲に則
し、かつ相当するものに限定される。
上述の実施例に基づいて作成できるは明らかである。特
に、大変簡単に示されたＭＯＳ形トランジスタとＭＯＳ
形トランジスタの構造をもたらすいろいろな改良は本発
明に適合できる。さらに、本発明はＮＭＯＳトランジス
タに関係して示されている。また本発明は上述の方法の
すべての極性を逆にすることによりＰＭＯＳトランジス
タに提供できる。上述した実施例は一例であってこれに
限定されるものでない。本発明は特許請求の範囲に則
し、かつ相当するものに限定される。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
ＮＭＯＳ形トランジスタの製造方法を複雑にしない簡単
な集積構造に用いる保護回路を提供できる。
ＮＭＯＳ形トランジスタの製造方法を複雑にしない簡単
な集積構造に用いる保護回路を提供できる。
【図１】従来例の構造を示す断面図である。
【図２】従来のＣＭＯＳ形のＭＯＳ形トランジスタの出
力段階を示す図である。
力段階を示す図である。
【図３】本発明のＮＭＯＳ形トランジスタの構造を示す
断面図である。
断面図である。
１ 導電性ゲート領域 ２ 絶縁ゲート層 ３ ドレイン領域 ４ ソース領域 ５ 層 ６ 基板 ７ 領域 ９ 拡散領域
Claims (3)
- 【請求項１】 第１の導電性形の第２のかなり高い不純
物注入領域(6) を被覆する第１の導電性形の第１の低不
純物注入領域(5) で形成されたＭＯＳ形トランジスタに
おいて、 第２の導電性形のドレイン領域(3) と、 第２の導電性形のソース領域(4) と、 第１の領域、前記ドレイン、ソースに接合し、前記第１
の領域の表面に形成された接合領域と接合し、相互に結
合される領域に接合される領域(7) と、 第１の領域で前記ドレイン領域の一部から第２の領域に
向かって伸びる第２の導電性形の第３の高不純物注入領
域(9) とからなる集積保護ツェナダイオードを有するＭ
ＯＳ形トランジスタ。 - 【請求項２】 前記第１の導電性形がＰ形である請求項
１記載のＭＯＳ形トランジスタ。 - 【請求項３】 ＭＯＳ形回路の出力と接続する請求項１
記載のＭＯＳ形トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9114753A FR2684240B1 (fr) | 1991-11-21 | 1991-11-21 | Transistor mos a zener de protection integree. |
| FR9114753 | 1991-11-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251698A true JPH05251698A (ja) | 1993-09-28 |
Family
ID=9419466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4333730A Pending JPH05251698A (ja) | 1991-11-21 | 1992-11-20 | 集積保護ツェナダイオードを有するｍｏｓ形トランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5357126A (ja) |
| EP (1) | EP0543745B1 (ja) |
| JP (1) | JPH05251698A (ja) |
| DE (1) | DE69224275T2 (ja) |
| FR (1) | FR2684240B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002305299A (ja) * | 2001-04-05 | 2002-10-18 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2011222971A (ja) * | 2010-03-25 | 2011-11-04 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3173268B2 (ja) * | 1994-01-06 | 2001-06-04 | 富士電機株式会社 | Ｍｉｓ電界効果トランジスタを備えた半導体装置 |
| US5519242A (en) * | 1994-08-17 | 1996-05-21 | David Sarnoff Research Center, Inc. | Electrostatic discharge protection circuit for a NMOS or lateral NPN transistor |
| FR2734406B1 (fr) * | 1995-05-19 | 1997-08-01 | Sgs Thomson Microelectronics | Element de protection de circuit integre de type mos |
| US5741737A (en) * | 1996-06-27 | 1998-04-21 | Cypress Semiconductor Corporation | MOS transistor with ramped gate oxide thickness and method for making same |
| US5897354A (en) * | 1996-12-17 | 1999-04-27 | Cypress Semiconductor Corporation | Method of forming a non-volatile memory device with ramped tunnel dielectric layer |
| JP3090081B2 (ja) * | 1997-03-12 | 2000-09-18 | 日本電気株式会社 | 半導体装置 |
| JP4055358B2 (ja) * | 2000-12-12 | 2008-03-05 | サンケン電気株式会社 | 半導体装置及びその製造方法 |
| US7700977B2 (en) * | 2007-06-21 | 2010-04-20 | Intersil Americas Inc. | Integrated circuit with a subsurface diode |
| US7666751B2 (en) * | 2007-09-21 | 2010-02-23 | Semiconductor Components Industries, Llc | Method of forming a high capacitance diode and structure therefor |
| US11131782B2 (en) | 2018-11-12 | 2021-09-28 | Stmicroelectronics (Crolles 2) Sas | Ionizing radiation detector |
| US10978443B2 (en) * | 2019-06-06 | 2021-04-13 | Texas Instruments Incorporated | Zener-triggered transistor with vertically integrated Zener diode |
| CN115632031B (zh) * | 2022-12-21 | 2023-03-28 | 泰科天润半导体科技（北京）有限公司 | 集成栅保护机制的平面栅碳化硅mosfet的制造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132673A (ja) * | 1983-01-19 | 1984-07-30 | Nissan Motor Co Ltd | Ｍｏｓトランジスタ |
| JPS6020560A (ja) * | 1983-07-15 | 1985-02-01 | Hitachi Ltd | 半導体装置 |
| JPH0685441B2 (ja) * | 1986-06-18 | 1994-10-26 | 日産自動車株式会社 | 半導体装置 |
| US5008723A (en) * | 1989-12-29 | 1991-04-16 | Kopin Corporation | MOS thin film transistor |
| US5103425A (en) * | 1991-03-11 | 1992-04-07 | Motorola, Inc. | Zener regulated programming circuit for a nonvolatile memory |
-
1991
- 1991-11-21 FR FR9114753A patent/FR2684240B1/fr not_active Expired - Fee Related
-
1992
- 1992-11-17 DE DE69224275T patent/DE69224275T2/de not_active Expired - Fee Related
- 1992-11-17 EP EP92420417A patent/EP0543745B1/fr not_active Expired - Lifetime
- 1992-11-19 US US07/978,777 patent/US5357126A/en not_active Expired - Fee Related
- 1992-11-20 JP JP4333730A patent/JPH05251698A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002305299A (ja) * | 2001-04-05 | 2002-10-18 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2011222971A (ja) * | 2010-03-25 | 2011-11-04 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69224275D1 (de) | 1998-03-05 |
| DE69224275T2 (de) | 1998-05-14 |
| FR2684240B1 (fr) | 1994-02-18 |
| FR2684240A1 (fr) | 1993-05-28 |
| EP0543745B1 (fr) | 1998-01-28 |
| EP0543745A1 (fr) | 1993-05-26 |
| US5357126A (en) | 1994-10-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010313 |