JP2808543B2 - 相補性ｍｏｓ回路技術による“ラツチアツプ”保護回路を有する集積回路 - Google Patents
相補性ｍｏｓ回路技術による“ラツチアツプ”保護回路を有する集積回路Info
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description
【発明の詳細な説明】 この発明は、相補性MOS回路技術による“ラッチアッ
プ”保護回路を有する集積回路に関するものである。
プ”保護回路を有する集積回路に関するものである。
相補性MOS回路技術によるこの形式の集積回路では、
サイリスタに類似している寄生的なpnpn経路が供給電圧
（VDD）と接地電位（VSS）との間に生ずる。この寄生的
な４層構造は擾乱により、たとえば電流パルスにより、
または半導体層における印加された供給電圧の上方また
は下方スイングにより点弧され得る。正常状態から高導
電状態への移行、すなわちこの４層構造の点弧は“ラッ
チアップ”と呼ばれる。
サイリスタに類似している寄生的なpnpn経路が供給電圧
（VDD）と接地電位（VSS）との間に生ずる。この寄生的
な４層構造は擾乱により、たとえば電流パルスにより、
または半導体層における印加された供給電圧の上方また
は下方スイングにより点弧され得る。正常状態から高導
電状態への移行、すなわちこの４層構造の点弧は“ラッ
チアップ”と呼ばれる。
“ラッチアップ”の理解のために、ウエル状の半導体
領域のなかに位置している第１のチャネル形の電界効果
トランジスタの１つの端子とこの領域の外側で半導体基
板の上に置かれている第２のチャネル形の電界効果トラ
ンジスタの１つの端子との間に一般に４つの相続く交互
の導電形の半導体層が存在しており、前者のトランジス
タの一方の端子領域は第１の半導体層を、ウエル状の半
導体領域は第２の半導体層を、半導体基板は第３の半導
体層を、また後者のトランジスタの一方の端子領域は第
４の半導体層を形成することから出発される。この構成
に基づいて１つの寄生的なバイポーラpnpおよびnpnトラ
ンジスタが生ずる。pnpバイポーラトランジスタのコレ
クタはnpnバイポーラトランジスタのベースに、またpnp
バイポーラトランジスタのベースはnpnバイポーラトラ
ンジスタのコレクタに相当する。この構造はサイリスタ
におけるように層列pnpnの４層ダイオードを形成する。
半導体基板の正のバイアス電圧の際には第３の半導体層
と第４の半導体層との間のpn接合が、前記のトランジス
タ端子の間にこの４層構造のなかの寄生的なサイリスタ
作用に原因を帰すべき１つの電流経路が生ずるほどに導
通方向に基板バイアスされ得る。電流経路はその後に正
のバイアス電圧の消滅の後も残留し、また集積回路を熱
的に過負荷し得る。
領域のなかに位置している第１のチャネル形の電界効果
トランジスタの１つの端子とこの領域の外側で半導体基
板の上に置かれている第２のチャネル形の電界効果トラ
ンジスタの１つの端子との間に一般に４つの相続く交互
の導電形の半導体層が存在しており、前者のトランジス
タの一方の端子領域は第１の半導体層を、ウエル状の半
導体領域は第２の半導体層を、半導体基板は第３の半導
体層を、また後者のトランジスタの一方の端子領域は第
４の半導体層を形成することから出発される。この構成
に基づいて１つの寄生的なバイポーラpnpおよびnpnトラ
ンジスタが生ずる。pnpバイポーラトランジスタのコレ
クタはnpnバイポーラトランジスタのベースに、またpnp
バイポーラトランジスタのベースはnpnバイポーラトラ
ンジスタのコレクタに相当する。この構造はサイリスタ
におけるように層列pnpnの４層ダイオードを形成する。
半導体基板の正のバイアス電圧の際には第３の半導体層
と第４の半導体層との間のpn接合が、前記のトランジス
タ端子の間にこの４層構造のなかの寄生的なサイリスタ
作用に原因を帰すべき１つの電流経路が生ずるほどに導
通方向に基板バイアスされ得る。電流経路はその後に正
のバイアス電圧の消滅の後も残留し、また集積回路を熱
的に過負荷し得る。
“ラッチアップ”効果は専門書、半導体エレクトロニ
クス14、エイチ．ヴァイス（H.Weiss）、ケイ．ホーニ
ンガー（K.Horninger）“集積MOS回路”の第109〜112頁
に記載されている。対策としてここにはテクノロジー
（ドーピングプロフィル）の変更または設計（ウエル間
隔）の際の措置が提案される。（たとえばスイッチオン
の際に）基板／ソフト電流によりトリガされる“ラッチ
アップ”効果を阻止する１つの他の解決提案はディー．
タカクス（D.Takacs）ほか“オンチップ基板バイアス発
生器によるｎウェルCMOS内の静的および過渡的ラッチア
ップ−ハードネス”、IEDM85、テクニカルダイジェス
ト、第504〜508頁に示されている。ここでは半導体基板
内の寄生的なバイポーラトランジスタを能動化するのに
十分でない１つの値に半導体基板電位を制限することに
よって“ラッチアップ”効果を防止する１つのクランプ
回路が提案される。クランプ回路はそのために高い容量
性充電電流を接地点へ導き出さなければならない。
クス14、エイチ．ヴァイス（H.Weiss）、ケイ．ホーニ
ンガー（K.Horninger）“集積MOS回路”の第109〜112頁
に記載されている。対策としてここにはテクノロジー
（ドーピングプロフィル）の変更または設計（ウエル間
隔）の際の措置が提案される。（たとえばスイッチオン
の際に）基板／ソフト電流によりトリガされる“ラッチ
アップ”効果を阻止する１つの他の解決提案はディー．
タカクス（D.Takacs）ほか“オンチップ基板バイアス発
生器によるｎウェルCMOS内の静的および過渡的ラッチア
ップ−ハードネス”、IEDM85、テクニカルダイジェス
ト、第504〜508頁に示されている。ここでは半導体基板
内の寄生的なバイポーラトランジスタを能動化するのに
十分でない１つの値に半導体基板電位を制限することに
よって“ラッチアップ”効果を防止する１つのクランプ
回路が提案される。クランプ回路はそのために高い容量
性充電電流を接地点へ導き出さなければならない。
入力／出力端子における上方／下方スイングにより惹
起される“ラッチアップ”効果を抑制する１つの別の可
能性は、電界効果トランジスタのソース−ドレイン端子
と半導体基板またはウエル状半導体領域との間に接続さ
れているショットキ接触の使用にある。エス．イー．ス
ウィルフン（S.E.Swirhun）ほか、米国電気電子学会論
文集電子デバイス編、第ED−32巻、第２号、1985年２
月、第194〜202頁“VLSIに適したショットキ−バリアー
CMOSプロセス”の第２図および第３図に１つのこのよう
な配置が示されている。第2A図には、白金−シリコンか
らMOSトランジスタのソース−ドレイン端子に形成され
るショットキ接触を有するｎ形の半導体領域のなかに構
成されているインバータが示されている。上記文献の第
3A図には、ウエル状の半導体領域のなかの同じくMOSト
ランジスタのソース−ドレイン端子における埋め込まれ
たショットキ接触が示されている。これらの接触は、横
方向にオーム性接触を、また縦方向に電流の流れに対す
るショットキ接触を形成するように配置されている。
起される“ラッチアップ”効果を抑制する１つの別の可
能性は、電界効果トランジスタのソース−ドレイン端子
と半導体基板またはウエル状半導体領域との間に接続さ
れているショットキ接触の使用にある。エス．イー．ス
ウィルフン（S.E.Swirhun）ほか、米国電気電子学会論
文集電子デバイス編、第ED−32巻、第２号、1985年２
月、第194〜202頁“VLSIに適したショットキ−バリアー
CMOSプロセス”の第２図および第３図に１つのこのよう
な配置が示されている。第2A図には、白金−シリコンか
らMOSトランジスタのソース−ドレイン端子に形成され
るショットキ接触を有するｎ形の半導体領域のなかに構
成されているインバータが示されている。上記文献の第
3A図には、ウエル状の半導体領域のなかの同じくMOSト
ランジスタのソース−ドレイン端子における埋め込まれ
たショットキ接触が示されている。これらの接触は、横
方向にオーム性接触を、また縦方向に電流の流れに対す
るショットキ接触を形成するように配置されている。
上記の米国電気電子学会論文集に提案されるようなシ
ョットキ接触の導入により、MOSトランジスタパラメー
タの悪化およびショットキ漏れ電流を生じ得る。さら
に、これらのショットキ接触の導入は費用の高いプロセ
スを必要とする。ディー．タカクス（D.Takacs）ほかに
より示されているようなクランプ回路によっては原理的
に半導体基板の正の充電の可能性が排除されておらず、
単にその作用が、半導体基板の正の充電が行われている
場合に低抵抗の接地接続が正の充電を再び崩壊すること
によって補償される。
ョットキ接触の導入により、MOSトランジスタパラメー
タの悪化およびショットキ漏れ電流を生じ得る。さら
に、これらのショットキ接触の導入は費用の高いプロセ
スを必要とする。ディー．タカクス（D.Takacs）ほかに
より示されているようなクランプ回路によっては原理的
に半導体基板の正の充電の可能性が排除されておらず、
単にその作用が、半導体基板の正の充電が行われている
場合に低抵抗の接地接続が正の充電を再び崩壊すること
によって補償される。
本発明の課題は、冒頭に記載した種類の回路であっ
て、“ラッチアップ”効果の生起がほぼ回避される回路
を提供することである。
て、“ラッチアップ”効果の生起がほぼ回避される回路
を提供することである。
この課題を解決するため、本発明によれば、相補性MO
S回路技術によるラッチアップ保護回路を有する集積回
路であって、第１の導電形のドープされた半導体基板
と、ドープされた半導体基板内に挿入されている第２の
導電形のウエル状の半導体領域とを有する集積回路にお
いて、ラッチアップ保護回路が非線形要素を含んでお
り、第１の非線形要素は第１の端子で接地電位に、また
第２の端子で第１の導電形のドープされた半導体基板に
接続されており、第２の非線形要素は第１の端子で供給
電圧に、また第２の端子で第２の導電形の挿入されたウ
エル状の半導体領域に接続され、非線形要素がショット
キ接触として構成される。
S回路技術によるラッチアップ保護回路を有する集積回
路であって、第１の導電形のドープされた半導体基板
と、ドープされた半導体基板内に挿入されている第２の
導電形のウエル状の半導体領域とを有する集積回路にお
いて、ラッチアップ保護回路が非線形要素を含んでお
り、第１の非線形要素は第１の端子で接地電位に、また
第２の端子で第１の導電形のドープされた半導体基板に
接続されており、第２の非線形要素は第１の端子で供給
電圧に、また第２の端子で第２の導電形の挿入されたウ
エル状の半導体領域に接続され、非線形要素がショット
キ接触として構成される。
また本発明によれば、非線形要素がダイオード要素と
して接続されているMOSトランジスタにより構成されて
もよい。
して接続されているMOSトランジスタにより構成されて
もよい。
更に本発明によれば、非線形要素が埋め込まれたダイ
オードの形態で構成されてもよい。本発明により得られ
る利点は特に、本発明による回路によればMOSトランジ
スタの回路特性が影響されないことにある。さらに本発
明による回路の占有面積は非常に小さい。なぜならば、
そのために少数の回路要素しか必要とされないからであ
る。
オードの形態で構成されてもよい。本発明により得られ
る利点は特に、本発明による回路によればMOSトランジ
スタの回路特性が影響されないことにある。さらに本発
明による回路の占有面積は非常に小さい。なぜならば、
そのために少数の回路要素しか必要とされないからであ
る。
本発明の実施例は第１図ないし第６図に示されてい
る。それらを以下に一層詳細に説明する。
る。それらを以下に一層詳細に説明する。
第１図はCMOSインバータの断面図であり、“ラッチア
ップ”効果に通じ得る寄生的な横方向および縦方向バイ
ポーラトランジスタも一緒に示されている。半導体基板
およびウエル状の半導体領域は２つの非線形要素を介し
て接地電位VSSおよび供給電圧VDDと接続されている。
ップ”効果に通じ得る寄生的な横方向および縦方向バイ
ポーラトランジスタも一緒に示されている。半導体基板
およびウエル状の半導体領域は２つの非線形要素を介し
て接地電位VSSおよび供給電圧VDDと接続されている。
第２図はショットキ接触を形成する金属−n+半導体接
合に対するエネルギー帯モデルである。
合に対するエネルギー帯モデルである。
第３図はオーム性のウエルおよび基板接触がショット
キ接触により置換された別のCMOSインバータの断面図で
ある。
キ接触により置換された別のCMOSインバータの断面図で
ある。
第４図は半導体基板およびウエル状の半導体領域が、
ダイオード要素として接続されているMOSトランジスタ
を介して接地電位VSSおよび供給電圧VDDと接続されてい
るCMOSインバータ回路の別の断面図である。
ダイオード要素として接続されているMOSトランジスタ
を介して接地電位VSSおよび供給電圧VDDと接続されてい
るCMOSインバータ回路の別の断面図である。
第５図は本発明による回路の別の実施例の、寸法的に
は忠実でない断面図である。
は忠実でない断面図である。
第６図は付属のシンボルで表した回路図である。
第１図には、ドープされた半導体材料、たとえばｐ形
シリコンから成る半導体基板PSUBの上に構成されている
“ラッチアップ”保護回路を有する本発明による集積回
路の概要が示されている。半導体基板PSUBは、境界面PG
まで延びているｎ形ウエル状の半導体領域NWを有する。
半導体領域NWの外側には半導体基板のなかに、ｎチャネ
ル電界効果トランジスタT1のソースおよびドレイン領域
を形成するn+ドープされた半導体領域N1、N2が挿入され
ており、他方においてウエル状の半導体領域NWの内側に
は、ｐチャネル電界効果トランジスタT2のドレインおよ
びソース領域を成す２つのp+ドープされた半導体領域P
2、P3が存在している。示されている第１図の例ではト
ランジスタT1およびT2はCMOSインバータ段として接続さ
れており、n+ドープされた半導体領域N1はｎチャネル電
界効果トランジスタT1のソース端子として接地電位VSS
に接続されており、またn+ドープされた半導体領域N2は
ｎチャネル電界効果トランジスタT1のドレイン端子とし
てCMOSインバータ段の出力端OUTを形成している。p+ド
ープされた半導体領域P2は同じく出力端OUTに接続され
ており、またｐチャネル電界効果トランジスタT2のドレ
イン端子を形成しており、他方においてp+ドープされた
半導体領域P3は同じ電界効果トランジスタのソース端子
として供給電圧VDDと接続されている。CMOSインバータ
段に対する入力信号は入力端INを介して第１または第２
の電界効果トランジスタT1、T2の第１および第２のゲー
ト領域に伝達され、他方において出力信号が出力端OUT
から取り出し可能である。
シリコンから成る半導体基板PSUBの上に構成されている
“ラッチアップ”保護回路を有する本発明による集積回
路の概要が示されている。半導体基板PSUBは、境界面PG
まで延びているｎ形ウエル状の半導体領域NWを有する。
半導体領域NWの外側には半導体基板のなかに、ｎチャネ
ル電界効果トランジスタT1のソースおよびドレイン領域
を形成するn+ドープされた半導体領域N1、N2が挿入され
ており、他方においてウエル状の半導体領域NWの内側に
は、ｐチャネル電界効果トランジスタT2のドレインおよ
びソース領域を成す２つのp+ドープされた半導体領域P
2、P3が存在している。示されている第１図の例ではト
ランジスタT1およびT2はCMOSインバータ段として接続さ
れており、n+ドープされた半導体領域N1はｎチャネル電
界効果トランジスタT1のソース端子として接地電位VSS
に接続されており、またn+ドープされた半導体領域N2は
ｎチャネル電界効果トランジスタT1のドレイン端子とし
てCMOSインバータ段の出力端OUTを形成している。p+ド
ープされた半導体領域P2は同じく出力端OUTに接続され
ており、またｐチャネル電界効果トランジスタT2のドレ
イン端子を形成しており、他方においてp+ドープされた
半導体領域P3は同じ電界効果トランジスタのソース端子
として供給電圧VDDと接続されている。CMOSインバータ
段に対する入力信号は入力端INを介して第１または第２
の電界効果トランジスタT1、T2の第１および第２のゲー
ト領域に伝達され、他方において出力信号が出力端OUT
から取り出し可能である。
さらに、いずれも“ラッチアップ”効果に対して重要
である寄生的バイポーラトランジスタB1およびB2が記入
されている。横方向npnバイポーラトランジスタB1のコ
レクタCLは縦方向pnpバイポーラトランジスタB2のベー
スBVと、また横方向バイポーラトランジスタB1のベース
端子BLはバイポーラトランジスタB2のコレクタ端子CVと
接続されている。さらにバイポーラトランジスタB1のエ
ミッタELは電界効果トランジスタT1のソース端子N1に、
またバイポーラトランジスタB2のエミッタEVは電界効果
トランジスタT2のソース端子P3と接続されている。寄生
的バイポーラトランジスタはサイリスタと比較可能な４
層ダイオードpnpnを形成する。いま特定の信号により横
方向バイポーラトランジスタのエミッタEVとベースBVと
の間のエミッタ−ベースダイオードが導通方向の極性に
されると、サイリスタは点弧し得る。その場合、pn接合
部もしくは導線を溶融させるような高い電流がpn接合部
を経て流れ、このことはCMOSインバータ段の損傷に通じ
得る。
である寄生的バイポーラトランジスタB1およびB2が記入
されている。横方向npnバイポーラトランジスタB1のコ
レクタCLは縦方向pnpバイポーラトランジスタB2のベー
スBVと、また横方向バイポーラトランジスタB1のベース
端子BLはバイポーラトランジスタB2のコレクタ端子CVと
接続されている。さらにバイポーラトランジスタB1のエ
ミッタELは電界効果トランジスタT1のソース端子N1に、
またバイポーラトランジスタB2のエミッタEVは電界効果
トランジスタT2のソース端子P3と接続されている。寄生
的バイポーラトランジスタはサイリスタと比較可能な４
層ダイオードpnpnを形成する。いま特定の信号により横
方向バイポーラトランジスタのエミッタEVとベースBVと
の間のエミッタ−ベースダイオードが導通方向の極性に
されると、サイリスタは点弧し得る。その場合、pn接合
部もしくは導線を溶融させるような高い電流がpn接合部
を経て流れ、このことはCMOSインバータ段の損傷に通じ
得る。
CMOSインバータ段の本発明において主要な部分は非線
形要素D1、D2、たとえばダイオード特性を有する要素の
組み入れである。ここでは第１の非線形要素はp+ドープ
された半導体領域P1と接地電位VSSとの間に、また第２
の非線形要素はn+ドープされた半導体領域N3と供給電圧
VDDとの間に配置されている。p+ドープされた半導体領
域P1はここでは半導体基板PSUBの内側に、またn+ドープ
された半導体領域N3はウエル状の半導体領域NWの内側に
配置されている。ｐ形ウエル状半導体領域に対する非線
形要素D1、D2の接続は類似に行われており、ここでは単
に接地電位VSSおよび供給電圧VDDの端子が入れ換えられ
ている。非線形要素D1は一方では正孔電流を成す多数電
荷キャリアが低抵抗で接地電位VSSに導き出され得るよ
うにし、また他方では寄生的な横方向バイポーラトラン
ジスタB1のベース電荷が図示されていない基板接触を介
してベースBLにビルドアップされ得ることを阻止する。
半導体基板はこの場合に非線形要素D1を介して接地電位
VSSと低抵抗で接続されている。横方向バイポーラトラ
ンジスタB1のベース電荷のビルドアップはいまや非線形
要素D1のわずかな阻止電流によってのみ決定される。こ
のことは、ｎ形ウエル状の半導体領域NWと供給電圧VDD
との間に接続されている非線形要素D2に対しても類似に
当てはまる。この対策により、寄生的なバイポーラトラ
ンジスタB1およびB2のpn接合部が導通方向の極性にされ
ることが阻止され、このことは“ラッチアップ”効果の
危険の減少を意味する。
形要素D1、D2、たとえばダイオード特性を有する要素の
組み入れである。ここでは第１の非線形要素はp+ドープ
された半導体領域P1と接地電位VSSとの間に、また第２
の非線形要素はn+ドープされた半導体領域N3と供給電圧
VDDとの間に配置されている。p+ドープされた半導体領
域P1はここでは半導体基板PSUBの内側に、またn+ドープ
された半導体領域N3はウエル状の半導体領域NWの内側に
配置されている。ｐ形ウエル状半導体領域に対する非線
形要素D1、D2の接続は類似に行われており、ここでは単
に接地電位VSSおよび供給電圧VDDの端子が入れ換えられ
ている。非線形要素D1は一方では正孔電流を成す多数電
荷キャリアが低抵抗で接地電位VSSに導き出され得るよ
うにし、また他方では寄生的な横方向バイポーラトラン
ジスタB1のベース電荷が図示されていない基板接触を介
してベースBLにビルドアップされ得ることを阻止する。
半導体基板はこの場合に非線形要素D1を介して接地電位
VSSと低抵抗で接続されている。横方向バイポーラトラ
ンジスタB1のベース電荷のビルドアップはいまや非線形
要素D1のわずかな阻止電流によってのみ決定される。こ
のことは、ｎ形ウエル状の半導体領域NWと供給電圧VDD
との間に接続されている非線形要素D2に対しても類似に
当てはまる。この対策により、寄生的なバイポーラトラ
ンジスタB1およびB2のpn接合部が導通方向の極性にされ
ることが阻止され、このことは“ラッチアップ”効果の
危険の減少を意味する。
スイッチオンの際のCMOS回路全体の挙動は非線形要素
D1およびD2の組み入れにより阻害されず、他方において
作動中はn+ドープされた半導体領域N1、p+ドープされた
半導体領域P3および端子OUTにおける擾乱パルスの存在
の際にも“ラッチアップ”の危険が非線形要素D1および
D2により減ぜられる。その際に重要なことは、非線形要
素D1、D2が寄生的なバイポーラトランジスタB1およびB2
のpn接合部の順方向電圧よりも低い順方向電圧を有する
ことである。
D1およびD2の組み入れにより阻害されず、他方において
作動中はn+ドープされた半導体領域N1、p+ドープされた
半導体領域P3および端子OUTにおける擾乱パルスの存在
の際にも“ラッチアップ”の危険が非線形要素D1および
D2により減ぜられる。その際に重要なことは、非線形要
素D1、D2が寄生的なバイポーラトランジスタB1およびB2
のpn接合部の順方向電圧よりも低い順方向電圧を有する
ことである。
非線形要素D1、D2はいわゆるショットキ接触により実
現され得る。第２図には、金属Ｍおよびn+ドープされた
半導体Ｈから構成されているショットキ接触に対するエ
ネルギー位置ダイアグラムのバンドモデルが示されてい
る。エネルギーＷならびに電位φに関する定性的説明は
第２図の左部に座標軸として示されている。フェルミ準
位WFはｎ半導体領域Ｈにも金属領域Ｍにも記入されてお
り、また電子を有する平均占有数が最大値の50％である
エネルギー値をエネルギー帯モデルで示す。n+ドープさ
れた半導体Ｈに対してはさらに伝導帯WLならびに禁制帯
WVのエネルギー準位が記入されており、伝導帯WLのエネ
ルギー準位はフェルミエネルギー準位の上に位置してお
り、またより弱く電子により占められており、他方にお
いて禁制帯WVのエネルギー準位はフェルミエネルギー準
位の下に位置しており、またより強く電子により示され
ている。金属からの電子に対する仕事関数が半導体材料
からの仕事関数よりも大きいならば、n+形の半導体材料
と金属との間の接触の際に電子はn+半導体から金属のな
かへ移行する。熱的平衡状態ではその後に金属および半
導体のフェルミエネルギーは等しい高さの共通の電気化
学的電位として経過する。その際に半導体から溢れ出た
電子はn+半導体のなかの正の空間電荷および金属表面上
の相応の負の空間電荷に通ずる。相異なる仕事関数に基
づいて電子はn+半導体材料Ｈから金属Ｍのなかへ、その
逆の方向よりも容易に到達する。このことは第２図中に
矢印F1およびF2により示されており、その際に金属Ｍか
らn+半導体Ｈへの電子の流れはF1で、またn+半導体材料
から金属Ｍへの電子の流れはF2で示されている。電子の
流れF1は電子の流れF2よりも非常に小さい。pn接合にく
らべてショットキ接触の１つの主要な特徴は、pn接合と
異なり１つの方向の多数キャリアのみが電流輸送を決定
するという事実にある。存在しない少数キャリアは“ラ
ッチアップ”効果へのp+nダイオードの不利な影響を阻
止する。このことは金属とp+半導体との間の接合に対し
ても類似に当てはまる。ショットキ接触による非線形要
素の実現の１つの主要な利点は、下方または上方スイン
グの際にダイオードD1またはD2がウエル状半導体領域の
なかへのp+ドープされた半導体領域の注入および半導体
基板のなかへのn+ドープされた半導体領域の注入を阻止
すること、またこれらの接触が通常のpn接合にくらべて
低い順方向電圧を有することにある。これによって寄生
的なバイポーラトランジスタB1およびB2のpn接合が減負
荷され、また“ラッチアップ”の危険が広範囲に阻止さ
れる。ショットキ接触では電流輸送は主として１つの方
向の多数キャリアにより決定されるので、わずかな少数
キャリア部分は同じく、その他の寄生的なバイポーラト
ランジスタにおけるベース電荷のビルドアップが妨げら
れることによって、“ラッチアップ”の危険を減ずるこ
とに寄与する。
現され得る。第２図には、金属Ｍおよびn+ドープされた
半導体Ｈから構成されているショットキ接触に対するエ
ネルギー位置ダイアグラムのバンドモデルが示されてい
る。エネルギーＷならびに電位φに関する定性的説明は
第２図の左部に座標軸として示されている。フェルミ準
位WFはｎ半導体領域Ｈにも金属領域Ｍにも記入されてお
り、また電子を有する平均占有数が最大値の50％である
エネルギー値をエネルギー帯モデルで示す。n+ドープさ
れた半導体Ｈに対してはさらに伝導帯WLならびに禁制帯
WVのエネルギー準位が記入されており、伝導帯WLのエネ
ルギー準位はフェルミエネルギー準位の上に位置してお
り、またより弱く電子により占められており、他方にお
いて禁制帯WVのエネルギー準位はフェルミエネルギー準
位の下に位置しており、またより強く電子により示され
ている。金属からの電子に対する仕事関数が半導体材料
からの仕事関数よりも大きいならば、n+形の半導体材料
と金属との間の接触の際に電子はn+半導体から金属のな
かへ移行する。熱的平衡状態ではその後に金属および半
導体のフェルミエネルギーは等しい高さの共通の電気化
学的電位として経過する。その際に半導体から溢れ出た
電子はn+半導体のなかの正の空間電荷および金属表面上
の相応の負の空間電荷に通ずる。相異なる仕事関数に基
づいて電子はn+半導体材料Ｈから金属Ｍのなかへ、その
逆の方向よりも容易に到達する。このことは第２図中に
矢印F1およびF2により示されており、その際に金属Ｍか
らn+半導体Ｈへの電子の流れはF1で、またn+半導体材料
から金属Ｍへの電子の流れはF2で示されている。電子の
流れF1は電子の流れF2よりも非常に小さい。pn接合にく
らべてショットキ接触の１つの主要な特徴は、pn接合と
異なり１つの方向の多数キャリアのみが電流輸送を決定
するという事実にある。存在しない少数キャリアは“ラ
ッチアップ”効果へのp+nダイオードの不利な影響を阻
止する。このことは金属とp+半導体との間の接合に対し
ても類似に当てはまる。ショットキ接触による非線形要
素の実現の１つの主要な利点は、下方または上方スイン
グの際にダイオードD1またはD2がウエル状半導体領域の
なかへのp+ドープされた半導体領域の注入および半導体
基板のなかへのn+ドープされた半導体領域の注入を阻止
すること、またこれらの接触が通常のpn接合にくらべて
低い順方向電圧を有することにある。これによって寄生
的なバイポーラトランジスタB1およびB2のpn接合が減負
荷され、また“ラッチアップ”の危険が広範囲に阻止さ
れる。ショットキ接触では電流輸送は主として１つの方
向の多数キャリアにより決定されるので、わずかな少数
キャリア部分は同じく、その他の寄生的なバイポーラト
ランジスタにおけるベース電荷のビルドアップが妨げら
れることによって、“ラッチアップ”の危険を減ずるこ
とに寄与する。
第３図には、オーム性のウエルおよび基板接触が２つ
のショットキ接触SK1およびSK2により置換されたCMOSイ
ンバータ回路の断面が示されている。ｐ形半導体基板S
SUBのなかに第１図中と類似の１つのウエル状のｎ形半
導体領域NWが配置されている。CMOSインバータ回路は再
び２つのMOSトランジスタ、１つのｎチャネル電界効果
トランジスタT1および１つのｐチャネル電界効果トラン
ジスタT2から形成される。両電界効果トランジスタの接
続は第１図中と類似に行われ、従って等しい参照符号が
第３図中に同じく使用されている。第１図からの２つの
非線形要素D1およびD2は第３図中ではショットキ接触SK
1およびSK2により実現されている。第１のショットキ接
触SK1は接地電位VSSとｐ形半導体基板PSUBとの間に接触
されているが、第２のショットキ接触SK2は供給電圧VDD
とｎ形半導体領域NWとの間に配置されている。ｐ形半導
体基板PSUBが接地電位VSSにくらべて正に充電されてお
り、かつこの電圧差が第１のショットキ接触SK1の順方
向電圧よりも大きいと、正孔電流を形成する多数キャリ
アはｐ形半導体基板PSUBから接地電位VSSへ流出し得る
が、逆には少数の正の空間電荷しか第１のショットキ接
触SK1の金属端子から正の半導体基板SSUBのなかへ注入
され得ない。寄生的な横方向バイポーラトランジスタB1
におけるベース電荷のビルドアップがこうして阻止され
る。他方において、ｎ形半導体領域NWが供給電圧VDDに
くらべて負に充電されており、かつこの電圧差が第２の
ショットキ接触SK2の順方向電圧を上回れば、電子はｎ
形半導体領域NWから第２のショットキ接触SK2を経て流
出し得る。しかし、逆には電子は第２のショットキ接触
SK2の金属端子からｎ形半導体領域NWのなかへほとんど
注入され得ない。これによって寄生的な縦方向のバイポ
ーラトランジスタB2におけるベース電荷のビルドアップ
が阻止される。
のショットキ接触SK1およびSK2により置換されたCMOSイ
ンバータ回路の断面が示されている。ｐ形半導体基板S
SUBのなかに第１図中と類似の１つのウエル状のｎ形半
導体領域NWが配置されている。CMOSインバータ回路は再
び２つのMOSトランジスタ、１つのｎチャネル電界効果
トランジスタT1および１つのｐチャネル電界効果トラン
ジスタT2から形成される。両電界効果トランジスタの接
続は第１図中と類似に行われ、従って等しい参照符号が
第３図中に同じく使用されている。第１図からの２つの
非線形要素D1およびD2は第３図中ではショットキ接触SK
1およびSK2により実現されている。第１のショットキ接
触SK1は接地電位VSSとｐ形半導体基板PSUBとの間に接触
されているが、第２のショットキ接触SK2は供給電圧VDD
とｎ形半導体領域NWとの間に配置されている。ｐ形半導
体基板PSUBが接地電位VSSにくらべて正に充電されてお
り、かつこの電圧差が第１のショットキ接触SK1の順方
向電圧よりも大きいと、正孔電流を形成する多数キャリ
アはｐ形半導体基板PSUBから接地電位VSSへ流出し得る
が、逆には少数の正の空間電荷しか第１のショットキ接
触SK1の金属端子から正の半導体基板SSUBのなかへ注入
され得ない。寄生的な横方向バイポーラトランジスタB1
におけるベース電荷のビルドアップがこうして阻止され
る。他方において、ｎ形半導体領域NWが供給電圧VDDに
くらべて負に充電されており、かつこの電圧差が第２の
ショットキ接触SK2の順方向電圧を上回れば、電子はｎ
形半導体領域NWから第２のショットキ接触SK2を経て流
出し得る。しかし、逆には電子は第２のショットキ接触
SK2の金属端子からｎ形半導体領域NWのなかへほとんど
注入され得ない。これによって寄生的な縦方向のバイポ
ーラトランジスタB2におけるベース電荷のビルドアップ
が阻止される。
同じく、第１および第２のショットキ接触の両金属端
子を２つの二重接触に構成することが可能である。この
場合、第１のショットキ接触SK1の金属端子はｐドープ
された半導体基板PSUBの部分もMOSトランジスタT1のソ
ース端子N1も覆っており、他方において第２のショット
キ接触SK2の金属端子はｎ形半導体領域NWおよびｐチャ
ネルMOSトランジスタT2のソース端子P3も覆っている。
エス．イー．スウィルフン（S.E.Swirhun）ほか、米国
電気電子学会論文集電子デバイス編、第ED−32巻、第２
号、1985年２月、第194〜202頁“VLSIに適したショット
キ−バリアCMOSプロセス”に示されているようなショッ
トキ−ソース−ドレイン領域と異なり、ショットキ接触
SK1およびSK2の阻止電流はMOSトランジスタのスイッチ
ング特性に影響を与えない。またスイッチング挙動が影
響されない。
子を２つの二重接触に構成することが可能である。この
場合、第１のショットキ接触SK1の金属端子はｐドープ
された半導体基板PSUBの部分もMOSトランジスタT1のソ
ース端子N1も覆っており、他方において第２のショット
キ接触SK2の金属端子はｎ形半導体領域NWおよびｐチャ
ネルMOSトランジスタT2のソース端子P3も覆っている。
エス．イー．スウィルフン（S.E.Swirhun）ほか、米国
電気電子学会論文集電子デバイス編、第ED−32巻、第２
号、1985年２月、第194〜202頁“VLSIに適したショット
キ−バリアCMOSプロセス”に示されているようなショッ
トキ−ソース−ドレイン領域と異なり、ショットキ接触
SK1およびSK2の阻止電流はMOSトランジスタのスイッチ
ング特性に影響を与えない。またスイッチング挙動が影
響されない。
第４図には、CMOSインバータの別の断面が示されてい
る。ｐ形半導体基板PSUBは、ダイオード要素として接続
されている第１の追加的なMOSトランジスタT1′を介し
て接地電位VSSと接続されており、またｎ形ウエル状の
半導体領域NWはダイオード要素として接続されている第
２の追加的なMOSトランジスタT2′を介して供給電圧VDD
と接続されている。ｐ形半導体基板PSUBのなかにはｎ形
ウエル状の半導体領域NWとならんで別のｎ形半導体領域
NW′が配置されており、その際に両領域は１つの境界面
PGまで延びている。ｐ形半導体基板SSUBはさらに、ゲー
ト領域G1と一緒にｎチャネル電界効果トランジスタT1を
形成する２つのn+ドープされた半導体領域N1およびN2を
含んでおり、他方においてｎ形ウエル状の半導体領域NW
は、ゲート領域G2と一緒にｐチャネル電界効果トランジ
スタT2を形成する２つのp+ドープされた半導体領域P2お
よびP3を有する。第４図によるインバータ回路は第１図
中のそれと類似に構成されており、n+ドープされた半導
体領域N1は電界効果トランジスタT1のソース端子として
接地電位VSSと接続されており、またn+ドープされた半
導体領域N2は電界効果トランジスタT1のドレイン端子と
してインバータ段の出力端OUTを形成している。さらにp
+ドープされた半導体領域P2は同じく出力端OUTに接続さ
れており、またｐチャネル電界効果トランジスタT2のド
レイン端子を形成しており、他方においてp+ドープされ
た半導体領域P3は同じ電界効果トランジスタのソース端
子として供給電圧VDDと接続されている。インバータ段
に対する入力信号は入力端INに与えられ、また出力信号
は出力端OUTから取り出され得る。
る。ｐ形半導体基板PSUBは、ダイオード要素として接続
されている第１の追加的なMOSトランジスタT1′を介し
て接地電位VSSと接続されており、またｎ形ウエル状の
半導体領域NWはダイオード要素として接続されている第
２の追加的なMOSトランジスタT2′を介して供給電圧VDD
と接続されている。ｐ形半導体基板PSUBのなかにはｎ形
ウエル状の半導体領域NWとならんで別のｎ形半導体領域
NW′が配置されており、その際に両領域は１つの境界面
PGまで延びている。ｐ形半導体基板SSUBはさらに、ゲー
ト領域G1と一緒にｎチャネル電界効果トランジスタT1を
形成する２つのn+ドープされた半導体領域N1およびN2を
含んでおり、他方においてｎ形ウエル状の半導体領域NW
は、ゲート領域G2と一緒にｐチャネル電界効果トランジ
スタT2を形成する２つのp+ドープされた半導体領域P2お
よびP3を有する。第４図によるインバータ回路は第１図
中のそれと類似に構成されており、n+ドープされた半導
体領域N1は電界効果トランジスタT1のソース端子として
接地電位VSSと接続されており、またn+ドープされた半
導体領域N2は電界効果トランジスタT1のドレイン端子と
してインバータ段の出力端OUTを形成している。さらにp
+ドープされた半導体領域P2は同じく出力端OUTに接続さ
れており、またｐチャネル電界効果トランジスタT2のド
レイン端子を形成しており、他方においてp+ドープされ
た半導体領域P3は同じ電界効果トランジスタのソース端
子として供給電圧VDDと接続されている。インバータ段
に対する入力信号は入力端INに与えられ、また出力信号
は出力端OUTから取り出され得る。
追加的なMOSトランジスタによる非線形要素の実現は
特に、使用される製造プロセスにおいてショットキ接触
が予め考慮されていない“ラッチアップ”安全な出力段
に適している。占有面積の増大はこの際にわずかであ
る。第１の追加的なMOSトランジスタT1′はｐ形半導体
領域P6およびP5ならびにゲート領域G3から構成されてお
り、その際にｐ形半導体領域P6およびP5は別のｎ形半導
体領域NW′のなかに配置されており、またｐ形半導体領
域P5は、ｐ形半導体基板PSUBのなかに位置している別の
ｐ形半導体領域P4と接続されている。p+ドープされた半
導体領域P6から形成される第１の追加的なMOSトランジ
スタT1′のドレイン端子およびゲート領域G3は共通に接
地電位VSSに接続されている。第２の追加的なMOSトラン
ジスタT2′は、いずれもｐ形半導体基板PSUBのなかに配
置されている２つのn+ドープされた半導体領域N5および
N6とゲート領域G4とを含んでいる。ゲート領域G4と、第
２の追加的なMOSトランジスタT2′のドレイン端子を成
すn+ドープされた半導体領域N6とは共通に供給電圧VDD
と接続されている。第２の追加的なMOSトランジスタT
2′のソース端子を形成するn+ドープされた半導体領域N
5は、ｎ形ウエル状の半導体領域NWのなかに位置してい
る別のn+ドープされた半導体領域N4と接続されている。
特に、使用される製造プロセスにおいてショットキ接触
が予め考慮されていない“ラッチアップ”安全な出力段
に適している。占有面積の増大はこの際にわずかであ
る。第１の追加的なMOSトランジスタT1′はｐ形半導体
領域P6およびP5ならびにゲート領域G3から構成されてお
り、その際にｐ形半導体領域P6およびP5は別のｎ形半導
体領域NW′のなかに配置されており、またｐ形半導体領
域P5は、ｐ形半導体基板PSUBのなかに位置している別の
ｐ形半導体領域P4と接続されている。p+ドープされた半
導体領域P6から形成される第１の追加的なMOSトランジ
スタT1′のドレイン端子およびゲート領域G3は共通に接
地電位VSSに接続されている。第２の追加的なMOSトラン
ジスタT2′は、いずれもｐ形半導体基板PSUBのなかに配
置されている２つのn+ドープされた半導体領域N5および
N6とゲート領域G4とを含んでいる。ゲート領域G4と、第
２の追加的なMOSトランジスタT2′のドレイン端子を成
すn+ドープされた半導体領域N6とは共通に供給電圧VDD
と接続されている。第２の追加的なMOSトランジスタT
2′のソース端子を形成するn+ドープされた半導体領域N
5は、ｎ形ウエル状の半導体領域NWのなかに位置してい
る別のn+ドープされた半導体領域N4と接続されている。
第１の追加的なMOSトランジスタT1′は別のp+ドープ
された半導体領域P4と共通に、接地電位VSSとp+ドープ
された半導体領域P4との間に接続されているダイオード
要素D1′を形成する。第２の追加的なMOSトランジスタT
2′はn+ドープされた半導体領域N5とn+ドープされた半
導体領域N4との接続と、n+ドープされた半導体領域N6お
よび供給電圧VDDとの共通の接続とにより、供給電圧VDD
とn+ドープされた半導体領域N4との間に配置されている
別のダイオード要素D2′として接続されている。接地電
位VSSとｐ形半導体基板PSUBとの間に配置されているダ
イオード要素D1′は、第４図からわかるように、ｐ形MO
SトランジスタT1′により構成され、他方において供給
電圧VDDとｎ形ウエル状の半導体領域NWとの間に配置さ
れているダイオード要素D2′はｎ形MOSトランジスタT
2′により構成される。第４図に示されている回路の機
能の仕方は第３図による回路の機能の仕方に等しい。ｐ
形半導体基板PSUBと接地電位VSSとの間の電圧差がダイ
オード要素D1′の順方向電圧を上回ると直ちに、このダ
イオード要素D1′が導通し、また供給電圧VDDとｎ形ウ
エル状の半導体領域NWとの間のダイオード要素D2′にお
いてこのダイオード要素の順方向電圧よりも大きい電圧
差が生ずると直ちに、ダイオード要素D2′が導通状態に
移行する。これらの対策により、ここには記入されてい
ない横方向および縦方向バイポーラトランジスタのベー
ス電荷がビルドアップすることが阻止され得る。“ラッ
チアップ”の危険がこうして顕著に減ぜられる。
された半導体領域P4と共通に、接地電位VSSとp+ドープ
された半導体領域P4との間に接続されているダイオード
要素D1′を形成する。第２の追加的なMOSトランジスタT
2′はn+ドープされた半導体領域N5とn+ドープされた半
導体領域N4との接続と、n+ドープされた半導体領域N6お
よび供給電圧VDDとの共通の接続とにより、供給電圧VDD
とn+ドープされた半導体領域N4との間に配置されている
別のダイオード要素D2′として接続されている。接地電
位VSSとｐ形半導体基板PSUBとの間に配置されているダ
イオード要素D1′は、第４図からわかるように、ｐ形MO
SトランジスタT1′により構成され、他方において供給
電圧VDDとｎ形ウエル状の半導体領域NWとの間に配置さ
れているダイオード要素D2′はｎ形MOSトランジスタT
2′により構成される。第４図に示されている回路の機
能の仕方は第３図による回路の機能の仕方に等しい。ｐ
形半導体基板PSUBと接地電位VSSとの間の電圧差がダイ
オード要素D1′の順方向電圧を上回ると直ちに、このダ
イオード要素D1′が導通し、また供給電圧VDDとｎ形ウ
エル状の半導体領域NWとの間のダイオード要素D2′にお
いてこのダイオード要素の順方向電圧よりも大きい電圧
差が生ずると直ちに、ダイオード要素D2′が導通状態に
移行する。これらの対策により、ここには記入されてい
ない横方向および縦方向バイポーラトランジスタのベー
ス電荷がビルドアップすることが阻止され得る。“ラッ
チアップ”の危険がこうして顕著に減ぜられる。
以上に取り扱った実施例とならんで本発明は、ｎ形基
板がｐ形ウエル状の半導体領域を設けられている実施例
をも含んでいる。その際にすべての半導体部分の導電形
およびすべての電圧の極性は、それぞれ逆にされる。同
じく第１の非線形要素はp+ドープされた半導体領域P1と
負の基板電位（VBB＜VSS）との間に接続され得るし、他
方において第２の非線形要素はn+ドープされた半導体領
域N3と正のウエル電位（VWell＞VDD）との間に接続され
得る。
板がｐ形ウエル状の半導体領域を設けられている実施例
をも含んでいる。その際にすべての半導体部分の導電形
およびすべての電圧の極性は、それぞれ逆にされる。同
じく第１の非線形要素はp+ドープされた半導体領域P1と
負の基板電位（VBB＜VSS）との間に接続され得るし、他
方において第２の非線形要素はn+ドープされた半導体領
域N3と正のウエル電位（VWell＞VDD）との間に接続され
得る。
第５図には本発明の別の有利な実施例が、寸法的には
忠実でない断面図で示されている。この実施例は断面内
に２つの互いに直列に接続されている互いに相補性の導
電形MOSトランジスタT1、T2を有する。付属のシンボル
的な回路図が第６図に示されている。トランジスタT1は
NMOS形である。トランジスタT2はPMOS形である。トラン
ジスタT1はｐ形基板PSUBのなかに配置されている。トラ
ンジスタT2はｎ形ウエル状の半導体領域NWのなかに配置
されている。MOSトランジスタにおいて通常のソースお
よびドレインに対する拡散領域はN1およびN2またはP3お
よびP2で示されている。基板PSUBは基板自体と同導電形
の１つのより強くドープされた半導体領域P1を含んでい
る。相応にウエル状の半導体領域NWは半導体領域自体と
同じ導電形の１つのより強くドープされた半導体領域N3
を含んでいる。このようなより強くドープされた半導体
領域はCMOSテクノロジーで一般的に使用される。トラン
ジスタのゲートはG1およびG2で示されている。
忠実でない断面図で示されている。この実施例は断面内
に２つの互いに直列に接続されている互いに相補性の導
電形MOSトランジスタT1、T2を有する。付属のシンボル
的な回路図が第６図に示されている。トランジスタT1は
NMOS形である。トランジスタT2はPMOS形である。トラン
ジスタT1はｐ形基板PSUBのなかに配置されている。トラ
ンジスタT2はｎ形ウエル状の半導体領域NWのなかに配置
されている。MOSトランジスタにおいて通常のソースお
よびドレインに対する拡散領域はN1およびN2またはP3お
よびP2で示されている。基板PSUBは基板自体と同導電形
の１つのより強くドープされた半導体領域P1を含んでい
る。相応にウエル状の半導体領域NWは半導体領域自体と
同じ導電形の１つのより強くドープされた半導体領域N3
を含んでいる。このようなより強くドープされた半導体
領域はCMOSテクノロジーで一般的に使用される。トラン
ジスタのゲートはG1およびG2で示されている。
基板PSUBおよびウエル状の半導体領域NWの上側にはゲ
ートG1、G2のほかに接地電位VSSおよび供給電位VDDの供
給のための導体帯と、両トランジスタT1、T2のドレイン
N2、P2の間の（たとえばアルミニウムから成る）導電接
続とが配置されている。それはたとえば両トランジスタ
T1、T2から形成されたCMOSインバータの出力端OUTとし
ての役割をし得る。基板PSUBおよびウエル状の半導体領
域NWの上側の種々の導電性領域は、一般に通常のよう
に、酸化物またはその他の絶縁層（たとえば窒化物）に
より電気的に互いに隔てられている。その際に最も上側
の酸化物層は不活性化層として構成されていてよい。
ートG1、G2のほかに接地電位VSSおよび供給電位VDDの供
給のための導体帯と、両トランジスタT1、T2のドレイン
N2、P2の間の（たとえばアルミニウムから成る）導電接
続とが配置されている。それはたとえば両トランジスタ
T1、T2から形成されたCMOSインバータの出力端OUTとし
ての役割をし得る。基板PSUBおよびウエル状の半導体領
域NWの上側の種々の導電性領域は、一般に通常のよう
に、酸化物またはその他の絶縁層（たとえば窒化物）に
より電気的に互いに隔てられている。その際に最も上側
の酸化物層は不活性化層として構成されていてよい。
非線形要素D1、D2はこの実施例では、埋め込まれたダ
イオードとして実現されている。そのために、トランジ
スタT1、T2の拡散領域N1、P3（ソース）およびより強く
ドープされた半導体領域P1、N3を少なくとも部分的に覆
っている酸化物層Oxのなかに、主としてドープされた多
結晶性シリコン（PSi）を含んでいるそれぞれ１つの導
電性の層が設けられている。使用されるテクノロジー
（Ｎウエルプロセス、Ｐウエルプロセス、トランジスタ
T1およびT2に対するＮおよびＰウエルプロセス）に応じ
て多結晶性シリコン層PSiの導電形が基板PSUBの導電形
に対して逆にされ、かつ（または）（１つの）ウエル状
半導体領域NWまたは（互いに逆にされた導電形の複数
の）ウエル状半導体領域に対して逆にされている。
イオードとして実現されている。そのために、トランジ
スタT1、T2の拡散領域N1、P3（ソース）およびより強く
ドープされた半導体領域P1、N3を少なくとも部分的に覆
っている酸化物層Oxのなかに、主としてドープされた多
結晶性シリコン（PSi）を含んでいるそれぞれ１つの導
電性の層が設けられている。使用されるテクノロジー
（Ｎウエルプロセス、Ｐウエルプロセス、トランジスタ
T1およびT2に対するＮおよびＰウエルプロセス）に応じ
て多結晶性シリコン層PSiの導電形が基板PSUBの導電形
に対して逆にされ、かつ（または）（１つの）ウエル状
半導体領域NWまたは（互いに逆にされた導電形の複数
の）ウエル状半導体領域に対して逆にされている。
非線形要素D1、D2は阻止層ダイオードとして構成され
ている。それぞれ主として多結晶性シリコン層PSiから
成るその第１の端子はオーム性接触K1、K2を介して接地
電位VSSと接続されており（ソース拡散領域N1を介して
もしくは直接に導体帯との接続）、または多結晶性シリ
コン層PSiと同じ導電形のより強くドープされた半導体
領域N3と接続されている。
ている。それぞれ主として多結晶性シリコン層PSiから
成るその第１の端子はオーム性接触K1、K2を介して接地
電位VSSと接続されており（ソース拡散領域N1を介して
もしくは直接に導体帯との接続）、または多結晶性シリ
コン層PSiと同じ導電形のより強くドープされた半導体
領域N3と接続されている。
相応に非線形要素D1、D2の第２の端子はより強くドー
プされた半導体領域P1と接続されており（これは多結晶
性シリコン層PSiに対して逆にされた導電形である）、
またはソース拡散領域P3を介して供給電位VDDと接続さ
れている。こうしてこれらの接続の範囲内に阻止層ダイ
オードが構成される。
プされた半導体領域P1と接続されており（これは多結晶
性シリコン層PSiに対して逆にされた導電形である）、
またはソース拡散領域P3を介して供給電位VDDと接続さ
れている。こうしてこれらの接続の範囲内に阻止層ダイ
オードが構成される。
実施例は下記の利点を有する。
多結晶性シリコン層が既に通常のCMOSプロセスの際に
析出される。こうしてマスク変更のみは行う必要がある
が、追加的なプロセス過程は全く必要とされない。
析出される。こうしてマスク変更のみは行う必要がある
が、追加的なプロセス過程は全く必要とされない。
前記のショットキ接触はたとえば、１つの使用される
特別な製造プロセスに存在する理由から生成可能でない
ならば、本実施例は優れた代替を提供する。
特別な製造プロセスに存在する理由から生成可能でない
ならば、本実施例は優れた代替を提供する。
さらに、強くドープされた半導体領域P1およびN3は通
常のCMOS設計においていずれにせよ既にたとえばいわゆ
る“ガードリング”の形態で存在しているので、また多
結晶性シリコンPSiに対する占有面積は一般にその他の
回路部分を押し退けないので、追加的な占有面積が必要
でない。さらに、この実施例における電流収量は前記の
実施例の場合よりも大きく、このことは恐れられるラッ
チアップ効果からの一層大きい保護に通ずる。
常のCMOS設計においていずれにせよ既にたとえばいわゆ
る“ガードリング”の形態で存在しているので、また多
結晶性シリコンPSiに対する占有面積は一般にその他の
回路部分を押し退けないので、追加的な占有面積が必要
でない。さらに、この実施例における電流収量は前記の
実施例の場合よりも大きく、このことは恐れられるラッ
チアップ効果からの一層大きい保護に通ずる。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−197870（ＪＰ，Ａ) 特開 昭61−154157（ＪＰ，Ａ) 特開 昭59−69956（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/092
Claims (14)
- 【請求項１】相補性MOS回路技術によるラッチアップ保
護回路を有する集積回路であって、第１の導電形のドー
プされた半導体基板（PSUB）と、ドープされた半導体基
板（PSUB）内に挿入されている第２の導電形のウエル状
の半導体領域（NW）とを有する集積回路において、ラッ
チアップ保護回路が非線形要素（D1、D2）を含んでお
り、第１の非線形要素（D1）は第１の端子で接地電位
（VSS）に、また第２の端子で第１の導電形のドープさ
れた半導体基板（PSUB）に接続されており、第２の非線
形要素（D2）は第１の端子で供給電圧（VDD）に、また
第２の端子で第２の導電形の挿入されたウエル状の半導
体領域（NW）に接続され、非線形要素がショットキ接触
（SK1、SK2）として構成されていることを特徴とするラ
ッチアップ保護回路を有する集積回路。 - 【請求項２】第１の導電形のドープされた半導体基板
（PSUB）が第１のチャネル形の電界効果トランジスタ
（T1）を、また第２の導電形の挿入されたウエル状の半
導体領域が第２のチャネル形の電界効果トランジスタ
（T2）を含んでおり、第１の非線形要素のショットキ接
触（SK1）の金属接触が第１のチャネル形の電界効果ト
ランジスタ（T1）の第１の端子と第１の導電形のドープ
された半導体基板（PSUB）とを覆っており、かつ第１の
二重接触を形成しており、第２の非線形要素のショット
キ接触（SK2）の金属接触が第２のチャネル形の電界効
果トランジスタ（T2）の第１の端子と第２の導電形のウ
エル状の半導体領域（NW）とを覆っており、第２の二重
接触を形成していることを特徴とする請求項１記載の集
積回路。 - 【請求項３】第１の非線形要素の第１の端子が負の基板
電位にある端子により置換され、かつ（または）第２の
非線形要素の第１の端子が供給電圧（VDD）としての正
の電位を有する端子により置換されることを特徴とする
請求項１または２記載の集積回路。 - 【請求項４】第１の導電形の半導体基板（PSUB）が第１
の導電形のウエル状の半導体領域により置換され、また
第２の導電形のウエル状の半導体領域（NW）が第２の導
電形の半導体基板により置換され、また第１の導電形の
ウエル状の半導体領域が第２の導電形の半導体基板内に
挿入されており、また第１の非線形要素（D1）が第１の
端子で接地電位（VSS）と、また第２の端子で第１の導
電形の挿入されたウエル状の半導体領域(PSUB)と接続さ
れており、また第２の非線形要素（D2）が第１の端子で
供給電圧（VDD）と、また第２の端子で第２の導電形の
ドープされた半導体基板（NW）と接続されていることを
特徴とする請求項１ないし３のいずれか１つに記載の集
積回路。 - 【請求項５】相補性MOS回路技術によるラッチアップ保
護回路を有する集積回路であって、第１の導電形のドー
プされた半導体基板（PSUB）と、ドープされた半導体基
板（PSUB）内に挿入されている第２の導電形のウエル状
の半導体領域（NW）とを有する集積回路において、ラッ
チアップ保護回路が非線形要素（D1、D2）を含んでお
り、第１の非線形要素（D1）は第１の端子で接地電位
（VSS）に、また第２の端子で第１の導電形のドープさ
れた半導体基板（PSUB）に接続されており、第２の非線
形要素（D2）は第１の端子で供給電圧（VDD）に、また
第２の端子で第２の導電形の挿入されたウエル状の半導
体領域（NW）に接続され、非線形要素がダイオード要素
として接続されているMOSトランジスタ（T1′、T2′）
により構成されていることを特徴とするラッチアップ保
護回路を有する集積回路。 - 【請求項６】第１のチャネル形の第１のMOSトランジス
タ（T1′）が第２の導電形の挿入されたウエル状の半導
体領域（NW′）内に配置されており、第１のMOSトラン
ジスタ（T1′）の第１の端子が第１のMOSトランジスタ
（T1′）のゲート（G3）と接続されており、また第１の
MOSトランジスタ（T1′）の第２の端子が第１の導電形
のドープされた半導体基板（PSUB）と接続されており、
第２のチャネル形の第２のMOSトランジスタ（T2′）が
第１の導電形のドープされた半導体基板（PSUB）内に配
置されており、第２のMOSトランジスタ（T2′）の第１
の端子が第２のMOSトランジスタの１つのゲート（G4）
と接続されており、また第２のMOSトランジスタ（T
2′）の第２の端子が第２の導電形の挿入されたウエル
状の半導体領域（NW′）と接続されていることを特徴と
する請求項５記載の集積回路。 - 【請求項７】第１の導電形の半導体基板（PSUB）が第１
の導電形のウエル状の半導体領域により置換され、また
第２の導電形のウエル状の半導体領域（NW）が第２の導
電形の半導体基板により置換され、また第１の導電形の
ウエル状の半導体領域が第２の導電形の半導体基板内に
挿入されており、また第１の非線形要素（D1）が第１の
端子で接地電位（VSS）と、また第２の端子で第１の導
電形の挿入されたウエル状の半導体領域(PSUB)と接続さ
れており、また第２の非線形要素（D2）が第１の端子で
供給電圧（VDD）と、また第２の端子で第２の導電形の
ドープされた半導体基板（NW）と接続されていることを
特徴とする請求項５又は６記載の集積回路。 - 【請求項８】相補性MOS回路技術によるラッチアップ保
護回路を有する集積回路であって、第１の導電形のドー
プされた半導体基板（PSUB）と、ドープされた半導体基
板（PSUB）内に挿入されている第２の導電形のウエル状
の半導体領域（NW）とを有する集積回路において、ラッ
チアップ保護回路が非線形要素（D1、D2）を含んでお
り、第１の非線形要素（D1）は第１の端子で接地電位
（VSS）に、また第２の端子で第１の導電形のドープさ
れた半導体基板（PSUB）に接続されており、第２の非線
形要素（D2）は第１の端子で供給電圧（VDD）に、また
第２の端子で第２の導電形の挿入されたウエル状の半導
体領域（NW）に接続され、非線形要素（D1、D2）が埋め
込まれたダイオードの形態で構成されていることを特徴
とするラッチアップ保護回路を有する集積回路。 - 【請求項９】非線形要素（D1、D2）が、基板（PSUB）
と、基板（PSUB）に対して逆にされた導電形のドープさ
れた多結晶性シリコン（PSi）からなることを特徴とす
る請求項８記載の集積回路。 - 【請求項１０】非線形要素（D1、D2）が主として、ウエ
ル状の半導体領域（NW）に対して逆にされた導電形の多
結晶性シリコン（PSi）を含んでいることを特徴とする
請求項８または９記載の集積回路。 - 【請求項１１】非線形要素（D1、D2）が阻止層ダイオー
ドとして構成されていることを特徴とする請求項８ない
し10のいずれか１つに記載の集積回路。 - 【請求項１２】非線形要素（D1、D2）の第１の端子がオ
ーム性接触（K1、K2）を介して接地電位（VSS）と、ま
たは多結晶性シリコン（PSi）に対して逆にされた導電
形のより強くドープされた半導体領域（N3）と接続され
ていることを特徴とする請求項８ないし11のいずれか１
つに記載の集積回路。 - 【請求項１３】非線形要素（D1、D2）の第２の端子が多
結晶性シリコン（PSi）と同一の導電形のより強くドー
プされた半導体領域（P1）と、または拡散領域（P3）を
介して供給電位（VDD）と接続されており、阻止層ダイ
オードが形成されていることを特徴とする請求項８ない
し12のいずれか１つに記載の集積回路。 - 【請求項１４】第１の導電形の半導体基板（PSUB）が第
１の導電形のウエル状の半導体領域により置換され、ま
た第２の導電形のウエル状の半導体領域（NW）が第２の
導電形の半導体基板により置換され、また第１の導電形
のウエル状の半導体領域が第２の導電形の半導体基板内
に挿入されており、また第１の非線形要素（D1）が第１
の端子で接地電位（VSS）と、また第２の端子で第１の
導電形の挿入されたウエル状の半導体領域(PSUB)と接続
されており、また第２の非線形要素（D2）が第１の端子
で供給電圧（VDD）と、また第２の端子で第２の導電形
のドープされた半導体基板（NW）と接続されていること
を特徴とする請求項９ないし13のいずれか１つに記載の
集積回路。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3743931.6 | 1987-12-23 | ||
| DE19873743931 DE3743931A1 (de) | 1987-12-23 | 1987-12-23 | Integrierte schaltung mit "latch-up"-schutzschaltung in komplementaerer mos-schaltungstechnik |
| DE3821644A DE3821644A1 (de) | 1987-12-23 | 1988-06-27 | Integrierte schaltung mit "latch-up"-schutzschaltung in komplementaerer mos-schaltungstechnik |
| DE3821644.2 | 1988-06-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03501792A JPH03501792A (ja) | 1991-04-18 |
| JP2808543B2 true JP2808543B2 (ja) | 1998-10-08 |
Family
ID=25863189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63508360A Expired - Lifetime JP2808543B2 (ja) | 1987-12-23 | 1988-10-24 | 相補性ｍｏｓ回路技術による“ラツチアツプ”保護回路を有する集積回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5126816A (ja) |
| EP (1) | EP0391923B1 (ja) |
| JP (1) | JP2808543B2 (ja) |
| KR (1) | KR0136595B1 (ja) |
| AT (1) | ATE106608T1 (ja) |
| DE (2) | DE3821644A1 (ja) |
| HK (1) | HK59996A (ja) |
| WO (1) | WO1989006047A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1250406B (it) * | 1991-02-07 | 1995-04-07 | Sgs Thomson Microelectronics | Circuito logico cmos per alta tensione con porte logiche configurate nand e ridotto numero di transistori n-mos richiedenti una diffusione graduata limitatamente al solo drain |
| US5552338A (en) * | 1994-09-26 | 1996-09-03 | Intel Corporation | Method of using latchup current to blow a fuse in an integrated circuit |
| EP0725442B1 (en) * | 1995-01-31 | 2002-11-27 | STMicroelectronics S.r.l. | Monolithic output stage self-protected against latch-up phenomena |
| JPH09199607A (ja) * | 1996-01-18 | 1997-07-31 | Nec Corp | Ｃｍｏｓ半導体装置 |
| DE10111462A1 (de) * | 2001-03-09 | 2002-09-19 | Infineon Technologies Ag | Thyristorstruktur und Überspannungsschutzanordnung mit einer solchen Thyristorstruktur |
| US7132696B2 (en) | 2002-08-28 | 2006-11-07 | Micron Technology, Inc. | Intermeshed guard bands for multiple voltage supply structures on an integrated circuit, and methods of making same |
| US7773442B2 (en) | 2004-06-25 | 2010-08-10 | Cypress Semiconductor Corporation | Memory cell array latchup prevention |
| US9842629B2 (en) | 2004-06-25 | 2017-12-12 | Cypress Semiconductor Corporation | Memory cell array latchup prevention |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0084000A3 (en) * | 1982-01-11 | 1985-07-10 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | Cmos device |
| JPS58197870A (ja) * | 1982-05-14 | 1983-11-17 | Hitachi Ltd | 半導体装置 |
| JPS58225664A (ja) * | 1982-06-22 | 1983-12-27 | Sanyo Electric Co Ltd | Ｃ−ｍｏｓ集積回路 |
| JPS5969956A (ja) * | 1982-10-15 | 1984-04-20 | Nec Corp | 半導体装置 |
| EP0106413B1 (en) * | 1982-10-18 | 1989-01-18 | Koninklijke Philips Electronics N.V. | Semiconductor structure having a voltage level shifter |
| JPS60117654A (ja) * | 1983-11-30 | 1985-06-25 | Toshiba Corp | 相補型半導体装置 |
| JPS61154157A (ja) * | 1984-12-27 | 1986-07-12 | Nec Corp | 半導体集積回路 |
| GB2171249A (en) * | 1985-02-14 | 1986-08-20 | Siliconix Ltd | Improved monolithic integrated circuits |
-
1988
- 1988-06-27 DE DE3821644A patent/DE3821644A1/de not_active Ceased
- 1988-10-24 EP EP88909076A patent/EP0391923B1/de not_active Expired - Lifetime
- 1988-10-24 DE DE3889920T patent/DE3889920D1/de not_active Expired - Lifetime
- 1988-10-24 JP JP63508360A patent/JP2808543B2/ja not_active Expired - Lifetime
- 1988-10-24 AT AT88909076T patent/ATE106608T1/de not_active IP Right Cessation
- 1988-10-24 WO PCT/DE1988/000648 patent/WO1989006047A1/de active IP Right Grant
- 1988-10-24 KR KR1019890701577A patent/KR0136595B1/ko not_active IP Right Cessation
-
1991
- 1991-10-10 US US07/774,733 patent/US5126816A/en not_active Expired - Lifetime
-
1996
- 1996-04-03 HK HK59996A patent/HK59996A/xx not_active IP Right Cessation
Also Published As
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| US5126816A (en) | 1992-06-30 |
| WO1989006047A1 (en) | 1989-06-29 |
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| EP0391923A1 (de) | 1990-10-17 |
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| EP0391923B1 (de) | 1994-06-01 |
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| KR900701046A (ko) | 1990-08-17 |
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| KR0136595B1 (ko) | 1998-04-29 |
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