JPS58225664A - Ｃ−ｍｏｓ集積回路 - Google Patents
Ｃ−ｍｏｓ集積回路Info
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- JPS58225664A JPS58225664A JP10787282A JP10787282A JPS58225664A JP S58225664 A JPS58225664 A JP S58225664A JP 10787282 A JP10787282 A JP 10787282A JP 10787282 A JP10787282 A JP 10787282A JP S58225664 A JPS58225664 A JP S58225664A
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- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims description 2
- 210000000988 bone and bone Anatomy 0.000 claims 1
- 230000006378 damage Effects 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、０−ＭＯ８集積回路（以下集積回路を単にＩ
Ｃと略す）に於けるラッチアップの防止及びサージ破壊
の防止を目的としたものである。
Ｃと略す）に於けるラッチアップの防止及びサージ破壊
の防止を目的としたものである。
現在０−Ｍ０８１０の入力端子、即ち外部回路と直結さ
れる電極パッドには、静電気を原因とするサージや電源
ラインからの誘導に依るサージから内部回路の破壊を防
ぐために、電極パッドと内部回路との間に抵抗体を接続
してサージの浸入を阻止すると同時に抵抗体と半導体基
板とで作られるダイオードに依ってサージパルスを吸収
する方法が採用されている。
れる電極パッドには、静電気を原因とするサージや電源
ラインからの誘導に依るサージから内部回路の破壊を防
ぐために、電極パッドと内部回路との間に抵抗体を接続
してサージの浸入を阻止すると同時に抵抗体と半導体基
板とで作られるダイオードに依ってサージパルスを吸収
する方法が採用されている。
例えばＰ型の抵抗体をＮ型の基板に形成した場合はこの
ＰＮ接合に依って電極パッドに侵入した電源電圧以上の
サージは全て吸収されてしまうように構成されている。
ＰＮ接合に依って電極パッドに侵入した電源電圧以上の
サージは全て吸収されてしまうように構成されている。
特に０−ＭＯ８構造の場合はサージに対して破壊し易い
ゲートを保護する為に第１図に示すよう彦対策が為され
ている。即ち入力パッド（１）とＣ−ＭＯ３トランジス
タ（２＋（３）のゲート（４）との間に直列に２個の抵
抗体（５１（６）を接続すると共にこれ等各抵抗体＋５
）（６１から夫々電源の両端（Ｙｄｄ ）、（ＶｓＳ）
に対してダイオ−自７１（８１を接続している。このよ
うな保穫手段を施す事に依って一部の０−Ｍ０８ＩＯで
はサージパルスに対する破壊レベルがバイポーラＩＣの
それと同等、或いはそれ以上となっているものもある。
ゲートを保護する為に第１図に示すよう彦対策が為され
ている。即ち入力パッド（１）とＣ−ＭＯ３トランジス
タ（２＋（３）のゲート（４）との間に直列に２個の抵
抗体（５１（６）を接続すると共にこれ等各抵抗体＋５
）（６１から夫々電源の両端（Ｙｄｄ ）、（ＶｓＳ）
に対してダイオ−自７１（８１を接続している。このよ
うな保穫手段を施す事に依って一部の０−Ｍ０８ＩＯで
はサージパルスに対する破壊レベルがバイポーラＩＣの
それと同等、或いはそれ以上となっているものもある。
然し乍ら斯る構成を採用してもまだまだサージに対する
工０の破壊強度が問題で、■０内部を保護する為に設け
た前述のＰ型抵抗体のＮ型基板とのＰＮ接合が電圧値の
低いサージパルスで破壊される場合がしばしば発生した
。
工０の破壊強度が問題で、■０内部を保護する為に設け
た前述のＰ型抵抗体のＮ型基板とのＰＮ接合が電圧値の
低いサージパルスで破壊される場合がしばしば発生した
。
また０−Ｍ０８ＩＯはその構造上、第２図（ム）に示す
ようなＰＮＰＮ接合を有しており、その為にサイリスタ
動作をするラッチアップ現象を起す場合がある。このラ
ッチアップ現象は、電源内′端子間（Ｖｄｄ−Ｖａｓ、
）に過電流が流れて素子が破壊すると云うものである。
ようなＰＮＰＮ接合を有しており、その為にサイリスタ
動作をするラッチアップ現象を起す場合がある。このラ
ッチアップ現象は、電源内′端子間（Ｖｄｄ−Ｖａｓ、
）に過電流が流れて素子が破壊すると云うものである。
即ちＮ型の基板叫をベースとし、Ｐ型Ｍ０Ｂトランジス
タＱ１）のＰ型のドレイン印をエミッタとし、Ｐ型つェ
／Ｉ／Ｑ３）をコレクタとするＮ型のりチラルトランジ
スタ圓が形成され、またＮ型基板００）をエミッタとし
、Ｐ型つェ／Ｉ／（１３１をベースとし、該Ｐ型つェ／
ｖ（１３）内に形成さしＩＦ−ＮｆＪＭＯＢトランジス
タ０５）のソーＸＱ６１ヲ：’＋１／クタとするＰ型の
バーチカルトランジスタ０ηとが形成され、これ等のト
ランジスタ（１４１Ｑ７１が第２図（Ｂ）の等価回路に
示す如く接続された状態となる。
タＱ１）のＰ型のドレイン印をエミッタとし、Ｐ型つェ
／Ｉ／Ｑ３）をコレクタとするＮ型のりチラルトランジ
スタ圓が形成され、またＮ型基板００）をエミッタとし
、Ｐ型つェ／Ｉ／（１３１をベースとし、該Ｐ型つェ／
ｖ（１３）内に形成さしＩＦ−ＮｆＪＭＯＢトランジス
タ０５）のソーＸＱ６１ヲ：’＋１／クタとするＰ型の
バーチカルトランジスタ０ηとが形成され、これ等のト
ランジスタ（１４１Ｑ７１が第２図（Ｂ）の等価回路に
示す如く接続された状態となる。
尚（１８１ハ（Ｖ ｄ ｄ ）とラテラルトランジスタ
圓のベースとの間に位置するベース抵抗で、Ｎ型基板０
０）の存在に依って構成されておシ、またａ９）はパー
チカ／ｌ／ ｌ−ランジスタ０７）のベースと（Ｖｓｓ
）との間に存在するベース抵抗で、Ｐ型つェ）Ｖ （１
３）に依って形成されている。
圓のベースとの間に位置するベース抵抗で、Ｎ型基板０
０）の存在に依って構成されておシ、またａ９）はパー
チカ／ｌ／ ｌ−ランジスタ０７）のベースと（Ｖｓｓ
）との間に存在するベース抵抗で、Ｐ型つェ）Ｖ （１
３）に依って形成されている。
この第２図（Ｂ）で示す回路に於て両トランジスタ（１
４）（１ηのｈｒｅの積が１以上であると、何れかのト
ランジスタに電流が流れる事に依り、各々のコレクタ電
流がベース電流を供給し合う事になシ、回路内に存在す
る抵抗分に依って制限が起るまで、又は破壊するまで電
流を流し続ける事になる。
４）（１ηのｈｒｅの積が１以上であると、何れかのト
ランジスタに電流が流れる事に依り、各々のコレクタ電
流がベース電流を供給し合う事になシ、回路内に存在す
る抵抗分に依って制限が起るまで、又は破壊するまで電
流を流し続ける事になる。
これはＰＮＰＮ構造のサイリスタ動作と考える事が出来
る。この内部回路の等価サイリスクを導通させる要因は
、種々考えられるが、何れの場合も基板ＱＯ）、或いは
Ｐ型つェ１ｖ（１３１内に電流が流れ、第２図に示す各
直列抵抗（１８１Ｑａｌに依る電圧降下がトラ
“１ンジスタ０４）（１７＋のＶｂｅに等しくなる
点を限界としてこの限界を起えた場合にラッチアップが
生じる。
る。この内部回路の等価サイリスクを導通させる要因は
、種々考えられるが、何れの場合も基板ＱＯ）、或いは
Ｐ型つェ１ｖ（１３１内に電流が流れ、第２図に示す各
直列抵抗（１８１Ｑａｌに依る電圧降下がトラ
“１ンジスタ０４）（１７＋のＶｂｅに等しくなる
点を限界としてこの限界を起えた場合にラッチアップが
生じる。
本発明はこのようなラッチアップ現象並びにサージ破壊
を防止せんとしたもので、第６図にその詳細が示されて
いる。α０）はＮ型の基板、０１）はＰ型ＭＯ８）ラン
ジスタ、０３：；はＰ型ウェル、（１５）はＮ型Ｍ０８
トランジスタで、第２図のものと同じである。本発明の
特徴とするところは、Ｐ型つェルαＪの周囲をＰ型の領
域（４））でとシ囲むと同時に、このＰ型頭域にとＰ型
つェ／Ｉ／（１３１との間隔に絶縁膜を介してゲート電
極に）を設け、これ等のＰ型頭域■とＰ型ウェル０３）
とゲート電極（２１）とで並列ＭＯ８）ランジスタ（支
）を形成して該並列Ｍ０８トランジスタ（支）をＰ型ウ
ェル０（ト）内のＮ型ＭＯ８）ランジスタ叩と並列に接
続せしめたところにある。斯る構成の等価回路を第４図
に示す。尚、この第４図に於て（２３）ハＰ型Ｍ０８
）ヲンジスタ（１１１のＰｆｉソーストＮ型の基板叫と
の間で構成される寄生ダイオードである。
を防止せんとしたもので、第６図にその詳細が示されて
いる。α０）はＮ型の基板、０１）はＰ型ＭＯ８）ラン
ジスタ、０３：；はＰ型ウェル、（１５）はＮ型Ｍ０８
トランジスタで、第２図のものと同じである。本発明の
特徴とするところは、Ｐ型つェルαＪの周囲をＰ型の領
域（４））でとシ囲むと同時に、このＰ型頭域にとＰ型
つェ／Ｉ／（１３１との間隔に絶縁膜を介してゲート電
極に）を設け、これ等のＰ型頭域■とＰ型ウェル０３）
とゲート電極（２１）とで並列ＭＯ８）ランジスタ（支
）を形成して該並列Ｍ０８トランジスタ（支）をＰ型ウ
ェル０（ト）内のＮ型ＭＯ８）ランジスタ叩と並列に接
続せしめたところにある。斯る構成の等価回路を第４図
に示す。尚、この第４図に於て（２３）ハＰ型Ｍ０８
）ヲンジスタ（１１１のＰｆｉソーストＮ型の基板叫と
の間で構成される寄生ダイオードである。
斯る構成の結果並列ＭＯ８）ランジスタ（支）と寄生ダ
イオード（ハ）とに依って出力端子（ＯＵＴ）から侵入
するサージをバイパスしてサージ破壊を防止すると同時
に、Ｐ型頭域■でＰ型つェル（１３）を囲繞する事に依
って、第２図（Ｂ）の等価回路に示したラテラルトラン
ジスタ圓のコレクタとバーチカルトランジスタ０７）の
ベースとの間の抵抗値が増加し、基板００）或いはＰ型
つェ）ｖＱ３１内を流れる電流を制限する。従って両ベ
ース抵抗（ＩＩ （１９ｊに依る電圧降下が小さくな如
、ラッチアップを起しにくくする。そしてＰ型頭域（イ
））の抵抗値を大きくすればベース抵抗（１Ｂ）Ｑ９！
に依る電圧降下がトランジスタ圓（１ηのＶｂｅを起え
る可能性は非常に小さくなる。
イオード（ハ）とに依って出力端子（ＯＵＴ）から侵入
するサージをバイパスしてサージ破壊を防止すると同時
に、Ｐ型頭域■でＰ型つェル（１３）を囲繞する事に依
って、第２図（Ｂ）の等価回路に示したラテラルトラン
ジスタ圓のコレクタとバーチカルトランジスタ０７）の
ベースとの間の抵抗値が増加し、基板００）或いはＰ型
つェ）ｖＱ３１内を流れる電流を制限する。従って両ベ
ース抵抗（ＩＩ （１９ｊに依る電圧降下が小さくな如
、ラッチアップを起しにくくする。そしてＰ型頭域（イ
））の抵抗値を大きくすればベース抵抗（１Ｂ）Ｑ９！
に依る電圧降下がトランジスタ圓（１ηのＶｂｅを起え
る可能性は非常に小さくなる。
本発明は以上の説明から明らかな如く、Ｐ型つェルをＰ
型の領域で囲繞すると同時にこのＰ型頭域とＰ型ウェル
とゲート電極とで構成されるＰ型Ｍ０８トランジスタを
Ｐ型つェル内のＮｍＭ０８トランジスタに並列に接続し
ているので、０−Ｍ０８ＩＯの欠点であったラッチアッ
プを防止する事が出来、また出力端子の耐サージ性能も
飛躍点に向上せしめる事が出来る。
型の領域で囲繞すると同時にこのＰ型頭域とＰ型ウェル
とゲート電極とで構成されるＰ型Ｍ０８トランジスタを
Ｐ型つェル内のＮｍＭ０８トランジスタに並列に接続し
ているので、０−Ｍ０８ＩＯの欠点であったラッチアッ
プを防止する事が出来、また出力端子の耐サージ性能も
飛躍点に向上せしめる事が出来る。
第１図は従来のサージ対策を施した回路図、第２図（Ａ
）（Ｂ）はその具体的な内部構成を示す断面回路図、並
びにその等価回路図、第６図は本発明ＩＣの構成を示す
断面回路図、第４図はその等価回路図であって、α■は
基板、（１１）ＵＰ型ＭＯ８トランジスタ、（１３１伏
Ｆ型ウエル、（ｌΦはラテラルトランジスタ、Ｑ５）ハ
Ｎ型Ｍ０８トランジスタ、Ｑ７）ハバーチカルトランジ
スタ、Ｑ８ｉ叩はベース抵Ｌ ＣｉＤはＰ型領域、（２
２）は並列ＭＯ８）ランジスタ、ヲ夫々示している。 凶巧 第２図 手 続 補 正 書（自発） 昭和５８年１月す日 昭和５７年特許願第１０７８７２号 ２、発明の名称 Ｃ−ＭＯ町集積回路 ６、補正をする者 特許出願人 住所 守口市京阪本通２丁目１８番地 名称（１８８）三洋電機株式会社 代表者 井 植 薫 ４、代理人 住所 守口型京阪本通２了目１８番地 連絡先：電話（東京） ８３５−１１１Ｌ特許センター
駐在鎌田翫 補正の対象 （１）明細書の、発明の詳細な説明、の欄（２）図 面 ６、補正の内容 （１−１＞ 明細書第３頁第１４行目から同頁第１９
行目まで下記の通り補正します。 記 ［のソースｆ１３をエミッタとし、Ｐ型のウェル０３を
コレクタとするＰＩＰ型のラテラルトランジスタ（ｌΦ
が形成され、またＮ型基板ｉｌＧをコレクタとし、Ｐ型
のウェル（１３１をベースとし、該Ｐ型ウェル０：１内
に形成されたＮ型ＭＯβトランジスター５１のソース・
（１１をエミッタとするＮＰＮ型のバーチカルトランジ
スタ０ηとが」 （１−２） 明細書第４頁最終行にある、「・・・を
起えた・・・」とあるのを、［・・・を越えた・・・」
と補正します。 （２）図面中、第２図を別紙の通り補正します。 以上
）（Ｂ）はその具体的な内部構成を示す断面回路図、並
びにその等価回路図、第６図は本発明ＩＣの構成を示す
断面回路図、第４図はその等価回路図であって、α■は
基板、（１１）ＵＰ型ＭＯ８トランジスタ、（１３１伏
Ｆ型ウエル、（ｌΦはラテラルトランジスタ、Ｑ５）ハ
Ｎ型Ｍ０８トランジスタ、Ｑ７）ハバーチカルトランジ
スタ、Ｑ８ｉ叩はベース抵Ｌ ＣｉＤはＰ型領域、（２
２）は並列ＭＯ８）ランジスタ、ヲ夫々示している。 凶巧 第２図 手 続 補 正 書（自発） 昭和５８年１月す日 昭和５７年特許願第１０７８７２号 ２、発明の名称 Ｃ−ＭＯ町集積回路 ６、補正をする者 特許出願人 住所 守口市京阪本通２丁目１８番地 名称（１８８）三洋電機株式会社 代表者 井 植 薫 ４、代理人 住所 守口型京阪本通２了目１８番地 連絡先：電話（東京） ８３５−１１１Ｌ特許センター
駐在鎌田翫 補正の対象 （１）明細書の、発明の詳細な説明、の欄（２）図 面 ６、補正の内容 （１−１＞ 明細書第３頁第１４行目から同頁第１９
行目まで下記の通り補正します。 記 ［のソースｆ１３をエミッタとし、Ｐ型のウェル０３を
コレクタとするＰＩＰ型のラテラルトランジスタ（ｌΦ
が形成され、またＮ型基板ｉｌＧをコレクタとし、Ｐ型
のウェル（１３１をベースとし、該Ｐ型ウェル０：１内
に形成されたＮ型ＭＯβトランジスター５１のソース・
（１１をエミッタとするＮＰＮ型のバーチカルトランジ
スタ０ηとが」 （１−２） 明細書第４頁最終行にある、「・・・を
起えた・・・」とあるのを、［・・・を越えた・・・」
と補正します。 （２）図面中、第２図を別紙の通り補正します。 以上
Claims (1)
- １）Ｎ型半導体基板にＰ型Ｍ０８トランジスタを形成す
ると共に該Ｎ型基板にＰ型ウェルを設け、該Ｐ型つェル
内にＮｍＭＯＳトランジスタを形成して成る０−ＭＯ８
集積回路に於て、上記Ｐ型つ工ＩＶ近（骨に該ウェルを
囲繞する如くＰ型領域を設けると共に該Ｐ型領域とＰ型
ウェルとの間隔に絶縁膜を介してゲート電極を設け、こ
れ等のＰ型領域とＰ型ウェルとゲート電極とで形成され
るＰ型ＭＯ８）ランジスタをＰ型つェル内に形成される
Ｎ型Ｍ０８トランジスタと並列に接続した事を特徴とす
る０−ＭＯ８集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10787282A JPS58225664A (ja) | 1982-06-22 | 1982-06-22 | Ｃ−ｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10787282A JPS58225664A (ja) | 1982-06-22 | 1982-06-22 | Ｃ−ｍｏｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58225664A true JPS58225664A (ja) | 1983-12-27 |
Family
ID=14470220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10787282A Pending JPS58225664A (ja) | 1982-06-22 | 1982-06-22 | Ｃ−ｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58225664A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4791316A (en) * | 1986-09-26 | 1988-12-13 | Siemens Aktiengesellschaft | Latch-up protection circuit for integrated circuits using complementary MOS circuit technology |
| US4791317A (en) * | 1986-09-26 | 1988-12-13 | Siemens Aktiengesellschaft | Latch-up protection circuit for integrated circuits using complementary mos circuit technology |
| JPH03501669A (ja) * | 1987-12-23 | 1991-04-11 | シーメンス、アクチエンゲゼルシヤフト | ラツチアツプ保護回路を有する集積回路 |
| JPH03501792A (ja) * | 1987-12-23 | 1991-04-18 | シーメンス、アクチエンゲゼルシヤフト | 相補性ｍｏｓ回路技術による“ラツチアツプ”保護回路を有する集積回路 |
| JP2007151064A (ja) * | 2005-11-25 | 2007-06-14 | Renei Kagi Kofun Yugenkoshi | 静電気放電（ｅｓｄ）保護回路を具えた差動入力／出力装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5098791A (ja) * | 1973-12-27 | 1975-08-06 | ||
| JPS5146933U (ja) * | 1974-10-03 | 1976-04-07 | ||
| JPS5238890A (en) * | 1975-09-23 | 1977-03-25 | Mitsubishi Electric Corp | Semiconductor device |
-
1982
- 1982-06-22 JP JP10787282A patent/JPS58225664A/ja active Pending
Patent Citations (3)
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| JPH03501669A (ja) * | 1987-12-23 | 1991-04-11 | シーメンス、アクチエンゲゼルシヤフト | ラツチアツプ保護回路を有する集積回路 |
| JPH03501792A (ja) * | 1987-12-23 | 1991-04-18 | シーメンス、アクチエンゲゼルシヤフト | 相補性ｍｏｓ回路技術による“ラツチアツプ”保護回路を有する集積回路 |
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