JP2007151064A

JP2007151064A - 静電気放電（ｅｓｄ）保護回路を具えた差動入力／出力装置

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Publication number: JP2007151064A
Application number: JP2006072609A
Authority: JP
Inventors: Chyh-Yih Chang; 智毅張; Yan-Nan Li; 彦▲だん▼ 李
Original assignee: Novatek Microelectronics Corp
Current assignee: Novatek Microelectronics Corp
Priority date: 2005-11-25
Filing date: 2006-03-16
Publication date: 2007-06-14
Also published as: US20070120146A1; TW200721436A; TWI281742B

Abstract

【課題】静電気放電保護回路を具えた差動入力／出力装置を提供する。
【解決手段】差動入力／出力装置は、Ｐ型トランジスタ差動対５００、第１のＥＳＤ保護ユニットおよび第２のＥＳＤ保護ユニットを含む。第１のＥＳＤ保護ユニットおよび第２のＥＳＤ保護ユニットはそれぞれＮ型トランジスタ５０６および５０８を含む。従来技術に比べて、本発明の保護装置は、ＣＤＭＥＳＤが入力装置に発生したとき、より低いインピーダンスの電流経路を与える。
【選択図】図５

Description

本発明は、静電気放電（ＥＳＤ）保護回路を具えた差動入力／出力装置に関する。より詳細には、本発明は、ＣＤＭＥＳＤを防止するためＮ型保護装置を使ったＰ型差動入力／出力回路に関する。

今日、差動入力／出力構造は、データを高速で伝送し、低い電圧および低い電力消費を実現するために、ＩＣ製品においては非常に重要な役割を担っている。差動入力／出力構造、例えば、小振幅差動信号伝送（ＲＳＤＳ）および低電圧差動信号伝送（ＬＶＤＳ）が、低電力消費、低電磁インターフェイス（ＥＭＩ）、高ノイズ抵抗、および、高速データ伝送などの多くの利点を与えるものである。

しかしながら、この種の構造は、製造工程においてディープサブミクロンＣＭＯＳ技術を通常は使用し、小さいサイズのゲート長によってより良い性能をもたらす。しかしながら、薄いゲート酸化物がトランジスタ、特にＣＤＭＥＳＤが発生したときに、損傷を与え得る。

図１Ａおよび図１Ｂは、米国特許6,885,529号によってＥＳＤ保護回路を説明する図である。追加の保護装置(N型トランジスタ101A/ダイオード101B)は、入力／出力N型トランジスタ１１１のゲートと電源コードＶＳＳとの間に設けられ、また、追加の保護装置(Ｐ型トランジスタ102A/ダイオード102B)が、入力／出力Ｐ型トランジスタ112ゲートと電源コードVDDとの間に配置される。この種の保護回路は普通の入力／出力装置に適用可能であるが、差動入力／出力装置に適用可能ではない。その理由は、保護装置として使用されるＰ型トランジスタのボディを電源コードVDDに結合しなければならないが、一方で、入力段として使用されるＰ型トランジスタのボディを電源コードVDDに結合することができない。保護装置と保護されるべき装置(Pウェル/Nウェル)の間に大きな接合降伏電圧があるため、ＣＤＭＥＳＤが生じる場合、Ｐ型トランジスタを保護装置として使用することは適切ではない。

図２は、台湾(ROC)の産業技術研究所によって開示された米国特許6,437,407号によるＣＤＭＥＳＤ保護回路を示す図である。実際の保護回路は一対のＣＤＭクランパ２２２と２２２‘を含み、それぞれが、ＣＭＯＳトランジスタ２２４と２２４’とに結合されている。ＣＤＭが発生する場合に、たとえＣＤＭクランパ２２２および２２２‘が、入力段を越えて広がる薄い酸化物の過度の電圧を効果的にクランプすることができるとしても、電流源が、電源コードVDDとＰ型差動対との間に必要であるため、この構造は差動対構造に適用することができない。

図3は、台湾(ROC)の産業技術研究所によって米国で開示された米国特許6,437,407号による差動入力回路に適用されたＣＤＭＥＳＤ保護回路を示す図である。ソースとN型トランジスタ301のボディとの間の電圧差が、電圧レベル0ではないので、装置はボディ効果によって影響され、入力段の性能が低下するであろう。さらに、図４は、台湾(ROC)の産業技術研究所によって米国で開示された米国特許5,901,022号によるＣＤＭＥＳＤ保護回路を示す図である。インダクタ401は入力段とパッドとの間に配置される。しかしながら、回路が高速で動作している場合、LCサージが、インダクタ401、および入力段回路のMOSFET（金属−酸化膜−半導体電界効果トランジスタ）402の寄生容量によって生成される。従って、米国特許5,901,022号によるＣＤＭＥＳＤ保護回路としてインダクタを使用する構造を、RSDSやLVDSなどのような高速の差動入力／出力装置に適用することができない。

発明の概要
従って、本発明は、差動入力／出力装置のＣＤＭＥＳＤが回路を損傷するのを防ぐために使用されるＥＳＤ保護回路を含む差動入力／出力装置を提供することを目的とする。

本発明は、ＥＳＤ保護回路を含む差動入力／出力装置を提供する。差動入力／出力装置は、電流源、第１のＰ型トランジスタ、第２のＰ型トランジスタ、第１のＥＳＤ保護ユニット、および第２のＥＳＤ保護ユニットを具える。電流源は電流を与えるために使用される。第１のＰ型トランジスタのボディと第１の端子とは、電流源に結合される。第2のＰ型トランジスタのボディと第１の端子とが、電流源に結合される。第１のＥＳＤ保護ユニットは、第１のＰ型トランジスタのゲートに結合されている第１の端子を持つ第１のN型トランジスタを含む。第１のN型トランジスタのゲートは、第１のＮ型トランジスタのボディおよび第２の端子に結合されるが、ここで、ＣＤＭの静電気電流が第１のＰ型トランジスタのボディに生じる場合、第１のN型トランジスタは、静電気電流が第１のＰ型トランジスタのゲート酸化物を溶融させるのを防ぐために、ボディから第１のN型トランジスタの第１の端子への電流経路を与える（即ち、経路を開く）。第2のＥＳＤ保護ユニットは、第2のＰ型トランジスタのゲートに結合されている第１の端子を持つ第２のN型トランジスタを含む。第2のN型トランジスタのゲートは、第2の端子および第2のN型トランジスタのボディに結合され、ＣＤＭの静電気電流が、第2のＰ型トランジスタのボディに発生する場合、静電気電流が第2のＰ型トランジスタのゲート酸化物を溶融させるのを防ぐために、第2のN型トランジスタは、ボディから第2のN型トランジスタの第１の端子への電流経路を与える、即ち形成する。

本発明の例示の実施態様によるＥＳＤ保護回路を具えた差動入力／出力装置では、前述した第1のＰ型トランジスタおよび第1のN型トランジスタは、Ｐ型基板上に配置される。第１のＰ型トランジスタは、Ｐ型基板に配置されたNウェルと、Nウェルに配置された第１のゲートと、第１のＰ型トランジスタの第１の端子として機能する、第１のゲートの一方の側にあるＮウェルに配置された配置された第１のＰ＋ドープ領域と、第１のＰ型トランジスタの第2の端子として機能する、第１のゲートの他方の側にあるＮウェルに配置された第２のＰ＋ドープ領域と、Nウェルと第１のゲートとの間に配置された第１のゲート誘電体層と、Nウェルに配置されたＮ＋ドープ領域と、を具える。また、第１のN型トランジスタは、Ｎウェルの外においてＰ型基板に配置されたＰウェルと、Ｐウェル上の配置された第２のゲートと、第１のN型トランジスタの第１の端子として機能し、Ｎウェルに近い第２のゲートの一方の側におけるＰウェルに配置された第２のＮ＋ドープ領域と、第１のＮ型トランジスタの第２の端子として機能し、第２のゲートの他方の側における、Ｐウェルに配置された第３のＮ＋ドープ領域と、Pウェルと第2のゲートとの間に配置された第２のゲート誘電体層と、Pウェルに配置された第３のＰ＋ドープ領域とを具える。

本発明の例示の実施態様によるＥＳＤ保護回路を含む差動入力／出力装置では、前述した第2のＰ型トランジスタおよび第2のN型トランジスタはＰ型基板上に配置される。第2のＰ型トランジスタは、Ｐ型基板に配置されたNウェルと、Nウェルに配置された第１のゲートと、第2のＰ型トランジスタの第１の端子として機能する、第１のゲートの一方の側におけるＮウェルに配置される第１のＰ＋ドープ領域と、第２のＰ型トランジスタの第２の端子として機能する、第１のゲートの他方の側におけるＮウェルに配置された第２のＰ＋ドープ領域と、Nウェルと第１のゲートとの間に配置された第１のゲート誘電体層と、Nウェルに配置された第１のN+ドープ領域とを具える。第2のN型トランジスタは、Ｎウェルの外におけるＰ型基板に配置されるＰウェルと、Pウェルに配置された第２のゲートと、第2のN型トランジスタの第１の端子として機能し、Ｎウェルに近い第２のゲートの一方の側において、Ｐウェルに配置される第２のＮ＋ドープ領域と、第2のN型トランジスタの第2の端子として機能し、第２のゲートの他方の側において、Ｐウェルに配置される第３のＮ＋ドープ領域と、Pウェルと第2のゲートとの間に配置された第２のゲート誘電体層と、Ｐウェルに配置された第３のP+ドープ領域とを具える。

本発明の実施態様によれば、Ｐ型トランジスタ差動対を差動入力／出力装置に設け、ここで、Ｐ型差動対は、2つのＰ型トランジスタを含み、Ｐ型トランジスタがＣＤＭＥＳＤによって損傷を受けるのを保護するために、それぞれのＰ型トランジスタを、Ｎ型トランジスタによって形成された保護装置に結合する。ＣＤＭＥＳＤが差動入力／出力装置に生じる場合、より低いインピーダンス電流経路をさらに提供することができる。

前述した目的およびその他の目的、さらには、本発明の特徴および利点を理解できるように、以下、付属の諸図面を参照して好適な実施態様を詳細に説明する。

前述の全体的な説明および以下の詳細な説明は例示であり、請求の範囲として要求した本発明についてさらなる説明を提供することを意図するものであることを理解されたい。

本発明についての一層の理解を提供するために付属の諸図面を包含させるものであり、これを本明細書に合体させ、本明細書の一部を構成させる。図面は、発明の実施態様を示し、明細書と共に発明の原理についての説明に資する。

実施態様の説明
ＣＤＭＥＳＤが生じる場合に、Ｐ型の差動入力／出力装置を保護するために従来の技術を使用することができないため、本発明はＣＤＭＥＳＤ保護回路を含む差動入力／出力装置を提供する。その詳細な実施態様は、添付の図面を参照しながら詳細に以下に記載する。

図５は、本発明の実施態様によるＥＳＤ保護回路を含む差動入力／出力装置の回路図である。ＣＤＭＥＳＤが生じる場合、差動入力／出力装置は、より低いインピーダンス、即ち低インピーダンスの電流経路を提供する。図５を参照して、ＥＳＤ保護回路を含む差動入力／出力装置はＰ型トランジスタ差動対500、第１のＥＳＤ保護ユニットおよび第２のＥＳＤ保護ユニットを含む。本実施態様では、第1および第2のＥＳＤ保護ユニットはそれぞれN型トランジスタ506および508を含む。ここで、Ｐ型トランジスタ502、504のボディは、電源コードVDDに直接接続されない。保護装置N型トランジスタ506および508のソースは接地（グランド）され、また、それのドレインは、Ｐ型トランジスタ502および504ゲートに結合される。ＣＤＭＥＳＤがＰ型トランジスタ502に生じるとき、N型トランジスタのボディからパッド510へのＣＤＭ電流経路を提供するために、電荷の電圧レベルが、N型トランジスタ506のボディとドレインとの間の接合降伏を引き起こすであろう。同様に、ＣＤＭＥＳＤがＰ型トランジスタ504に生じる場合、N型トランジスタ508のボディからパッド512までの電流経路が、同じ方法で提供される。入力／出力装置が適切に働く場合、N型トランジスタ506および508ゲートおよびソースが、互いと結合されるため、N型トランジスタ506および508がオフにされる。しかしながら、N型トランジスタ506および508のソース、ボディ、ゲートを本発明の実施態様において接地した場合であっても、それらを適切な電圧に結合するように設計することができる。

図６は、本発明の実施態様によるICチップの上のＥＳＤ保護回路を含む差動入力／出力装置における第１のＰ型トランジスタ502および第１のN型トランジスタ506の断面図である。図６を参照すると、ＣＤＭ電流経路（符号61および62で示す）を図中に示してある。本実施態様では、ＣＤＭの負の静電気電流が生じるとき、保護されるべきＰ型トランジスタ502のＮウェル601における負電荷が、N型トランジスタ506のＰウェル602に流れ込み、Ｐウェル602に配置されたＮ＋ドープ領域603と、Ｐウェル602との間のPN接合部が降伏（breaks down）する。接合部が降伏した後、負電荷は経路61を通ってパッド510から排出される。

図６の本発明の実施態様についてより詳細に説明するために、従来のＣＤＭＥＳＤ保護回路は例として説明する。図７は、チップ上のＣＤＭＥＳＤ保護回路を含む従来の差動入力／出力装置の断面図である。図７と図６との間の相違は、Ｐ型トランジスタ706が図7の中で保護回路として使用されることであることが理解できるであろう。同様に、入力／出力装置Ｐ型トランジスタ702のＮウェル704における負電荷が、Ｐ型基板705とＮウェル704（経路71）と間の接合降伏を引き起こすであろう。Ｐ型基板705中のドーパントが、Ｎウェル704におけるドーパントより小さいため、Ｐ型基板705とＮウェルとの間の接合降伏電圧が、図６のＰウェル602とＮ＋ドープ領域603との間の接合降伏電圧よりもはるかに大きい。従って、図６の実施態様におけるターンオン効率(turn-on efficiency)は、図７の態様より優れる。

図７のように、保護されるべき装置のＰ型トランジスタに正電荷を従来通りに格納する状況に関して、正電荷は、Nウェル704とＰ型基板705との間の接合降伏を引き起こし、更に、一部の電荷は、パッド700に達するためにPsubピックアップ707を通過し、また、一部の電荷は、NウェルとＰ＋ドープ領域との間の接合を降伏（破る）させる（経路72）ことによってパッド700に達するであろう。図６に示すように本発明の実施態様では、図７で示するように、電荷の一部はパッド510に達するためにPsubピックアップ610を通過し、Ｐ型基板605とＰウェル602（経路62）との間の接合部を降伏(break down)させることによって、他の一部の電荷は、パッド510に達する。Ｐ型基板605とPウェル602の間の接合降伏電圧が非常に小さいので、電荷はパッド510に達するために容易に通過することができる。従って、ＣＤＭＥＳＤが生じる場合、本発明は、装置のトランジスタにたまったのが正電荷または負電荷にかかわらず、従来方式に比べて、損傷からより有効に入力／出力回路を保護することができる、

同様に、当業者は、Ｐ型トランジスタ504およびN型トランジスタ508の実施態様の構造は、図６のＰ型トランジスタ502およびN型トランジスタ506のレイアウトとして実現することができることを当業者は理解すべきであり、従って、それについての詳細な説明はしない。

ＥＳＤ保護装置N型トランジスタゲートの結合は、種々の要件に応じて調節することができる。図８は、本発明の実施態様によるＥＳＤ保護回路を含む差動入力／出力装置の回路図である。2つのN型トランジスタ506および508のゲートは、それぞれ抵抗器826および828によってそれのボディに結合することができる。同様に、図９，１０に示すようように本発明を実施することができる。図９，１０の実施態様は、図８のそれと同様のもであるが、それの相違は、N型トランジスタのうちの1つのゲートだけが接続された抵抗器を持つということである。同様に、図１１で示すように本発明を実施することができ、すなわち、各Ｐ型トランジスタゲートは2つのN型トランジスタとそれぞれ結合される。図１２に示した実施態様は、図１１の実施態様から派生したものである。図１２で示した回路では、各N型トランジスタゲートが、接続された抵抗器を具える。
さらに、図１２は本発明の一実施態様に過ぎず、例えば、N型トランジスタのうちの1つゲートへ抵抗器を設けること、N型トランジスタのうちの2つのゲートへ抵抗器を設けること、あるいは、N型トランジスタのうちの3つのゲートへ抵抗器を設けるなどのような、その他の実施態様も全て本発明の範囲内であると、当業者は理解すべきである。

概観すると、Ｐ型差動対を、本発明の差動入力／出力回路に取り入れ、Ｐ型トランジスタをＣＤＭＥＳＤから保護するために、各Ｐ型トランジスタゲートのゲートを、Ｎ型トランジスタで形成された保護装置に結合する。ＣＤＭＥＳＤが差動入力／出力装置に生じる場合、より低いインピーダンス電流経路をさらに提供することができる。

様々な修正や変更を本発明の本質から逸脱することなく本発明の構造に施すことができることは当業者には自明であろう。上記事項に鑑みれば、それらが請求の範囲やそれらに相当するものの範疇に入るという条件で、本発明はその修正や変更したものをカバーすることを意図するものである。

米国特許6,885,529号によるＥＳＤ保護回路を示す図である。米国特許6,885,529号によるＥＳＤ保護回路を示す図である。台湾(ROC)の産業技術研究所によって米国で開示された、米国特許6,437,407号によるＣＤＭＥＳＤ保護回路を示す図である。台湾(ROC)の産業技術研究所によって米国で開示された、米国特許6,437,407号による差動入力回路の中で適用されたＣＤＭＥＳＤ保護回路を例証する図である。台湾(ROC)の産業技術研究所によって米国で開示された、米国特許5,901,022号によるＣＤＭＥＳＤ保護回路を示す図である。本発明の実施態様によるＥＳＤ保護回路を含む差動入力／出力装置の回路図である。本発明の実施態様によるICチップの上のＥＳＤ保護回路を含む差動入力／出力装置の第１のＰ型トランジスタおよび第１のN型トランジスタの断面図である。チップ上のＣＤＭＥＳＤ保護回路を含む従来の差動入力／出力装置の断面図である。本発明の実施態様によるＥＳＤ保護回路を含む差動入力／出力装置の回路図である。本発明の実施態様によるＥＳＤ保護回路を含む差動入力／出力装置の回路図である。本発明の実施態様によるＥＳＤ保護回路を含む差動入力／出力装置の回路図である。本発明の実施態様によるＥＳＤ保護回路を含む差動入力／出力装置の回路図である。本発明の実施態様によるＥＳＤ保護回路を含む差動入力／出力装置の回路図である。

Claims

ＥＳＤ保護回路を含む差動入力／出力装置であって、
電流源に結合されたボディおよび第１の端子を持つ第１のＰ型トランジスタと、
前記電流源に結合されたボディおよび第１の端子を持つ第２のＰ型トランジスタと、
第１のＮ型トランジスタを含む第１のＥＳＤ保護ユニットと、
第２のＮ型トランジスタを含む第２のＥＳＤ保護ユニットと、を具え、
前記第１のＮ型トランジスタが、
前記第１のＰ型トランジスタのゲートに結合された第１の端子と、前記第１のＮ型トランジスタのボディおよび第２の端子に結合されたゲートとを持ち、
ＣＤＭ静電気電流が、前記第１のＰ型トランジスタのボディに発生したとき、前記第１のＮ型トランジスタが、前記ボディから前記第１のＮ型トランジスタの第１の端子への電流経路を与え、
前記第２のＮ型トランジスタが、前記第２のＰ型トランジスタのゲートに結合された第１の端子と、前記第２のＮ型トランジスタのボディおよび前記第２の端子に結合されたゲートとを持ち、
ＣＤＭ静電気電流が、前記第２のＰ型トランジスタのボディに発生したとき、前記第２のＮ型トランジスタが、前記ボディから前記第２のＮ型トランジスタの第１の端子への電流経路を与える、
ことを特徴とする差動入力／出力装置。
請求項１に記載の差動入力／出力装置において、
前記第１のＮ型トランジスタの第２の端子が、第１の電圧に結合される、
ことを特徴とする差動入力／出力装置。
請求項２に記載の差動入力／出力装置において、
前記第１の電圧が、グランド電圧である、
ことを特徴とする差動入力／出力装置。
請求項１に記載の差動入力／出力装置において、
前記第１のＥＳＤ保護ユニットが、前記第１のＮ型トランジスタの第２の端子と前記ゲートとの間で結合されている抵抗をさらに含む、
ことを特徴とする差動入力／出力装置。
請求項１に記載の差動入力／出力装置において、
前記第２のＥＳＤ保護ユニットが、前記第２のＮ型トランジスタの第２の端子と前記ゲートとの間で結合されている抵抗をさらに含む、
ことを特徴とする差動入力／出力装置。
請求項１に記載の差動入力／出力装置において、
第３のＮ型トランジスタを具えた第３のＥＳＤ保護ユニットをさらに含み、
前記第３のＮ型トランジスタが、
前記第１のＰ型トランジスタのゲートに結合された第１の端子および前記第３のＮ型トランジスタのボディおよび第２の端子に結合されたゲートを持ち、
ＣＤＭ静電気電流が前記第１のＰ型トランジスタのボディに発生したとき、前記第３のＮ型トランジスタが、前記静電気電流が前記第１のＰ型トランジスタのゲート酸化物を融解させるのを防止するために、前記ボディから前記第３のＮ型トランジスタの第１の端子への電流経路を与える、
ことを特徴とする差動入力／出力装置。
請求項６に記載の差動入力／出力装置において、
前記第３のＥＳＤ保護ユニットが、
前記第３のＮ型トランジスタの第２の端子と前記ゲートとの間で結合されている抵抗をさらに含む、
ことを特徴とする差動入力／出力装置。
請求項６に記載の差動入力／出力装置において、
前記第３のＮ型トランジスタの第２の端子が、接地されている、
ことを特徴とする差動入力／出力装置。
請求項１に記載の差動入力／出力装置において、
第４のＮ型トランジスタを具えた第４のＥＳＤ保護ユニットを含み、
前記第４のＮ型トランジスタが、
前記第２のＰ型トランジスタのゲートに結合された第１の端子と、前記第２の端子に結合されたゲートと、前記第４のＮ型トランジスタのボディとを持ち、
ＣＤＭ静電気電流が、前記第２のＰ型トランジスタのボディに発生するとき、前記第４のＮ型トランジスタが、
前記静電気電流が前記第２のＰ型トランジスタのゲート酸化物を融解させるのを防止するために、前記ボディから前記第４のＮ型トランジスタへの電流経路を与える、
ことを特徴とする差動入力／出力装置。
請求項９に記載の差動入力／出力装置において、
前記第４のＥＳＤ保護ユニットが、
前記第４のＮ型トランジスタの第２の端子と前記ゲートとの間で結合されている抵抗を含む、
ことを特徴とする差動入力／出力装置。
請求項９に記載の差動入力／出力装置において、
前記第４のＮ型トランジスタの第２の端子が、接地されている、
ことを特徴とする差動入力／出力装置。
請求項１に記載の差動入力／出力装置において、
前記第１のＰ型トランジスタおよび前記第１のＮ型トランジスタが、Ｐ型基板上に設けられ、
前記第１のＰ型トランジスタが、
前記Ｐ型基板に設けられたＮウェルと、
前記Ｎウェル上に設けられた第１のゲートと、
前記第１のＰ型トランジスタの端子として機能し、前記第１のゲートの一方の側にある前記Ｎウェルに設けられた第１のＰ＋ドープ領域と、
前記第１のＰ型トランジスタの第２の端子として機能し、前記第１のゲートの他方の側にある前記Ｎウェルに設けられた第２のＰ＋ドープ領域と、
前記Ｎウェルと前記第１のゲートとの間に設けられた第１のゲート誘電体層と、
前記Ｎウェルに設けられた第１のＮ＋ドープ領域と、を含み、
前記第１のＮ型トランジスタが、
前記Ｎウェルの外側である前記Ｐ型基板に設けられたＰウェルと、
前記Ｐウェル上に設けられた第２のゲートと、
前記第１のＮ型トランジスタの前記第１の端子として機能し、前記Ｎウェルに近い、前記第２のゲートの一方の側であって、Ｐウェルに設けられた、第２のＮ＋ドープ領域と、
前記Ｐウェルと前記第２のゲートとの間に設けられた第２のゲート誘電体層と、
前記Ｐウェルに設けられた第２のＰ＋ドープ領域と、を含む、
ことを特徴とする差動入力／出力装置。
請求項１に記載の差動入力／出力装置において、
前記第２のＰ型トランジスタおよび前記第２のＮ型トランジスタが、Ｐ型基板上に設けられ、
前記第２のＰ型トランジスタが、
前記Ｐ型基板に設けられたＮウェルと、
前記Ｎウェル上に設けられた第１のゲートと、
前記第２のＰ型トランジスタの第１の端子として機能し、前記第１のゲートの一方の側にある前記Ｎウェルに設けられた第１のＰ＋ドープ領域と、
前記第２のＰ型トランジスタの第２の端子として機能し、前記第１のゲートの他方の側にある前記Ｎウェルに設けられた第２のＰ＋ドープ領域と、
前記Ｎウェルと前記第１のゲートとの間に設けらた第１のゲート誘電体層と、
前記Ｎウェルに設けられた第１のＮ＋ドープ領域と、を含み、
前記第２のＮ型トランジスタが、
前記Ｎウェルの外における前記Ｐ型基板に設けられたＰウェルと、
前記Ｐウェル上に設けられた第２のゲートと、
前記第２のＮ型トランジスタの第１の端子として機能し、前記Ｎウェルに近い、前記第２のゲートの一方の側であって、前記Ｐウェルに設けられた第２のＮ＋ドープ領域と、
前記第２のＮ型トランジスタの第２の端子として機能し、前記第２のゲートの他方の側であって、前記Ｐウェルに設けられた第３のＮ＋ドープ領域と、
前記Ｐウェルと前記第２のゲートとの間に設けられた第２のゲートと、
前記Ｐウェルに設けられた第３のＰ＋ドープ領域と、を含む、
ことを特徴とする差動入力／出力装置。