JP2954153B1 - 半導体集積回路 - Google Patents
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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Abstract
【要約】
【課題】 過電圧保護回路を適切に動作させることによ
り、信頼性を向上させる。 【解決手段】 本発明の半導体集積回路は、入力初段回
路５０を構成するｎＭＯＳトランジスタ５２のソース電
極５２ｓが接地配線５４と接続され、接地配線５４とｎ
ＭＯＳトランジスタ５２のゲート電極５２ｇとの間に、
過電圧保護回路１０が接続されている。ソース電極５２
ｓと過電圧保護回路１０との間の配線抵抗は、極めて小
さい。したがって、ｎＭＯＳトランジスタ５２と過電圧
保護回路１０との過電圧発生時の印加電圧値が同じにな
るので、過電圧保護回路１０が適切に動作し、これによ
りｎＭＯＳトランジスタ５２を保護できる。
り、信頼性を向上させる。 【解決手段】 本発明の半導体集積回路は、入力初段回
路５０を構成するｎＭＯＳトランジスタ５２のソース電
極５２ｓが接地配線５４と接続され、接地配線５４とｎ
ＭＯＳトランジスタ５２のゲート電極５２ｇとの間に、
過電圧保護回路１０が接続されている。ソース電極５２
ｓと過電圧保護回路１０との間の配線抵抗は、極めて小
さい。したがって、ｎＭＯＳトランジスタ５２と過電圧
保護回路１０との過電圧発生時の印加電圧値が同じにな
るので、過電圧保護回路１０が適切に動作し、これによ
りｎＭＯＳトランジスタ５２を保護できる。
Description
【０００１】
【発明の属する技術分野】本発明は、静電気による破壊
を防止する過電圧保護回路を備えた半導体集積回路に関
する。
を防止する過電圧保護回路を備えた半導体集積回路に関
する。
【０００２】
【従来の技術】半導体集積回路は、多数の半導体デバイ
スからなるチップがパッケージ内に収容され、チップに
電気的に接続されたピンがパッケージから突き出た構造
になっている。半導体集積回路を選別、梱包、搬送又は
使用する際に外部物体との接触によりチップが正又は負
に帯電し、その後ピンが導電体と接触した時に、チップ
→ピン→導電体という経路で静電気が放電される。この
とき、チップ内では、入力初段回路の例えばｎＭＯＳト
ランジスタのゲート酸化膜が破壊されることがある。こ
の現象は、「ＣＤＭ（ｃｈａｒｇｅｄ ｄｅｖｉｃｅ
ｍｏｄｅｌ）による破壊」と呼ばれている。
スからなるチップがパッケージ内に収容され、チップに
電気的に接続されたピンがパッケージから突き出た構造
になっている。半導体集積回路を選別、梱包、搬送又は
使用する際に外部物体との接触によりチップが正又は負
に帯電し、その後ピンが導電体と接触した時に、チップ
→ピン→導電体という経路で静電気が放電される。この
とき、チップ内では、入力初段回路の例えばｎＭＯＳト
ランジスタのゲート酸化膜が破壊されることがある。こ
の現象は、「ＣＤＭ（ｃｈａｒｇｅｄ ｄｅｖｉｃｅ
ｍｏｄｅｌ）による破壊」と呼ばれている。
【０００３】ＣＤＭによる破壊を防止するには、入力初
段回路における入力配線と接地配線との間の電位差をな
くすようにすれば良い。そのために、入力初段回路の入
力配線と接地配線との間に、電位差を吸収する過電圧保
護回路を配置する。
段回路における入力配線と接地配線との間の電位差をな
くすようにすれば良い。そのために、入力初段回路の入
力配線と接地配線との間に、電位差を吸収する過電圧保
護回路を配置する。
【０００４】図５は、このような従来の半導体集積回路
を示す等価回路図である。以下、この図面に基づき説明
する。
を示す等価回路図である。以下、この図面に基づき説明
する。
【０００５】従来の半導体集積回路は、入力初段回路５
０を構成するｎＭＯＳトランジスタ５２のソース電極５
２ｓが接地配線５４に接続され、接地配線５６とｎＭＯ
Ｓトランジスタ５２のゲート電極５２ｇとの間に過電圧
保護回路５８が接続されている。過電圧保護回路５８
は、ゲート電極５８１ｇとソース電極５８１ｓとが接続
されたｎＭＯＳトランジスタ構造の放電素子５８１と、
ゲート電極のないｎＭＯＳトランジスタ構造の放電素子
５８２とからなる。放電素子５８１，５８２は、それぞ
れのドレイン電極５８１ｄ，５８２ｄがｎＭＯＳトラン
ジスタ５２のゲート電極５２ｇに接続され、それぞれの
ソース電極５８１ｓ，５８２ｓがｎＭＯＳトランジスタ
５２のソース電極５２ｓに接続されている。
０を構成するｎＭＯＳトランジスタ５２のソース電極５
２ｓが接地配線５４に接続され、接地配線５６とｎＭＯ
Ｓトランジスタ５２のゲート電極５２ｇとの間に過電圧
保護回路５８が接続されている。過電圧保護回路５８
は、ゲート電極５８１ｇとソース電極５８１ｓとが接続
されたｎＭＯＳトランジスタ構造の放電素子５８１と、
ゲート電極のないｎＭＯＳトランジスタ構造の放電素子
５８２とからなる。放電素子５８１，５８２は、それぞ
れのドレイン電極５８１ｄ，５８２ｄがｎＭＯＳトラン
ジスタ５２のゲート電極５２ｇに接続され、それぞれの
ソース電極５８１ｓ，５８２ｓがｎＭＯＳトランジスタ
５２のソース電極５２ｓに接続されている。
【０００６】入力初段回路５０には、ｐＭＯＳトランジ
スタ６０が付設されている。ｎＭＯＳトランジスタ５２
及びｐＭＯＳトランジスタ６０のゲート電極５２ｇ，６
０ｇと、入力パッド６２とは、入力配線６４で接続され
ている。接地配線５６と入力パッド６２との間には、も
う一つの過電圧保護回路６８が接続されている。過電圧
保護回路６８は、過電圧保護回路５８とほぼ同じ構成で
異なる大きさであり、放電素子６８１，６８２からな
る。寄生抵抗５４ｒ，５６ｒは、接地配線５４，５６の
有する抵抗値である。寄生抵抗６４ｒは、入力配線６４
の有する抵抗値である。なお、過電圧保護回路６８は、
主として入力パッド６２に印加された過電圧（ＥＳＤ）
に対して、ｎＭＯＳトランジスタ５２を保護するもので
ある。コンタクトホール７４ｃ，６４ｃ，５４ｃ，５８
ｄｃ，５８ｇｃ，５６１ｃ，５６２ｃ，、電源配線７
４、接地パッド７０等については後述する。
スタ６０が付設されている。ｎＭＯＳトランジスタ５２
及びｐＭＯＳトランジスタ６０のゲート電極５２ｇ，６
０ｇと、入力パッド６２とは、入力配線６４で接続され
ている。接地配線５６と入力パッド６２との間には、も
う一つの過電圧保護回路６８が接続されている。過電圧
保護回路６８は、過電圧保護回路５８とほぼ同じ構成で
異なる大きさであり、放電素子６８１，６８２からな
る。寄生抵抗５４ｒ，５６ｒは、接地配線５４，５６の
有する抵抗値である。寄生抵抗６４ｒは、入力配線６４
の有する抵抗値である。なお、過電圧保護回路６８は、
主として入力パッド６２に印加された過電圧（ＥＳＤ）
に対して、ｎＭＯＳトランジスタ５２を保護するもので
ある。コンタクトホール７４ｃ，６４ｃ，５４ｃ，５８
ｄｃ，５８ｇｃ，５６１ｃ，５６２ｃ，、電源配線７
４、接地パッド７０等については後述する。
【０００７】図６は、図５の半導体集積回路のチップ全
体を示す平面図である。以下、図５及び図６に基づき説
明する。ただし、図６において図５と同一部分は、同一
符合を付すことにより重複説明を省略する。
体を示す平面図である。以下、図５及び図６に基づき説
明する。ただし、図６において図５と同一部分は、同一
符合を付すことにより重複説明を省略する。
【０００８】チップ６９において、接地配線５４，５
６，６６は、接地パッド７０の近傍で互いに接続されて
いる。したがって、寄生抵抗５４ｒは、入力初段回路５
０から接地パッド７０までの接地配線５４の抵抗値であ
る。寄生抵抗５６ｒは、過電圧保護回路５８から接地パ
ッド７０までの接地配線５６の抵抗値である。接地配線
５４は入力初段回路用、接地配線５６は保護回路用、接
地配線６６は内部セル用である。また、図示しない電源
配線は、電源パッド７２に接続されている。
６，６６は、接地パッド７０の近傍で互いに接続されて
いる。したがって、寄生抵抗５４ｒは、入力初段回路５
０から接地パッド７０までの接地配線５４の抵抗値であ
る。寄生抵抗５６ｒは、過電圧保護回路５８から接地パ
ッド７０までの接地配線５６の抵抗値である。接地配線
５４は入力初段回路用、接地配線５６は保護回路用、接
地配線６６は内部セル用である。また、図示しない電源
配線は、電源パッド７２に接続されている。
【０００９】図７は、図５の半導体集積回路における配
線及び拡散層の一部を示す平面図である。以下、図５乃
至図７に基づき説明する。ただし、図７において図５及
び図６と同一部分は、同一符合を付すことにより重複説
明を省略する。
線及び拡散層の一部を示す平面図である。以下、図５乃
至図７に基づき説明する。ただし、図７において図５及
び図６と同一部分は、同一符合を付すことにより重複説
明を省略する。
【００１０】ｐＭＯＳトランジスタ６０のソース電極６
０ｓ及びドレイン電極６０ｄには、ソース領域及びドレ
イン領域としてのｐ+ 層６０ｐが形成されている。ｐＭ
ＯＳトランジスタ６０の周囲には、ガードリングとして
のｎ+ 層６０ｎが形成されている。ｎＭＯＳトランジス
タ５２のソース電極５２ｓ及びドレイン電極５２ｄに
は、ソース領域及びドレイン領域としてのｎ+ 層５２ｎ
が形成されている。ｎＭＯＳトランジスタ５２の周囲に
は、ガードリングとしてのｐ+ 層５２ｐが形成されてい
る。放電素子５８１，５８２のソース電極５８１ｓ，５
８２ｓ及びドレイン電極５８１ｄ，５８２ｄには、ソー
ス領域及びドレイン領域としてのｎ+ 層５８１ｎ，５８
２ｎが形成されている。放電素子５８１，５８２の周囲
には、ガードリングとしてのｐ+ 層５８ｐが形成されて
いる。
０ｓ及びドレイン電極６０ｄには、ソース領域及びドレ
イン領域としてのｐ+ 層６０ｐが形成されている。ｐＭ
ＯＳトランジスタ６０の周囲には、ガードリングとして
のｎ+ 層６０ｎが形成されている。ｎＭＯＳトランジス
タ５２のソース電極５２ｓ及びドレイン電極５２ｄに
は、ソース領域及びドレイン領域としてのｎ+ 層５２ｎ
が形成されている。ｎＭＯＳトランジスタ５２の周囲に
は、ガードリングとしてのｐ+ 層５２ｐが形成されてい
る。放電素子５８１，５８２のソース電極５８１ｓ，５
８２ｓ及びドレイン電極５８１ｄ，５８２ｄには、ソー
ス領域及びドレイン領域としてのｎ+ 層５８１ｎ，５８
２ｎが形成されている。放電素子５８１，５８２の周囲
には、ガードリングとしてのｐ+ 層５８ｐが形成されて
いる。
【００１１】電源配線７４とソース電極６０ｓとは、コ
ンタクトホール７４ｃによって接続されている。ドレイ
ン電極６０ｄとドレイン電極５２ｄとは、互いに接続さ
れている。接地配線５４とソース電極５２ｓとは、コン
タクトホール５４ｃによって接続されている。入力配線
６４とゲート電極５２ｇ，６０ｇとは、コンタクトホー
ル６４ｃによって接続されている。入力配線６４とドレ
イン電極５８１ｄ，５８２ｄとは、互いに接続されてい
る。接地配線５６とソース電極５８１ｓ，５８２ｓと
は、コンタクトホール５６１ｃ，５６２ｃによって接続
されている。ソース電極５８１ｓとゲート電極５８１ｇ
とは、コンタクトホール５８ｇｃによって接続されてい
る。コンタクトホール６０ｓｃ，６０ｄｃ，５２ｓｃ，
５２ｄｃ，５８１ｓｃ，５８２ｓｃ，５８ｄｃは、各電
極と各半導体層とを接続するものである。入力配線６
４、ソース電極６０ｓ，５２ｓ，５８１ｓ，５８２ｓ、
ドレイン電極６０ｄ，５２ｄ，５８１ｄ，５８２ｄ等は
同じ電極層をパターニングして形成されている。接地配
線５４，５６、電源配線７４等は同じ配線層をパターニ
ングして形成されている。この電極層の上に図示しない
絶縁膜を介して配線層が積層されている。この絶縁膜に
穿設されているのが、コンタクトホール７４ｃ，５４
ｃ，５６１ｃ，５６２ｃである。
ンタクトホール７４ｃによって接続されている。ドレイ
ン電極６０ｄとドレイン電極５２ｄとは、互いに接続さ
れている。接地配線５４とソース電極５２ｓとは、コン
タクトホール５４ｃによって接続されている。入力配線
６４とゲート電極５２ｇ，６０ｇとは、コンタクトホー
ル６４ｃによって接続されている。入力配線６４とドレ
イン電極５８１ｄ，５８２ｄとは、互いに接続されてい
る。接地配線５６とソース電極５８１ｓ，５８２ｓと
は、コンタクトホール５６１ｃ，５６２ｃによって接続
されている。ソース電極５８１ｓとゲート電極５８１ｇ
とは、コンタクトホール５８ｇｃによって接続されてい
る。コンタクトホール６０ｓｃ，６０ｄｃ，５２ｓｃ，
５２ｄｃ，５８１ｓｃ，５８２ｓｃ，５８ｄｃは、各電
極と各半導体層とを接続するものである。入力配線６
４、ソース電極６０ｓ，５２ｓ，５８１ｓ，５８２ｓ、
ドレイン電極６０ｄ，５２ｄ，５８１ｄ，５８２ｄ等は
同じ電極層をパターニングして形成されている。接地配
線５４，５６、電源配線７４等は同じ配線層をパターニ
ングして形成されている。この電極層の上に図示しない
絶縁膜を介して配線層が積層されている。この絶縁膜に
穿設されているのが、コンタクトホール７４ｃ，５４
ｃ，５６１ｃ，５６２ｃである。
【００１２】次に、過電圧保護回路５８の動作を図５乃
至図７に基づき説明する。
至図７に基づき説明する。
【００１３】静電気によってチップ６９が例えば正に帯
電した状態で、入力パッド６２に接続されているピン
（図示せず）が導電体と接触したとする。すると、放電
素子５８１，５８２が導通することにより、接地配線５
４，５６→過電圧保護回路５８→入力パッド６２、とい
う経路を通って静電気が放電される。このとき、ｎＭＯ
Ｓトランジスタ５２のソース電極５２ｓ−ゲート電極５
２ｇ間に、過電圧が発生する。この過電圧からｎＭＯＳ
トランジスタ５２を保護するために、過電圧保護回路５
８が動作する。すなわち、放電素子５８１，５８２が導
通することにより、ソース電極５２ｓ−ゲート電極５２
ｇ間の過電圧を吸収する。このようにして、ｎＭＯＳト
ランジスタ５２のゲート電極酸化膜の、ＣＤＭによる破
壊を防いでいる。
電した状態で、入力パッド６２に接続されているピン
（図示せず）が導電体と接触したとする。すると、放電
素子５８１，５８２が導通することにより、接地配線５
４，５６→過電圧保護回路５８→入力パッド６２、とい
う経路を通って静電気が放電される。このとき、ｎＭＯ
Ｓトランジスタ５２のソース電極５２ｓ−ゲート電極５
２ｇ間に、過電圧が発生する。この過電圧からｎＭＯＳ
トランジスタ５２を保護するために、過電圧保護回路５
８が動作する。すなわち、放電素子５８１，５８２が導
通することにより、ソース電極５２ｓ−ゲート電極５２
ｇ間の過電圧を吸収する。このようにして、ｎＭＯＳト
ランジスタ５２のゲート電極酸化膜の、ＣＤＭによる破
壊を防いでいる。
【００１４】
【発明が解決しようとする課題】図５では、二つの過電
圧保護回路５８，６８が設けられている。ここで、過電
圧保護回路６８は主に入力パッド６２に静電気等が印加
された場合に働き、過電圧保護回路５８はチップが帯電
した場合に働く。すなわち、過電圧保護回路６８はＥＳ
Ｄ（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ
ｄａｍａｇｅ）対策用であり、過電圧保護回路５８は
前述したＣＤＭ対策用である。したがって、図６に示す
ように、過電圧保護回路６８は入力パッド６２の近傍に
配置され、過電圧保護回路５８は入力初段回路５０の近
傍に配置される（図７参照）。このため、入力初段回路
５０の接地接続端であるコンタクトホール５４ｃと、過
電圧保護回路５８の接地接続端であるコンタクトホール
５６１ｃ，５６２ｃとの間には、接地配線５４の寄生抵
抗５４ｒ及び接地配線５６の寄生抵抗５６ｒが存在す
る。したがって、入力初段回路５０の接地電位と過電圧
保護回路５８の接地電位とは異なるものとなる。これに
より、静電気の放電時に寄生抵抗５４ｒ，５６ｒの電圧
降下が発生するので、過電圧保護回路５８は必ずしもソ
ース電極５２ｓ−ゲート電極５２ｇ間電圧によって動作
するとは限らない。したがって、過電圧保護回路５８が
適切に動作しないことがあった。
圧保護回路５８，６８が設けられている。ここで、過電
圧保護回路６８は主に入力パッド６２に静電気等が印加
された場合に働き、過電圧保護回路５８はチップが帯電
した場合に働く。すなわち、過電圧保護回路６８はＥＳ
Ｄ（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ
ｄａｍａｇｅ）対策用であり、過電圧保護回路５８は
前述したＣＤＭ対策用である。したがって、図６に示す
ように、過電圧保護回路６８は入力パッド６２の近傍に
配置され、過電圧保護回路５８は入力初段回路５０の近
傍に配置される（図７参照）。このため、入力初段回路
５０の接地接続端であるコンタクトホール５４ｃと、過
電圧保護回路５８の接地接続端であるコンタクトホール
５６１ｃ，５６２ｃとの間には、接地配線５４の寄生抵
抗５４ｒ及び接地配線５６の寄生抵抗５６ｒが存在す
る。したがって、入力初段回路５０の接地電位と過電圧
保護回路５８の接地電位とは異なるものとなる。これに
より、静電気の放電時に寄生抵抗５４ｒ，５６ｒの電圧
降下が発生するので、過電圧保護回路５８は必ずしもソ
ース電極５２ｓ−ゲート電極５２ｇ間電圧によって動作
するとは限らない。したがって、過電圧保護回路５８が
適切に動作しないことがあった。
【００１５】
【発明の目的】そこで、本発明の目的は、過電圧保護回
路を適切に動作させることにより、信頼性を向上させ
た、半導体集積回路を提供することにある。
路を適切に動作させることにより、信頼性を向上させ
た、半導体集積回路を提供することにある。
【００１６】
【課題を解決するための手段】本発明に係る半導体集積
回路は、入力配線に接続された入力初段回路のトランジ
スタが、複数の接地配線のうちのいずれか一つと接続さ
れた構造を有する半導体集積回路において、前記トラン
ジスタが接続された前記接地配線と、前記入力配線との
間に、内部帯電による静電気を逃がす過電圧保護回路が
接続されたものである。トランジスタとしては、電界効
果トランジスタ、バイポーラトランジスタ、静電誘導ト
ランジスタ等が挙げられる。電界効果トランジスタとし
ては、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタ等
が挙げられる。
回路は、入力配線に接続された入力初段回路のトランジ
スタが、複数の接地配線のうちのいずれか一つと接続さ
れた構造を有する半導体集積回路において、前記トラン
ジスタが接続された前記接地配線と、前記入力配線との
間に、内部帯電による静電気を逃がす過電圧保護回路が
接続されたものである。トランジスタとしては、電界効
果トランジスタ、バイポーラトランジスタ、静電誘導ト
ランジスタ等が挙げられる。電界効果トランジスタとし
ては、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタ等
が挙げられる。
【００１７】静電気によってチップが帯電した状態で、
ある入力パッドに接続されているピンが導電体と接触す
ると、チップ内の接地配線から入力パッドへ向けて静電
気が放電される。このとき、その入力パッドに接続され
ている入力初段回路では、トランジスタの電極間に過電
圧が発生する。この過電圧を吸収するために、過電圧保
護回路が動作する。
ある入力パッドに接続されているピンが導電体と接触す
ると、チップ内の接地配線から入力パッドへ向けて静電
気が放電される。このとき、その入力パッドに接続され
ている入力初段回路では、トランジスタの電極間に過電
圧が発生する。この過電圧を吸収するために、過電圧保
護回路が動作する。
【００１８】従来技術における過電圧保護回路は、トラ
ンジスタが接続された接地配線とは異なる接地配線と入
力配線との間に接続されている。そのため、トランジス
タと過電圧保護回路との間には、それぞれの接地配線の
抵抗値からなる寄生抵抗が接続されている状態となる。
したがって、過電圧保護回路は、必ずしもトランジスタ
の電極間電圧によって動作するとは限らない。
ンジスタが接続された接地配線とは異なる接地配線と入
力配線との間に接続されている。そのため、トランジス
タと過電圧保護回路との間には、それぞれの接地配線の
抵抗値からなる寄生抵抗が接続されている状態となる。
したがって、過電圧保護回路は、必ずしもトランジスタ
の電極間電圧によって動作するとは限らない。
【００１９】これに対して、本発明における過電圧保護
回路は、トランジスタが接続された接地配線と入力配線
との間に接続されている。そのため、トランジスタと過
電圧保護回路との間の抵抗値が極めて低い状態となる。
したがって、過電圧保護回路は、トランジスタの電極間
電圧によって動作する。
回路は、トランジスタが接続された接地配線と入力配線
との間に接続されている。そのため、トランジスタと過
電圧保護回路との間の抵抗値が極めて低い状態となる。
したがって、過電圧保護回路は、トランジスタの電極間
電圧によって動作する。
【００２０】換言すると、本発明に係る半導体集積回路
求項は、保護回路用の第一の接地配線と入力初段回路用
の第二の接地配線とが平行に延設され、前記入力初段回
路を構成する電界効果トランジスタのソース電極が前記
第二の接地配線に接続され、前記電界効果トランジスタ
のゲート電極−ソース電極間に発生する過電圧を吸収す
る二端子素子構造の過電圧保護回路が前記電界効果トラ
ンジスタの近傍に設けられた半導体集積回路において、
前記過電圧保護回路の一方の端子が最短距離で前記第二
の接地配線に接続されたことを特徴とするものである。
求項は、保護回路用の第一の接地配線と入力初段回路用
の第二の接地配線とが平行に延設され、前記入力初段回
路を構成する電界効果トランジスタのソース電極が前記
第二の接地配線に接続され、前記電界効果トランジスタ
のゲート電極−ソース電極間に発生する過電圧を吸収す
る二端子素子構造の過電圧保護回路が前記電界効果トラ
ンジスタの近傍に設けられた半導体集積回路において、
前記過電圧保護回路の一方の端子が最短距離で前記第二
の接地配線に接続されたことを特徴とするものである。
【００２１】
【発明の実施の形態】図１は、本発明に係る半導体集積
回路の一実施形態を示す等価回路図である。以下、この
図面に基づき説明する。
回路の一実施形態を示す等価回路図である。以下、この
図面に基づき説明する。
【００２２】本実施形態の半導体集積回路は、入力初段
回路５０を構成するｎＭＯＳトランジスタ５２のソース
電極５２ｓが接地配線５４と接続され、接地配線５４と
ｎＭＯＳトランジスタ５２のゲート電極５２ｇとの間
に、過電圧保護回路１０が接続されている。過電圧保護
回路１０は、ゲート電極１０１ｇとソース電極１０１ｓ
とが接続されたｎＭＯＳトランジスタ構造の放電素子１
０１と、ゲート電極のないｎＭＯＳトランジスタ構造の
放電素子１０２とからなる。放電素子１０１，１０２
は、それぞれのドレイン電極１０１ｄ，１０２ｄがｎＭ
ＯＳトランジスタ５２のゲート電極５２ｇに接続され、
それぞれのソース電極１０１ｓ，１０２ｓがｎＭＯＳト
ランジスタ５２のソース電極５２ｓに接続されている。
回路５０を構成するｎＭＯＳトランジスタ５２のソース
電極５２ｓが接地配線５４と接続され、接地配線５４と
ｎＭＯＳトランジスタ５２のゲート電極５２ｇとの間
に、過電圧保護回路１０が接続されている。過電圧保護
回路１０は、ゲート電極１０１ｇとソース電極１０１ｓ
とが接続されたｎＭＯＳトランジスタ構造の放電素子１
０１と、ゲート電極のないｎＭＯＳトランジスタ構造の
放電素子１０２とからなる。放電素子１０１，１０２
は、それぞれのドレイン電極１０１ｄ，１０２ｄがｎＭ
ＯＳトランジスタ５２のゲート電極５２ｇに接続され、
それぞれのソース電極１０１ｓ，１０２ｓがｎＭＯＳト
ランジスタ５２のソース電極５２ｓに接続されている。
【００２３】入力初段回路５０は、ｐＭＯＳトランジス
タ６０が付設されたインバータ回路である。ｎＭＯＳト
ランジスタ５２及びｐＭＯＳトランジスタ６０のゲート
電極５２ｇ，６０ｇと、入力パッド６２とは、入力配線
６４で接続されている。接地配線５６と入力パッド６２
との間には、もう一つの過電圧保護回路６８が接続され
ている。過電圧保護回路６８は、放電素子６８１，６８
２からなる。過電圧保護回路６８におけるチャネル幅は
４００μｍ程度、過電圧保護回路１０におけるチャネル
幅は１００μｍ程度である。寄生抵抗５４ｒ，５６ｒ
は、接地配線５４，５６の有する抵抗値である。寄生抵
抗６４ｒは、入力配線６４の有する抵抗値である。コン
タクトホール７４ｃ，６４ｃ，５４ｃ，１０ｄｃ，１０
ｇｃ，１０１ｓｃ，１０２ｓｃ，５４ｃｃ、電源配線７
４、接地パッド７０等については後述する。
タ６０が付設されたインバータ回路である。ｎＭＯＳト
ランジスタ５２及びｐＭＯＳトランジスタ６０のゲート
電極５２ｇ，６０ｇと、入力パッド６２とは、入力配線
６４で接続されている。接地配線５６と入力パッド６２
との間には、もう一つの過電圧保護回路６８が接続され
ている。過電圧保護回路６８は、放電素子６８１，６８
２からなる。過電圧保護回路６８におけるチャネル幅は
４００μｍ程度、過電圧保護回路１０におけるチャネル
幅は１００μｍ程度である。寄生抵抗５４ｒ，５６ｒ
は、接地配線５４，５６の有する抵抗値である。寄生抵
抗６４ｒは、入力配線６４の有する抵抗値である。コン
タクトホール７４ｃ，６４ｃ，５４ｃ，１０ｄｃ，１０
ｇｃ，１０１ｓｃ，１０２ｓｃ，５４ｃｃ、電源配線７
４、接地パッド７０等については後述する。
【００２４】図２は、図１の半導体集積回路のチップ全
体を示す平面図である。以下、図１及び図２に基づき説
明する。ただし、図２において図１と同一部分は、同一
符合を付すことにより重複説明を省略する。
体を示す平面図である。以下、図１及び図２に基づき説
明する。ただし、図２において図１と同一部分は、同一
符合を付すことにより重複説明を省略する。
【００２５】チップ６９は中速ＳＲＡＭ（スタティク・
ランダム・アクセス・メモリ）である。チップ６９にお
いて、接地配線５４，５６，６６は、接地パッド７０の
近傍で互いに接続されている。したがって、寄生抵抗５
４ｒは、入力初段回路５０から接地パッド７０までの接
地配線５４の抵抗値である。接地配線５４は入力初段回
路用、接地配線５６は保護回路用、接地配線６６は内部
セル用である。また、図示しない電源配線は、電源パッ
ド７２に接続されている。
ランダム・アクセス・メモリ）である。チップ６９にお
いて、接地配線５４，５６，６６は、接地パッド７０の
近傍で互いに接続されている。したがって、寄生抵抗５
４ｒは、入力初段回路５０から接地パッド７０までの接
地配線５４の抵抗値である。接地配線５４は入力初段回
路用、接地配線５６は保護回路用、接地配線６６は内部
セル用である。また、図示しない電源配線は、電源パッ
ド７２に接続されている。
【００２６】図３は、図１の半導体集積回路における配
線及び拡散層の一部を示す平面図である。以下、図１乃
至図３に基づき説明する。ただし、図３において図１及
び図２と同一部分は、同一符合を付すことにより重複説
明を省略する。
線及び拡散層の一部を示す平面図である。以下、図１乃
至図３に基づき説明する。ただし、図３において図１及
び図２と同一部分は、同一符合を付すことにより重複説
明を省略する。
【００２７】ｐＭＯＳトランジスタ６０のソース電極６
０ｓ及びドレイン電極６０ｄには、ソース領域及びドレ
イン領域としてのｐ+ 層６０ｐが形成されている。ｐＭ
ＯＳトランジスタ６０の周囲には、ガードリングとして
のｎ+ 層６０ｎが形成されている。ｎＭＯＳトランジス
タ５２のソース電極５２ｓ及びドレイン電極５２ｄに
は、ソース領域及びドレイン領域としてのｎ+ 層５２ｎ
が形成されている。ｎＭＯＳトランジスタ５２の周囲に
は、ガードリングとしてのｐ+ 層５２ｐが形成されてい
る。放電素子１０１，１０２のソース電極１０１ｓ，１
０２ｓ及びドレイン電極１０１ｄ，１０２ｄには、ソー
ス領域及びドレイン領域としてのｎ+ 層１０１ｎ，１０
２ｎが形成されている。放電素子１０１，１０２の周囲
には、ガードリングとしてのｐ+ 層１０ｐが形成されて
いる。
０ｓ及びドレイン電極６０ｄには、ソース領域及びドレ
イン領域としてのｐ+ 層６０ｐが形成されている。ｐＭ
ＯＳトランジスタ６０の周囲には、ガードリングとして
のｎ+ 層６０ｎが形成されている。ｎＭＯＳトランジス
タ５２のソース電極５２ｓ及びドレイン電極５２ｄに
は、ソース領域及びドレイン領域としてのｎ+ 層５２ｎ
が形成されている。ｎＭＯＳトランジスタ５２の周囲に
は、ガードリングとしてのｐ+ 層５２ｐが形成されてい
る。放電素子１０１，１０２のソース電極１０１ｓ，１
０２ｓ及びドレイン電極１０１ｄ，１０２ｄには、ソー
ス領域及びドレイン領域としてのｎ+ 層１０１ｎ，１０
２ｎが形成されている。放電素子１０１，１０２の周囲
には、ガードリングとしてのｐ+ 層１０ｐが形成されて
いる。
【００２８】電源配線７４とソース電極６０ｓとは、コ
ンタクトホール７４ｃによって接続されている。ドレイ
ン電極６０ｄとドレイン電極５２ｄとは、互いに接続さ
れている。接地配線５４とソース電極５２ｓとは、コン
タクトホール５４ｃによって接続されている。入力配線
６４とゲート電極５２ｇ，６０ｇとは、コンタクトホー
ル６４ｃによって接続されている。入力配線６４とドレ
イン電極１０１ｄ，１０２ｄとは、互いに接続されてい
る。接地配線５４とソース電極１０１ｓ，１０２ｓと
は、コンタクトホール５４ｃｃによって接続されてい
る。ソース電極１０１ｓとゲート電極１０１ｇとは、コ
ンタクトホール１０ｇｃによって接続されている。コン
タクトホール６０ｓｃ，６０ｄｃ，５２ｓｃ，５２ｄ
ｃ，１０１ｓｃ，１０２ｓｃ，１０ｄｃは、各電極と各
半導体層とを接続するものである。入力配線６４、ソー
ス電極６０ｓ，５２ｓ，１０１ｓ，１０２ｓ、ドレイン
電極６０ｄ，５２ｄ，１０１ｄ，１０２ｄ等は、アルミ
ニウムからなる同じ電極層をパターニングして形成され
ている。接地配線５４，５６、電源配線７４等は、アル
ミニウムからなる同じ配線層をパターニングして形成さ
れている。この電極層の上に図示しない絶縁膜を介して
配線層が積層されている。この絶縁膜に穿設されている
のが、コンタクトホール７４ｃ，５４ｃ，５４ｃｃであ
る。
ンタクトホール７４ｃによって接続されている。ドレイ
ン電極６０ｄとドレイン電極５２ｄとは、互いに接続さ
れている。接地配線５４とソース電極５２ｓとは、コン
タクトホール５４ｃによって接続されている。入力配線
６４とゲート電極５２ｇ，６０ｇとは、コンタクトホー
ル６４ｃによって接続されている。入力配線６４とドレ
イン電極１０１ｄ，１０２ｄとは、互いに接続されてい
る。接地配線５４とソース電極１０１ｓ，１０２ｓと
は、コンタクトホール５４ｃｃによって接続されてい
る。ソース電極１０１ｓとゲート電極１０１ｇとは、コ
ンタクトホール１０ｇｃによって接続されている。コン
タクトホール６０ｓｃ，６０ｄｃ，５２ｓｃ，５２ｄ
ｃ，１０１ｓｃ，１０２ｓｃ，１０ｄｃは、各電極と各
半導体層とを接続するものである。入力配線６４、ソー
ス電極６０ｓ，５２ｓ，１０１ｓ，１０２ｓ、ドレイン
電極６０ｄ，５２ｄ，１０１ｄ，１０２ｄ等は、アルミ
ニウムからなる同じ電極層をパターニングして形成され
ている。接地配線５４，５６、電源配線７４等は、アル
ミニウムからなる同じ配線層をパターニングして形成さ
れている。この電極層の上に図示しない絶縁膜を介して
配線層が積層されている。この絶縁膜に穿設されている
のが、コンタクトホール７４ｃ，５４ｃ，５４ｃｃであ
る。
【００２９】図４は放電素子１０１，１０２の電圧−電
流特性を示すグラフであり、図４〔１〕は放電素子１０
１、図４〔２〕は放電素子１０２である。以下、図１乃
至図４に基づき、過電圧保護回路１０の動作を説明す
る。
流特性を示すグラフであり、図４〔１〕は放電素子１０
１、図４〔２〕は放電素子１０２である。以下、図１乃
至図４に基づき、過電圧保護回路１０の動作を説明す
る。
【００３０】過電圧保護回路１０は、ドレイン電極１０
１ｄ，１０２ｄからなる第一電極及びソース電極１０１
ｓ，１０２ｓからなる第二電極を有する二端子素子構造
である。放電素子１０１は、ゲート電極１０１ｇとソー
ス電極１０１ｓとが接続されたｎＭＯＳトランジスタ構
造を有しており、ソース電極１０１ｓとドレイン電極１
０１ｄとの間にｎｐｎの半導体層が形成されている。放
電素子１０２は、ゲート電極のないｎＭＯＳトランジス
タ構造を有しており、ソース電極１０２ｓとドレイン電
極１０２ｄとの間にｎｐｎの半導体層が形成されてい
る。図４においてドレイン電極の電圧がソース電極より
も高い場合を順方向とすると、放電素子１０１は、順方
向電圧に対してはダイアックとして動作し、逆方向電圧
に対しては負荷トランジスタとして動作する。放電素子
１０１は、順方向電圧及び逆方向電圧に対してダイアッ
クとして動作する。
１ｄ，１０２ｄからなる第一電極及びソース電極１０１
ｓ，１０２ｓからなる第二電極を有する二端子素子構造
である。放電素子１０１は、ゲート電極１０１ｇとソー
ス電極１０１ｓとが接続されたｎＭＯＳトランジスタ構
造を有しており、ソース電極１０１ｓとドレイン電極１
０１ｄとの間にｎｐｎの半導体層が形成されている。放
電素子１０２は、ゲート電極のないｎＭＯＳトランジス
タ構造を有しており、ソース電極１０２ｓとドレイン電
極１０２ｄとの間にｎｐｎの半導体層が形成されてい
る。図４においてドレイン電極の電圧がソース電極より
も高い場合を順方向とすると、放電素子１０１は、順方
向電圧に対してはダイアックとして動作し、逆方向電圧
に対しては負荷トランジスタとして動作する。放電素子
１０１は、順方向電圧及び逆方向電圧に対してダイアッ
クとして動作する。
【００３１】ここで、静電気によってチップ６９が帯電
した状態で、入力パッド６２に接続されているピン（図
示せず）が導電体と接触したとする。すると、放電素子
１０１，１０２が導通することにより、接地配線５４→
過電圧保護回路１０→入力パッド６２、という経路を通
って静電気が放電される。このとき、ｎＭＯＳトランジ
スタ５２のソース電極５２ｓ−ゲート電極５２ｇ間に、
過電圧が発生する。この過電圧からｎＭＯＳトランジス
タ５２を保護するために、過電圧保護回路１０が動作す
る。すなわち、放電素子１０１，１０２が瞬時に導通す
ることにより、ソース電極５２ｓ−ゲート電極５２ｇ間
の過電圧を吸収する。正確に言えば、図４〔１〕，
〔２〕における第三象限の特性となるので、放電素子１
０１が先に導通し、続いて放電素子１０２が導通する。
このようにして、ｎＭＯＳトランジスタ５２のゲート電
極酸化膜のＣＤＭによる破壊を防いでいる。
した状態で、入力パッド６２に接続されているピン（図
示せず）が導電体と接触したとする。すると、放電素子
１０１，１０２が導通することにより、接地配線５４→
過電圧保護回路１０→入力パッド６２、という経路を通
って静電気が放電される。このとき、ｎＭＯＳトランジ
スタ５２のソース電極５２ｓ−ゲート電極５２ｇ間に、
過電圧が発生する。この過電圧からｎＭＯＳトランジス
タ５２を保護するために、過電圧保護回路１０が動作す
る。すなわち、放電素子１０１，１０２が瞬時に導通す
ることにより、ソース電極５２ｓ−ゲート電極５２ｇ間
の過電圧を吸収する。正確に言えば、図４〔１〕，
〔２〕における第三象限の特性となるので、放電素子１
０１が先に導通し、続いて放電素子１０２が導通する。
このようにして、ｎＭＯＳトランジスタ５２のゲート電
極酸化膜のＣＤＭによる破壊を防いでいる。
【００３２】過電圧保護回路１０は、ソース電極５２ｓ
が接続された接地配線５４と、ゲート電極５２ｇとの間
に接続されている。そのため、ソース電極５２ｓと過電
圧保護回路１０との間は、ほぼ短絡状態となる。したが
って、過電圧保護回路１０は、ｎＭＯＳトランジスタ５
２のソース電極５２ｓ−ゲート電極５２ｇ間電圧によっ
て動作する。
が接続された接地配線５４と、ゲート電極５２ｇとの間
に接続されている。そのため、ソース電極５２ｓと過電
圧保護回路１０との間は、ほぼ短絡状態となる。したが
って、過電圧保護回路１０は、ｎＭＯＳトランジスタ５
２のソース電極５２ｓ−ゲート電極５２ｇ間電圧によっ
て動作する。
【００３３】
【発明の効果】本発明に係る半導体集積回路によれば、
入力初段回路のトランジスタが接続された入力配線と当
該トランジスタが接続された接地配線との間に、内部帯
電による静電気を逃がす過電圧保護回路を接続したこと
により、トランジスタと過電圧保護回路との間の配線抵
抗を大幅に低減できる。したがって、トランジスタと過
電圧保護回路との過電圧発生時の印加電圧値が同じにな
るので、過電圧保護回路が適切に動作し、これによりト
ランジスタを保護できるので信頼性を向上できる。例え
ば、従来技術では耐電圧が４００Ｖであったのに対し
て、本発明では耐電圧を約２０００Ｖまで改善できる。
また、過電圧保護回路は、電源配線、接地配線又は信号
配線の下部に形成できるため、半導体集積回路のチップ
サイズへの影響はない。
入力初段回路のトランジスタが接続された入力配線と当
該トランジスタが接続された接地配線との間に、内部帯
電による静電気を逃がす過電圧保護回路を接続したこと
により、トランジスタと過電圧保護回路との間の配線抵
抗を大幅に低減できる。したがって、トランジスタと過
電圧保護回路との過電圧発生時の印加電圧値が同じにな
るので、過電圧保護回路が適切に動作し、これによりト
ランジスタを保護できるので信頼性を向上できる。例え
ば、従来技術では耐電圧が４００Ｖであったのに対し
て、本発明では耐電圧を約２０００Ｖまで改善できる。
また、過電圧保護回路は、電源配線、接地配線又は信号
配線の下部に形成できるため、半導体集積回路のチップ
サイズへの影響はない。
【００３４】請求項４記載の半導体集積回路によれば、
入力初段回路の電界効果トランジスタのゲート電極が接
続された入力配線と当該電界効果トランジスタのソース
電極が接続された接地配線との間に、過電圧保護回路を
接続したことにより、電界効果トランジスタのソース電
極と過電圧保護回路との間の配線抵抗を大幅に低減でき
る。
入力初段回路の電界効果トランジスタのゲート電極が接
続された入力配線と当該電界効果トランジスタのソース
電極が接続された接地配線との間に、過電圧保護回路を
接続したことにより、電界効果トランジスタのソース電
極と過電圧保護回路との間の配線抵抗を大幅に低減でき
る。
【００３５】請求項５記載の半導体集積回路によれば、
過電圧保護回路が第一電極及び第二電極を有し、第一電
極が入力配線に接続され、第二電極が電極層をパターニ
ングすることによって形成され、第一及び第二の接地配
線が同じ配線層をパターニングすることによって形成さ
れ、電極層の上に絶縁層を介して配線層が積層された半
導体集積回路において、第二電極を第二の接地配線に接
続することにより、電界効果トランジスタのソース電極
が接続された接地配線と過電圧保護回路とを接続するこ
とができる。したがって、絶縁層にコンタクトホールを
穿設するためのマスクと、電極層をパターニングするた
めのマスクとを変更するだけという、簡単なプロセスの
変更を従来技術に施すことによって、本発明の半導体集
積回路を製造することができる。
過電圧保護回路が第一電極及び第二電極を有し、第一電
極が入力配線に接続され、第二電極が電極層をパターニ
ングすることによって形成され、第一及び第二の接地配
線が同じ配線層をパターニングすることによって形成さ
れ、電極層の上に絶縁層を介して配線層が積層された半
導体集積回路において、第二電極を第二の接地配線に接
続することにより、電界効果トランジスタのソース電極
が接続された接地配線と過電圧保護回路とを接続するこ
とができる。したがって、絶縁層にコンタクトホールを
穿設するためのマスクと、電極層をパターニングするた
めのマスクとを変更するだけという、簡単なプロセスの
変更を従来技術に施すことによって、本発明の半導体集
積回路を製造することができる。
【００３６】請求項６記載の半導体集積回路によれば、
過電圧保護回路が電界効果トランジスタ構造の放電素子
からなるので、入力初段回路の電界効果トランジスタと
同じ工程で過電圧保護回路を製造することができる。
過電圧保護回路が電界効果トランジスタ構造の放電素子
からなるので、入力初段回路の電界効果トランジスタと
同じ工程で過電圧保護回路を製造することができる。
【００３７】請求項７又は８記載の半導体集積回路によ
れば、ゲート電極とソース電極とが接続された電界効果
トランジスタ構造の第一の放電素子と、ゲート電極のな
い電界効果トランジスタ構造の第二の放電素子とから過
電圧保護回路を構成し、第一及び第二の放電素子のドレ
イン電極を電界効果トランジスタのゲート電極に接続
し、第一及び第二の放電素子のソース電極を電界効果ト
ランジスタのソース電極に接続したことにより、入力初
段回路の電界効果トランジスタと同じ工程で過電圧保護
回路を製造することができる。しかも、電界効果トラン
ジスタのゲート電極・ソース電極間に過電圧が発生した
場合に、第一の放電素子が動作し、続いて第二の放電素
子が動作するので、より確実に過電圧保護回路を動作さ
せることができる。したがって、上記効果と相まって信
頼性をより向上できる。
れば、ゲート電極とソース電極とが接続された電界効果
トランジスタ構造の第一の放電素子と、ゲート電極のな
い電界効果トランジスタ構造の第二の放電素子とから過
電圧保護回路を構成し、第一及び第二の放電素子のドレ
イン電極を電界効果トランジスタのゲート電極に接続
し、第一及び第二の放電素子のソース電極を電界効果ト
ランジスタのソース電極に接続したことにより、入力初
段回路の電界効果トランジスタと同じ工程で過電圧保護
回路を製造することができる。しかも、電界効果トラン
ジスタのゲート電極・ソース電極間に過電圧が発生した
場合に、第一の放電素子が動作し、続いて第二の放電素
子が動作するので、より確実に過電圧保護回路を動作さ
せることができる。したがって、上記効果と相まって信
頼性をより向上できる。
【図１】本発明に係る半導体集積回路の一実施形態を示
す等価回路図である。
す等価回路図である。
【図２】図１の半導体集積回路のチップ全体を示す平面
図である。
図である。
【図３】図１の半導体集積回路における配線及び拡散層
の一部を示す平面図である。
の一部を示す平面図である。
【図４】図１の半導体集積回路における放電素子の電圧
−電流特性を示すグラフであり、図４〔１〕は第一の放
電素子、図４〔２〕は第二の放電素子である。
−電流特性を示すグラフであり、図４〔１〕は第一の放
電素子、図４〔２〕は第二の放電素子である。
【図５】従来の半導体集積回路を示す等価回路図であ
る。
る。
【図６】図５の半導体集積回路のチップ全体を示す平面
図である。
図である。
【図７】図５の半導体集積回路における配線及び拡散層
の一部を示す平面図である。
の一部を示す平面図である。
１０ 過電圧保護回路 １０１ 第一の放電素子 １０１ｄ 第一の放電素子のドレイン電極 １０１ｇ 第一の放電素子のゲート電極 １０１ｓ 第一の放電素子のソース電極 １０２ 第二の放電素子 １０２ｄ 第二の放電素子のドレイン電極 １０２ｓ 第二の放電素子のソース電極 ５０ 入力初段回路 ５２ ｎＭＯＳトランジスタ ５２ｇ ｎＭＯＳトランジスタのゲート電極 ５２ｓ ｎＭＯＳトランジスタのソース電極 ５４ 接地配線
フロントページの続き (56)参考文献 特開 平２−241063（ＪＰ，Ａ) 特開 平５−291492（ＪＰ，Ａ) 特開 平10−84083（ＪＰ，Ａ) 特開 平２−23663（ＪＰ，Ａ) 特表 平５−505062（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822
Claims (11)
- 【請求項１】 入力配線に接続された入力初段回路のト
ランジスタが、複数の接地配線のうちのいずれか一つと
接続された構造を有する半導体集積回路において、 前記トランジスタが接続された前記接地配線と、前記入
力配線との間に、内部帯電による静電気を逃がす過電圧
保護回路が接続されたことを特徴とする半導体集積回
路。 - 【請求項２】 前記複数の接地配線には、保護回路用の
第一の接地配線と入力初段回路用の第二の接地配線とが
含まれ、 前記入力初段回路のトランジスタが前記第二の接地配線
に接続され、前記過電圧保護回路が前記第二の接地配線
と前記入力配線との間に接続された、 請求項１記載の半導体集積回路。 - 【請求項３】 前記トランジスタが電界効果トランジス
タである、請求項２記載の半導体集積回路。 - 【請求項４】 前記電界効果トランジスタのゲート電極
が前記入力配線に接続され、前記電界効果トランジスタ
のソース電極が前記第二の接地配線に接続され、前記過
電圧保護回路が前記第二の接地配線と前記入力配線との
間に接続された、 請求項３記載の半導体集積回路。 - 【請求項５】 前記過電圧保護回路が第一電極及び第二
電極を有する二端子素子構造であり、前記第一電極が前
記入力配線に接続され、前記第二電極が前記第二の接地
配線に接続されるとともに電極層をパターニングするこ
とによって形成され、前記第一及び第二の接地配線が同
じ配線層をパターニングすることによって形成され、前
記電極層の上に絶縁層を介して前記配線層が積層され
た、 請求項４記載の半導体集積回路。 - 【請求項６】 前記過電圧保護回路が電界効果トランジ
スタ構造の放電素子からなる、 請求項３，４又は５記載の半導体集積回路。 - 【請求項７】 前記過電圧保護回路は、ゲート電極とソ
ース電極とが接続された電界効果トランジスタ構造の第
一の放電素子と、ゲート電極のない電界効果トランジス
タ構造の第二の放電素子とからなり、 前記第一及び第二の放電素子は、それぞれのドレイン電
極が前記入力配線に接続され、それぞれのソース電極が
前記第二の接地配線に接続された、 請求項４記載の半導体集積回路。 - 【請求項８】 前記過電圧保護回路は、ゲート電極とソ
ース電極とが接続された電界効果トランジスタ構造の第
一の放電素子と、ゲート電極のない電界効果トランジス
タ構造の第二の放電素子とからなり、 前記第一及び第二の放電素子は、それぞれのドレイン電
極が前記第一電極であり、それぞれのソース電極が前記
第二電極である、 請求項５記載の半導体集積回路。 - 【請求項９】 前記電界効果トランジスタがｎＭＯＳト
ランジスタである、請求項３，４，５，６，７又は８記
載の半導体集積回路。 - 【請求項１０】 前記過電圧保護回路がｎＭＯＳトラン
ジスタ構造の放電素子からなる、 請求項９記載の半導体集積回路。 - 【請求項１１】 保護回路用の第一の接地配線と入力初
段回路用の第二の接地配線とが平行に延設され、前記入
力初段回路を構成する電界効果トランジスタのソース電
極が前記第二の接地配線に接続され、前記電界効果トラ
ンジスタのゲート電極−ソース電極間に発生する過電圧
を吸収する二端子素子構造の過電圧保護回路が前記電界
効果トランジスタの近傍に設けられた半導体集積回路で
あって、 前記過電圧保護回路の一方の端子が最短距離で前記第二
の接地配線に接続されたことを特徴とする半導体集積回
路。
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|---|---|---|---|---|
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|---|---|---|---|---|
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| JP3680036B2 (ja) * | 2002-04-05 | 2005-08-10 | 株式会社東芝 | 半導体回路、及び、フォトカップラー |
| JP3680040B2 (ja) * | 2002-04-22 | 2005-08-10 | 三菱電機株式会社 | ヒートパイプ |
| US7193251B1 (en) * | 2003-01-09 | 2007-03-20 | National Semiconductor Corporation | ESD protection cluster and method of providing multi-port ESD protection |
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|---|---|---|---|---|
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| EP0472654B1 (en) | 1989-05-17 | 1997-10-08 | Sarnoff Corporation | Low voltage triggered snap-back device |
| JPH0430570A (ja) | 1990-05-28 | 1992-02-03 | Sanyo Electric Co Ltd | 半導体集積回路 |
| US5237395A (en) * | 1991-05-28 | 1993-08-17 | Western Digital Corporation | Power rail ESD protection circuit |
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| US5182220A (en) * | 1992-04-02 | 1993-01-26 | United Microelectronics Corporation | CMOS on-chip ESD protection circuit and semiconductor structure |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007151064A (ja) * | 2005-11-25 | 2007-06-14 | Renei Kagi Kofun Yugenkoshi | 静電気放電（ｅｓｄ）保護回路を具えた差動入力／出力装置 |
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