JP3019760B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
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- H01—ELECTRIC ELEMENTS
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- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に静電破壊耐圧を向上した半導体集積回路装
置に関するものである。
に関し、特に静電破壊耐圧を向上した半導体集積回路装
置に関するものである。
【０００２】
【従来の技術】半導体集積回路装置（以下、ＬＳＩと称
する）では、素子の微細化に伴う静電破壊耐圧が問題と
されており、種々の保護対策がとられている。一般的に
は、入出力端子と内部回路とを結ぶ入出力回路に過電圧
を基板に逃がすためのダイオードを並列に接続した構成
がとられている。また、入出力回路に電流制限用の抵抗
を直列に接続した構成も提案されている。しかしなが
ら、このように入出力回路にダイオードや抵抗からなる
静電破壊保護回路を介挿することは、この回路が入出力
信号に影響を与えることがあり、好ましいものではな
い。この点で、入出力回路の外部に静電破壊保護回路を
接続する構成が考えられる。
する）では、素子の微細化に伴う静電破壊耐圧が問題と
されており、種々の保護対策がとられている。一般的に
は、入出力端子と内部回路とを結ぶ入出力回路に過電圧
を基板に逃がすためのダイオードを並列に接続した構成
がとられている。また、入出力回路に電流制限用の抵抗
を直列に接続した構成も提案されている。しかしなが
ら、このように入出力回路にダイオードや抵抗からなる
静電破壊保護回路を介挿することは、この回路が入出力
信号に影響を与えることがあり、好ましいものではな
い。この点で、入出力回路の外部に静電破壊保護回路を
接続する構成が考えられる。
【０００３】図４ないし図６は、このような入出力回路
の外部に接続した静電破壊保護回路の例であり、図４は
平面図、図５は図４の回路図、図６は図４のＡ−Ａ線断
面図である。これらの図において、ＬＳＩチップを構成
するＰ型半導体基板４００に形成されている内部回路４
２０に対して入力端子４０２とＧＮＤ端子４０３が接続
されており、これら入力端子４０２とＧＮＤ端子４０３
のそれぞれに、共通配線４０１に接続された静電破壊保
護回路が接続されている。すなわち、入力端子４０２に
はＰ型半導体基板４００のＮ型拡散層からなるコレクタ
４１２とエミッタ４１３を有するＮＰＮバイポーラトラ
ンジスタ構造の第１の保護素子４０５が接続され、これ
を介して共通配線４０１に接続される。同様にＧＮＤ端
子４０３にはコレクタ４１５とエミッタ４１４を有する
第２の保護素子４０６が接続され、これを介して共通配
線４０１に接続される。なお、前記ＧＮＤ端子４０３に
接続されるＧＮＤ配線４０４には、前記内部回路４２０
を構成するＮＭＯＳＦＥＴのうち、第１の保護素子４０
５の近傍に配置される１つのＮＭＯＳＦＥＴ４１１がレ
イアウトされた状態を示している。
の外部に接続した静電破壊保護回路の例であり、図４は
平面図、図５は図４の回路図、図６は図４のＡ−Ａ線断
面図である。これらの図において、ＬＳＩチップを構成
するＰ型半導体基板４００に形成されている内部回路４
２０に対して入力端子４０２とＧＮＤ端子４０３が接続
されており、これら入力端子４０２とＧＮＤ端子４０３
のそれぞれに、共通配線４０１に接続された静電破壊保
護回路が接続されている。すなわち、入力端子４０２に
はＰ型半導体基板４００のＮ型拡散層からなるコレクタ
４１２とエミッタ４１３を有するＮＰＮバイポーラトラ
ンジスタ構造の第１の保護素子４０５が接続され、これ
を介して共通配線４０１に接続される。同様にＧＮＤ端
子４０３にはコレクタ４１５とエミッタ４１４を有する
第２の保護素子４０６が接続され、これを介して共通配
線４０１に接続される。なお、前記ＧＮＤ端子４０３に
接続されるＧＮＤ配線４０４には、前記内部回路４２０
を構成するＮＭＯＳＦＥＴのうち、第１の保護素子４０
５の近傍に配置される１つのＮＭＯＳＦＥＴ４１１がレ
イアウトされた状態を示している。
【０００４】このような静電破壊保護回路では、ＧＮＤ
端子４０３を基準として、入力端子４０２に負の静電パ
ルスが加わった場合、その放電経路は図５の経路ａのよ
うになる。つまり、過電圧が端子間に加わることによっ
て第１の保護素子４０５、及び第２の保護素子４０６が
動作し低抵抗となり、図５のＧＮＤ端子４０３から第２
の保護素子４０６、共通配線４０１、第１の保護素子４
０５、入力端子４０２という経路を経て電荷が放電さ
れ、内部回路４２０を保護することになる。
端子４０３を基準として、入力端子４０２に負の静電パ
ルスが加わった場合、その放電経路は図５の経路ａのよ
うになる。つまり、過電圧が端子間に加わることによっ
て第１の保護素子４０５、及び第２の保護素子４０６が
動作し低抵抗となり、図５のＧＮＤ端子４０３から第２
の保護素子４０６、共通配線４０１、第１の保護素子４
０５、入力端子４０２という経路を経て電荷が放電さ
れ、内部回路４２０を保護することになる。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の保護回路では、保護素子が前記した動作を行
うことによって半導体基板内４００に注入された少数キ
ャリア、すなわち電子によって保護素子の近傍のトラン
ジスタが損傷を受けることがある。例えば、図６でこれ
を説明すると、ＧＮＤ端子４０３を基準にして入力端子
４０２に負の静電パルスが加わった場合には、ＮＰＮバ
イポーラトランジスタで構成される第１の保護素子４０
５が動作するが、バイポーラトランジスタの動作原理か
ら、入力端子４０２に接続されたＮ型拡散層４１２から
電子が基板４００に対して注入されることになる。その
一部が距離ｄだけ離れた保護すべき素子であるＮＭＯＳ
ＦＥＴ４１１に到達し、ＧＮＤ端子４０３に接続されて
いるソースＮ型拡散層４３１の接合の空乏層中に発生し
ている高電界のためにエネルギを得てホットエレクトロ
ンとなり、ＭＯＳＦＥＴのゲート酸化膜中に注入され、
特性変動を引き起こしたり、最悪の場合にはゲート酸化
膜が破壊される。
うな従来の保護回路では、保護素子が前記した動作を行
うことによって半導体基板内４００に注入された少数キ
ャリア、すなわち電子によって保護素子の近傍のトラン
ジスタが損傷を受けることがある。例えば、図６でこれ
を説明すると、ＧＮＤ端子４０３を基準にして入力端子
４０２に負の静電パルスが加わった場合には、ＮＰＮバ
イポーラトランジスタで構成される第１の保護素子４０
５が動作するが、バイポーラトランジスタの動作原理か
ら、入力端子４０２に接続されたＮ型拡散層４１２から
電子が基板４００に対して注入されることになる。その
一部が距離ｄだけ離れた保護すべき素子であるＮＭＯＳ
ＦＥＴ４１１に到達し、ＧＮＤ端子４０３に接続されて
いるソースＮ型拡散層４３１の接合の空乏層中に発生し
ている高電界のためにエネルギを得てホットエレクトロ
ンとなり、ＭＯＳＦＥＴのゲート酸化膜中に注入され、
特性変動を引き起こしたり、最悪の場合にはゲート酸化
膜が破壊される。
【０００６】このＮ型拡散層４１２から半導体基板に注
入された電子は、半導体基板４００中の正孔との再結合
によって距離とともに指数関数的に減少する。つまり、
注入された箇所からｄμｍの電子の濃度ｎは、概ねｅｘ
ｐ（−ｄ／Ｌ）に比例する。ここでＬは電子のＰ型半導
体基板中の拡散長であり、製造条件によって大きく変わ
るが、１００〜５００μｍの程度である。このため、従
来はｄを１００μｍ以上と大きくとることによって耐量
を向上させているが、これでは保護素子の近傍には内部
回路のトランジスタを配置できないデッドスペースが存
在することになる。このような状況は各端子の保護素子
について同様であり、各端子毎に存在するデッドスペー
スはチップの縮小を阻む原因の一つとなっていた。
入された電子は、半導体基板４００中の正孔との再結合
によって距離とともに指数関数的に減少する。つまり、
注入された箇所からｄμｍの電子の濃度ｎは、概ねｅｘ
ｐ（−ｄ／Ｌ）に比例する。ここでＬは電子のＰ型半導
体基板中の拡散長であり、製造条件によって大きく変わ
るが、１００〜５００μｍの程度である。このため、従
来はｄを１００μｍ以上と大きくとることによって耐量
を向上させているが、これでは保護素子の近傍には内部
回路のトランジスタを配置できないデッドスペースが存
在することになる。このような状況は各端子の保護素子
について同様であり、各端子毎に存在するデッドスペー
スはチップの縮小を阻む原因の一つとなっていた。
【０００７】本発明の目的は、このようなデッドスペー
スを削減し、静電破壊耐圧を低下することなく保護素子
と、保護される素子とを近接配置し、ＬＳＩチップの縮
小を実現することを可能にしたＬＳＩを提供することに
ある。
スを削減し、静電破壊耐圧を低下することなく保護素子
と、保護される素子とを近接配置し、ＬＳＩチップの縮
小を実現することを可能にしたＬＳＩを提供することに
ある。
【０００８】
【課題を解決するための手段】本発明は、半導体基板上
に設けられた内部回路に接続される少なくとも１つ以上
の接地または電源端子と入出力端子を有し、これら接地
または電源端子と入出力端子がそれぞれ保護素子を介し
て共通配線に接続されているＬＳＩにおいて、接地また
は電源端子と保護素子との間、あるいは入出力端子と保
護素子との間に抵抗素子が接続されていることを特徴と
する。ここで、接地または電源端子と入出力端子とを結
ぶ配線経路の抵抗値が１５Ω以下となるように抵抗素子
の抵抗値を設定することが好ましい。
に設けられた内部回路に接続される少なくとも１つ以上
の接地または電源端子と入出力端子を有し、これら接地
または電源端子と入出力端子がそれぞれ保護素子を介し
て共通配線に接続されているＬＳＩにおいて、接地また
は電源端子と保護素子との間、あるいは入出力端子と保
護素子との間に抵抗素子が接続されていることを特徴と
する。ここで、接地または電源端子と入出力端子とを結
ぶ配線経路の抵抗値が１５Ω以下となるように抵抗素子
の抵抗値を設定することが好ましい。
【０００９】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。図１は本発明の第１の実施形
態のレイアウト図である。Ｐ型半導体基板１００上に図
外の内部回路が形成され、この内部回路の一つの素子と
してＮ型拡散層とゲート電極を有するＮＭＯＳＦＥＴ１
１１が図示されている。また、内部回路には入力端子１
０２とＧＮＤ端子１０３がそれぞれ接続されており、Ｇ
ＮＤ端子１０３に接続されるＧＮＤ配線１０４には前記
ＮＭＯＳＦＥＴ１１１のＮ型拡散層の一方が接続されて
いる。そして、前記入力端子１０２は抵抗１１０を介し
て第１の保護素子１０５に接続され、ＧＮＤ端子１０３
は第２保護素子１１５に直接接続され、各々第１及び第
２の保護素子１０５，１０６を介して共通配線１０１に
接続されている。
図面を参照して説明する。図１は本発明の第１の実施形
態のレイアウト図である。Ｐ型半導体基板１００上に図
外の内部回路が形成され、この内部回路の一つの素子と
してＮ型拡散層とゲート電極を有するＮＭＯＳＦＥＴ１
１１が図示されている。また、内部回路には入力端子１
０２とＧＮＤ端子１０３がそれぞれ接続されており、Ｇ
ＮＤ端子１０３に接続されるＧＮＤ配線１０４には前記
ＮＭＯＳＦＥＴ１１１のＮ型拡散層の一方が接続されて
いる。そして、前記入力端子１０２は抵抗１１０を介し
て第１の保護素子１０５に接続され、ＧＮＤ端子１０３
は第２保護素子１１５に直接接続され、各々第１及び第
２の保護素子１０５，１０６を介して共通配線１０１に
接続されている。
【００１０】前記第１及び第２の保護素子１０５，１０
６はそれぞれＮ型のコレクタ拡散層１１２，１１５とエ
ミッタ拡散層１１３，１１４とで構成されるＮＰＮバイ
ポーラトランジスタとして構成されており、第１の保護
素子１０５においては、コレクタ拡散層１１２が前記抵
抗１１０を介して入力端子１０２に接続され、エミッタ
拡散層１１３は共通配線１０１に接続される。また、第
２の保護素子１０６においては、コレクタ拡散層１１５
が直接前記ＧＮＤ端子１０３に接続され、エミッタ拡散
層１１４が共通配線１０１に接続されている。なお、前
記抵抗１１０はタングステンシリサイド配線層で形成し
た５Ωの抵抗であり、前記共通配線１０１とは別体の抵
抗素子として構成されている。なお、以降の説明ではこ
の種の抵抗素子を単に抵抗と称している。
６はそれぞれＮ型のコレクタ拡散層１１２，１１５とエ
ミッタ拡散層１１３，１１４とで構成されるＮＰＮバイ
ポーラトランジスタとして構成されており、第１の保護
素子１０５においては、コレクタ拡散層１１２が前記抵
抗１１０を介して入力端子１０２に接続され、エミッタ
拡散層１１３は共通配線１０１に接続される。また、第
２の保護素子１０６においては、コレクタ拡散層１１５
が直接前記ＧＮＤ端子１０３に接続され、エミッタ拡散
層１１４が共通配線１０１に接続されている。なお、前
記抵抗１１０はタングステンシリサイド配線層で形成し
た５Ωの抵抗であり、前記共通配線１０１とは別体の抵
抗素子として構成されている。なお、以降の説明ではこ
の種の抵抗素子を単に抵抗と称している。
【００１１】この構成によれば、今、ＧＮＤ端子１０３
を基準にして、入力端子１０２に負の静電パルスが加わ
り第１及び第２の保護素子１０５，１０６が動作した場
合、放電電流はＧＮＤ端子１０３、第２の保護素子１０
６、共通配線１０１、第１の保護素子１０５、抵抗１１
０、入力端子１０２の経路で流れ、内部回路を保護す
る。ここで、各保護素子１０５，１０６の導通状態での
抵抗値が２Ωであり、第１及び第２の両保護素子間の共
通配線１０１の寄生抵抗値ｒが１Ωで、他の配線抵抗が
無視できる場合、入力端子１０２からＧＮＤ端子１０３
までの放電経路の抵抗は値１０Ωとなる。したがって、
抵抗１１０がない場合は５Ωである。
を基準にして、入力端子１０２に負の静電パルスが加わ
り第１及び第２の保護素子１０５，１０６が動作した場
合、放電電流はＧＮＤ端子１０３、第２の保護素子１０
６、共通配線１０１、第１の保護素子１０５、抵抗１１
０、入力端子１０２の経路で流れ、内部回路を保護す
る。ここで、各保護素子１０５，１０６の導通状態での
抵抗値が２Ωであり、第１及び第２の両保護素子間の共
通配線１０１の寄生抵抗値ｒが１Ωで、他の配線抵抗が
無視できる場合、入力端子１０２からＧＮＤ端子１０３
までの放電経路の抵抗は値１０Ωとなる。したがって、
抵抗１１０がない場合は５Ωである。
【００１２】放電電流のピーク値は放電経路の抵抗値に
反比例するため、抵抗１１０がある場合はない場合に比
べ電流が１／２に制限されることになる。したがって、
このとき第１の保護素子１０５のＮ型拡散層１１２から
基板に注入される電子の量もほぼ半分になる。抵抗１１
０がない場合の第１の保護素子１０５から距離ｄだけ離
れた場所の電子の濃度が、抵抗１１０がある場合の距離
ｄ’での電子の濃度に等しくなる条件は、 α・ｅｘｐ（−ｄ／Ｌ）＝（１／２）α・ｅｘｐ（−
ｄ’／Ｌ） であるから、ｄ＝１００μｍ，Ｌ＝１００μｍの場合、
ｄ’として約３０μｍという値が得られる。つまり、抵
抗１１０がない場合ｄ＝１００μｍで破壊が起きなけれ
ば、抵抗１１０がある場合はｄ’＝３０μｍにしても破
壊が起きないということである。
反比例するため、抵抗１１０がある場合はない場合に比
べ電流が１／２に制限されることになる。したがって、
このとき第１の保護素子１０５のＮ型拡散層１１２から
基板に注入される電子の量もほぼ半分になる。抵抗１１
０がない場合の第１の保護素子１０５から距離ｄだけ離
れた場所の電子の濃度が、抵抗１１０がある場合の距離
ｄ’での電子の濃度に等しくなる条件は、 α・ｅｘｐ（−ｄ／Ｌ）＝（１／２）α・ｅｘｐ（−
ｄ’／Ｌ） であるから、ｄ＝１００μｍ，Ｌ＝１００μｍの場合、
ｄ’として約３０μｍという値が得られる。つまり、抵
抗１１０がない場合ｄ＝１００μｍで破壊が起きなけれ
ば、抵抗１１０がある場合はｄ’＝３０μｍにしても破
壊が起きないということである。
【００１３】さらに、抵抗値を増加させ１０Ωにした場
合、抵抗１１０をつけない場合に対し、放電電流は１／
３になるが、この時同様に α・ｅｘｐ（−ｄ／Ｌ）＝（１／３）α・ｅｘｐ（−
ｄ’／Ｌ） ｄ＝１００μｍ，Ｌ＝１００μｍ を満たすｄ’は負の値となる。つまり、抵抗１１０がな
い場合ｄ＝１００μｍで破壊が起きなければ、抵抗１１
０として１０Ω付加した場合距離ｄ’をゼロにしても破
壊が起きないことになる。
合、抵抗１１０をつけない場合に対し、放電電流は１／
３になるが、この時同様に α・ｅｘｐ（−ｄ／Ｌ）＝（１／３）α・ｅｘｐ（−
ｄ’／Ｌ） ｄ＝１００μｍ，Ｌ＝１００μｍ を満たすｄ’は負の値となる。つまり、抵抗１１０がな
い場合ｄ＝１００μｍで破壊が起きなければ、抵抗１１
０として１０Ω付加した場合距離ｄ’をゼロにしても破
壊が起きないことになる。
【００１４】実際は抵抗１１０の値は大き過ぎると静電
放電時に端子間の電圧が上昇し、内部回路の保護正が悪
化するため、本実施形態のように放電経路の総抵抗値が
１５Ω以下になるように抵抗１１０の値を設定するのが
よい。この場合、放電電流のピーク値が１Ａであったと
すると、端子間の最大の電圧は１５Ｖであり、１０ｎｍ
の酸化シリコン膜の絶縁耐圧よりも低いため、内部回路
の保護性は良好のまま保たれる。
放電時に端子間の電圧が上昇し、内部回路の保護正が悪
化するため、本実施形態のように放電経路の総抵抗値が
１５Ω以下になるように抵抗１１０の値を設定するのが
よい。この場合、放電電流のピーク値が１Ａであったと
すると、端子間の最大の電圧は１５Ｖであり、１０ｎｍ
の酸化シリコン膜の絶縁耐圧よりも低いため、内部回路
の保護性は良好のまま保たれる。
【００１５】したがって、この実施形態では、静電破壊
耐量の低下を防止するために第１の保護素子１０５と内
部回路の素子１１１との間に必要以上のスペースを確保
する必要がなく、従来のようにこのスペースがデッドス
ペースとなってＬＳＩの高集積化の障害になるようなこ
とはなく、この削減されたスペース分だけＬＳＩの高集
積化、或いはチップの縮小化が可能となる。
耐量の低下を防止するために第１の保護素子１０５と内
部回路の素子１１１との間に必要以上のスペースを確保
する必要がなく、従来のようにこのスペースがデッドス
ペースとなってＬＳＩの高集積化の障害になるようなこ
とはなく、この削減されたスペース分だけＬＳＩの高集
積化、或いはチップの縮小化が可能となる。
【００１６】図２は本発明の第２の実施形態を示してお
り、図１と等価な部分には下２桁が同じ符号を付してあ
る。この実施形態では、抵抗２１０はＧＮＤ端子２０３
と第２の保護素子２０６のコレクタ拡散層２１５の間に
形成している。その代わりに、入力端子２０２と第１の
保護素子２０５との間には抵抗を介挿していない。この
ように、抵抗２１０をＧＮＤ端子２０３側に接続した場
合でも、第１の実施形態で述べたのと同様に放電電流を
制限し、第１の保護素子２０５と内部回路のＮＭＯＳＦ
ＥＴ２１１との距離を縮小することが可能である。
り、図１と等価な部分には下２桁が同じ符号を付してあ
る。この実施形態では、抵抗２１０はＧＮＤ端子２０３
と第２の保護素子２０６のコレクタ拡散層２１５の間に
形成している。その代わりに、入力端子２０２と第１の
保護素子２０５との間には抵抗を介挿していない。この
ように、抵抗２１０をＧＮＤ端子２０３側に接続した場
合でも、第１の実施形態で述べたのと同様に放電電流を
制限し、第１の保護素子２０５と内部回路のＮＭＯＳＦ
ＥＴ２１１との距離を縮小することが可能である。
【００１７】図３は本発明の第３の実施形態を示してい
る。この例では、チップ上に設けられた入力端子３０２
の両側に内部回路のＮＭＯＳＦＥＴ３１１，３２１がそ
れぞれ配置され、かつこれらのＮＭＯＳＦＥＴ３１１，
３２１の各ソースがそれぞれ独立に設けられた第１及び
第２のＧＮＤ端子３０３，３２３にＧＮＤ配線３０４，
３２７を介して接続された例を示している。入力端子３
０２は抵抗３１０を介して第１の保護素子３０５のコレ
クタ拡散層３１２に接続され、さらにこのエミッタ拡散
層３１３は共通配線３０１に接続されている。また、各
ＧＮＤ端子３０３，３２３には第２の保護素子３０６、
第３の保護素子３２６の各コレクタ拡散層３１５，３２
５が直接に接続され、各保護素子３０６，３２６のエミ
ッタ拡散層３１４，３２４はそれぞれ共通配線３０１に
接続されている。
る。この例では、チップ上に設けられた入力端子３０２
の両側に内部回路のＮＭＯＳＦＥＴ３１１，３２１がそ
れぞれ配置され、かつこれらのＮＭＯＳＦＥＴ３１１，
３２１の各ソースがそれぞれ独立に設けられた第１及び
第２のＧＮＤ端子３０３，３２３にＧＮＤ配線３０４，
３２７を介して接続された例を示している。入力端子３
０２は抵抗３１０を介して第１の保護素子３０５のコレ
クタ拡散層３１２に接続され、さらにこのエミッタ拡散
層３１３は共通配線３０１に接続されている。また、各
ＧＮＤ端子３０３，３２３には第２の保護素子３０６、
第３の保護素子３２６の各コレクタ拡散層３１５，３２
５が直接に接続され、各保護素子３０６，３２６のエミ
ッタ拡散層３１４，３２４はそれぞれ共通配線３０１に
接続されている。
【００１８】この構成において、いま、仮に抵抗３１０
の値が０Ωであった場合で、各保護素子３０５，３０
６，３２６の導通抵抗が２Ω、第１の保護素子３０５か
ら第２の保護素子３０６までの共通配線３０１の寄生抵
抗値ｒ１が１Ω、第１の保護素子３０５から第３の保護
素子３２６までの共通配線３０１の寄生抵抗値ｒ２が６
Ωであった場合、第１のＧＮＤ端子３０３を基準にし
て、入力端子３０２に負の静電パルスが印加された際の
放電経路の抵抗値は５Ω、第２のＧＮＤ端子３２３を基
準にして入力端子３０２に負の静電パルスが印加さた際
の放電経路の抵抗値は１０Ωとなる。
の値が０Ωであった場合で、各保護素子３０５，３０
６，３２６の導通抵抗が２Ω、第１の保護素子３０５か
ら第２の保護素子３０６までの共通配線３０１の寄生抵
抗値ｒ１が１Ω、第１の保護素子３０５から第３の保護
素子３２６までの共通配線３０１の寄生抵抗値ｒ２が６
Ωであった場合、第１のＧＮＤ端子３０３を基準にし
て、入力端子３０２に負の静電パルスが印加された際の
放電経路の抵抗値は５Ω、第２のＧＮＤ端子３２３を基
準にして入力端子３０２に負の静電パルスが印加さた際
の放電経路の抵抗値は１０Ωとなる。
【００１９】第１のＧＮＤ端子３０３を基準にした場
合、破壊がおきない最小の距離ｄ１が５０μｍであった
とすると、前述と同様に α・ｅｘｐ（−ｄ１／Ｌ）＝（１／２）α・ｅｘｐ（−
ｄ２／Ｌ） ｄ１＝５０μｍ，Ｌ＝１００μｍを満たすｄ２は負にな
るためｄ２がゼロであっても破壊が起きないことにな
る。つまり、抵抗３１０がない場合には、基準端子を第
１のＧＮＤ端子３０３にするか、第２のＧＮＤ端子３２
３にするかによって共通配線３０１の寄生抵抗の存在に
よって静電破壊が生じないような第１の保護素子３０５
から内部回路の素子までの距離が異なってくるというこ
とである。これは逆に、保護素子から内部回路までの距
離を一定の基準で設計すると、基準端子の違いによって
静電耐圧が異なるという問題があるということである。
合、破壊がおきない最小の距離ｄ１が５０μｍであった
とすると、前述と同様に α・ｅｘｐ（−ｄ１／Ｌ）＝（１／２）α・ｅｘｐ（−
ｄ２／Ｌ） ｄ１＝５０μｍ，Ｌ＝１００μｍを満たすｄ２は負にな
るためｄ２がゼロであっても破壊が起きないことにな
る。つまり、抵抗３１０がない場合には、基準端子を第
１のＧＮＤ端子３０３にするか、第２のＧＮＤ端子３２
３にするかによって共通配線３０１の寄生抵抗の存在に
よって静電破壊が生じないような第１の保護素子３０５
から内部回路の素子までの距離が異なってくるというこ
とである。これは逆に、保護素子から内部回路までの距
離を一定の基準で設計すると、基準端子の違いによって
静電耐圧が異なるという問題があるということである。
【００２０】ところが、本発明による半導体装置におい
ては、抵抗３１０を０Ω以上の抵抗値、例えば５Ω等に
設定する。この時、放電経路の抵抗値は、基準端子を第
１のＧＮＤ端子３０３にした場合１０Ω、第２のＧＮＤ
端子３２３にした場合１５Ωとなり、 α・ｅｘｐ（−ｄ１／Ｌ）＝（１／２）α・ｅｘｐ（−ｄ１’／Ｌ） α・ｅｘｐ（−ｄ１／Ｌ）＝（１／３）α・ｅｘｐ（−ｄ２’／Ｌ） ｄ１＝５０μ，Ｌ＝１００μを満たすｄ１’，ｄ２’は
負の値となり、どちらの場合も破壊が起こらないことに
なる。結局、抵抗３１０を設けることによって、基準端
子の違いによる静電耐圧の差やばらつきを制限すること
ができる。
ては、抵抗３１０を０Ω以上の抵抗値、例えば５Ω等に
設定する。この時、放電経路の抵抗値は、基準端子を第
１のＧＮＤ端子３０３にした場合１０Ω、第２のＧＮＤ
端子３２３にした場合１５Ωとなり、 α・ｅｘｐ（−ｄ１／Ｌ）＝（１／２）α・ｅｘｐ（−ｄ１’／Ｌ） α・ｅｘｐ（−ｄ１／Ｌ）＝（１／３）α・ｅｘｐ（−ｄ２’／Ｌ） ｄ１＝５０μ，Ｌ＝１００μを満たすｄ１’，ｄ２’は
負の値となり、どちらの場合も破壊が起こらないことに
なる。結局、抵抗３１０を設けることによって、基準端
子の違いによる静電耐圧の差やばらつきを制限すること
ができる。
【００２１】なお、前記実施形態では、入力端子とＧＮ
Ｄ端子との間について例示しているが、出力端子とＧＮ
Ｄ端子との間においても同様であり、さらに入力端子ま
たは出力端子と電源端子との間においても同様に本発明
が適用される。
Ｄ端子との間について例示しているが、出力端子とＧＮ
Ｄ端子との間においても同様であり、さらに入力端子ま
たは出力端子と電源端子との間においても同様に本発明
が適用される。
【００２２】
【発明の効果】以上説明したように、本発明は、接地ま
たは電源端子と保護素子との間、あるいは入出力端子と
保護素子との間に抵抗素子を接続することで、共通配線
を介して生じる放電電流による内部回路素子の静電破壊
耐量の低下を防止することができるので、内部回路素子
と保護素子との間隔を低減し、デッドスペースを不要に
してＬＳＩの高集積化やチップの縮小化が実現できる。
また、接地端子や電源端子が複数存在する場合に、それ
らのどの端子を静電パルス印加の基準端子とするかによ
る静電耐圧のばらつきをおさえる効果がある。
たは電源端子と保護素子との間、あるいは入出力端子と
保護素子との間に抵抗素子を接続することで、共通配線
を介して生じる放電電流による内部回路素子の静電破壊
耐量の低下を防止することができるので、内部回路素子
と保護素子との間隔を低減し、デッドスペースを不要に
してＬＳＩの高集積化やチップの縮小化が実現できる。
また、接地端子や電源端子が複数存在する場合に、それ
らのどの端子を静電パルス印加の基準端子とするかによ
る静電耐圧のばらつきをおさえる効果がある。
【図１】本発明の第１の実施形態の平面レイアウト図で
ある。
ある。
【図２】本発明の第２の実施形態の平面レイアウト図で
ある。
ある。
【図３】本発明の第３の実施形態の平面レイアウト図で
ある。
ある。
【図４】従来の一例の平面レイアウト図である。
【図５】図４の回路図である。
【図６】図４のＡＡ線に沿う模式的な断面図である。
１０１，２０１，３０１ 共通配線 １０２，２０２，３０２ 入力端子 １０３，２０３，３０３ ＧＮＤ端子 １０５，２０５，３０５ 第１の保護素子 １０６，２０６，３０６ 第２の保護素子 １１０，２１０，３１０ 抵抗 １１１，２１１，３１１，３２１ 内部回路素子 ３２３ 第２のＧＮＤ端子 ３２６ 第３の保護素子
Claims (4)
- 【請求項１】 半導体基板上に設けられた内部回路に接
続される少なくとも１つ以上の接地または電源端子と入
出力端子を有し、これら接地または電源端子と入出力端
子がそれぞれ保護素子を介して共通配線に接続されてい
る半導体集積回路装置において、前記接地または電源端
子と前記保護素子との間、あるいは前記入出力端子と前
記保護素子との間に抵抗素子が接続されていることを特
徴とする半導体集積回路装置。 - 【請求項２】 前記保護素子は一導電型の前記半導体基
板に反対導電型の一対の拡散層を離間配置したバイポー
ラ素子であり、一方の拡散層を前記接地端子または入出
力端子に接続し、他方の拡散層を前記共通配線に接続す
る請求項１に記載の半導体集積回路装置。 - 【請求項３】 前記接地または電源端子と前記入出力端
子とを結ぶ配線経路の抵抗値が１５Ω以下となるように
前記抵抗素子の抵抗値を設定する請求項１または２に記
載の半導体集積回路装置。 - 【請求項４】 前記接地または電源端子に接続されてい
る前記内部回路の素子と前記入出力端子に接続された保
護素子との間隔ｄ’は、前記抵抗素子が接続されておら
ず内部回路素子での破壊が生じないときの間隔ｄに対し
て、 α・ｅｘｐ（−ｄ／Ｌ）＝（ｒ１／ｒ）α・ｅｘｐ（−ｄ’／Ｌ） ただし、α＝係数、Ｌ＝基板中における電子の拡散長、
ｒ１＝抵抗素子の抵抗値、ｒ＝接地端子から入出力端子
までの間の抵抗値を満足する請求項３に記載の半導体集
積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7296550A JP3019760B2 (ja) | 1995-11-15 | 1995-11-15 | 半導体集積回路装置 |
| US08/748,495 US5828107A (en) | 1995-11-15 | 1996-11-08 | Semiconductor integrated circuit device |
| EP96118277A EP0774784A3 (en) | 1995-11-15 | 1996-11-14 | Semiconductor integrated circuit device including protection means |
| TW085113942A TW314656B (ja) | 1995-11-15 | 1996-11-14 | |
| KR1019960053909A KR100206675B1 (ko) | 1995-11-15 | 1996-11-14 | 반도체 집적 회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7296550A JP3019760B2 (ja) | 1995-11-15 | 1995-11-15 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09139468A JPH09139468A (ja) | 1997-05-27 |
| JP3019760B2 true JP3019760B2 (ja) | 2000-03-13 |
Family
ID=17834993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7296550A Expired - Lifetime JP3019760B2 (ja) | 1995-11-15 | 1995-11-15 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5828107A (ja) |
| EP (1) | EP0774784A3 (ja) |
| JP (1) | JP3019760B2 (ja) |
| KR (1) | KR100206675B1 (ja) |
| TW (1) | TW314656B (ja) |
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|---|---|---|---|---|
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| JP2954153B1 (ja) | 1998-04-07 | 1999-09-27 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| KR100506970B1 (ko) * | 1998-09-01 | 2005-10-26 | 삼성전자주식회사 | 정전기방전 방지용 반도체장치 |
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| US6700164B1 (en) | 2000-07-07 | 2004-03-02 | International Business Machines Corporation | Tungsten hot wire current limiter for ESD protection |
| CN1244152C (zh) | 2001-11-16 | 2006-03-01 | 松下电器产业株式会社 | 半导体装置 |
| US8363365B2 (en) * | 2008-06-17 | 2013-01-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP5595751B2 (ja) * | 2009-03-11 | 2014-09-24 | ルネサスエレクトロニクス株式会社 | Ｅｓｄ保護素子 |
| JP2014225483A (ja) * | 2011-09-16 | 2014-12-04 | パナソニック株式会社 | 半導体集積回路装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL176322C (nl) * | 1976-02-24 | 1985-03-18 | Philips Nv | Halfgeleiderinrichting met beveiligingsschakeling. |
| JPH061833B2 (ja) * | 1982-11-11 | 1994-01-05 | 株式会社東芝 | Ｍｏｓ形半導体装置 |
| JPS6010765A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | 半導体装置 |
| JP3318774B2 (ja) * | 1992-06-29 | 2002-08-26 | ソニー株式会社 | 半導体装置および固体撮像装置 |
| JP2958202B2 (ja) * | 1992-12-01 | 1999-10-06 | シャープ株式会社 | 半導体装置 |
| JP2972494B2 (ja) * | 1993-06-30 | 1999-11-08 | 日本電気株式会社 | 半導体装置 |
| US5616943A (en) * | 1993-09-29 | 1997-04-01 | At&T Global Information Solutions Company | Electrostatic discharge protection system for mixed voltage application specific integrated circuit design |
| JP2638462B2 (ja) * | 1993-12-29 | 1997-08-06 | 日本電気株式会社 | 半導体装置 |
-
1995
- 1995-11-15 JP JP7296550A patent/JP3019760B2/ja not_active Expired - Lifetime
-
1996
- 1996-11-08 US US08/748,495 patent/US5828107A/en not_active Expired - Lifetime
- 1996-11-14 TW TW085113942A patent/TW314656B/zh not_active IP Right Cessation
- 1996-11-14 KR KR1019960053909A patent/KR100206675B1/ko not_active IP Right Cessation
- 1996-11-14 EP EP96118277A patent/EP0774784A3/en not_active Withdrawn
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| EP0774784A3 (en) | 2000-07-19 |
| TW314656B (ja) | 1997-09-01 |
| EP0774784A2 (en) | 1997-05-21 |
| JPH09139468A (ja) | 1997-05-27 |
| US5828107A (en) | 1998-10-27 |
| KR970030780A (ko) | 1997-06-26 |
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