JP2838836B2 - 半導体集積回路及び半導体集積回路装置 - Google Patents
半導体集積回路及び半導体集積回路装置Info
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Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第6,第７図） 発明が解決しようとする課題 課題を解決するための手段（第１図，第２図） 作用 実施例 第１実施例（第３図，第４図） 第２実施例（第５図） 発明の効果 〔概要〕 半導体集積回路及び半導体集積回路装置、特に不本意
に侵入する異常電圧からアナログ増幅回路等の内部回路
を保護する回路素子に関し、 該内部回路の低出力インピーダンス条件を維持しつ
つ、入出力素子の静電耐圧を向上を図ることを目的と
し、 その回路は、パッドと、出力端子及び複数の入力端子
を備えた内部回路と、前記出力端子と前記パッドとの間
に直列接続された複数の第１の抵抗素子と、これらの第
１の抵抗素子と高電位側電源線及び低電位側電源線との
間に接続された複数の第１のダイオード素子とにより構
成された第１の保護回路と、前記複数の入力端子のうち
の１つの端子と前記パッドとの間に直列接続された複数
の第２の抵抗素子と、これらの第２の抵抗素子と前記高
電位側電源線及び前記低電位側電源線との間に接続され
た複数の第２のダイオード素子とにより構成された第２
の保護回路とを有し、前記第２の抵抗素子の抵抗値が前
記第１の抵抗素子の抵抗値よりも大きいことを含み構成
する。
に侵入する異常電圧からアナログ増幅回路等の内部回路
を保護する回路素子に関し、 該内部回路の低出力インピーダンス条件を維持しつ
つ、入出力素子の静電耐圧を向上を図ることを目的と
し、 その回路は、パッドと、出力端子及び複数の入力端子
を備えた内部回路と、前記出力端子と前記パッドとの間
に直列接続された複数の第１の抵抗素子と、これらの第
１の抵抗素子と高電位側電源線及び低電位側電源線との
間に接続された複数の第１のダイオード素子とにより構
成された第１の保護回路と、前記複数の入力端子のうち
の１つの端子と前記パッドとの間に直列接続された複数
の第２の抵抗素子と、これらの第２の抵抗素子と前記高
電位側電源線及び前記低電位側電源線との間に接続され
た複数の第２のダイオード素子とにより構成された第２
の保護回路とを有し、前記第２の抵抗素子の抵抗値が前
記第１の抵抗素子の抵抗値よりも大きいことを含み構成
する。
その装置は、半導体基板に形成され、出力端子及び複
数の入力端子を有する内部回路と、前記半導体基板に形
成され、相互に離隔した位置に第１及び第２の接続部を
有する第１の一導電型不純物拡散層と、前記半導体基板
に前記第１の一導電型不純物拡散層に隣接して形成さ
れ、相互に離隔した位置に第３及び第４の接続部を有す
る第１の反対導電型不純物拡散層と、前記半導体基板に
形成され、相互に離隔した位置に第５及び第６の接続部
を有する第２の一導電型不純物拡散層と、前記半導体基
板に前記第２の一導電型不純物拡散層に隣接して形成さ
れ、相互に離隔した位置に第７及び第８の接続部を有す
る第２の反対導電型不純物拡散層と、前記半導体基板に
前記第２の反対導電型不純物拡散層に隣接して形成さ
れ、相互に離隔した位置に第９及び第10の接続部を有す
る高抵抗層と、前記第１及び第５の接続部とパットとを
接続する第１の配線層と、前記第２接続部と前記第３の
接続部とを接続する第２の配線層と、前記第４の接続部
と前記内部回路の前記出力端子とを接続する第３の配線
層と、前記第６の接続部と前記第７の接続部とを接続す
る第４の配線層と、前記第８の接続部と前記第９の接続
部とを接続する第５の配線層と、前記第10の接続部と前
記内部回路の前記複数の入力端子のうちの１つの端子と
を接続する第６の配線層とを含み構成する。
数の入力端子を有する内部回路と、前記半導体基板に形
成され、相互に離隔した位置に第１及び第２の接続部を
有する第１の一導電型不純物拡散層と、前記半導体基板
に前記第１の一導電型不純物拡散層に隣接して形成さ
れ、相互に離隔した位置に第３及び第４の接続部を有す
る第１の反対導電型不純物拡散層と、前記半導体基板に
形成され、相互に離隔した位置に第５及び第６の接続部
を有する第２の一導電型不純物拡散層と、前記半導体基
板に前記第２の一導電型不純物拡散層に隣接して形成さ
れ、相互に離隔した位置に第７及び第８の接続部を有す
る第２の反対導電型不純物拡散層と、前記半導体基板に
前記第２の反対導電型不純物拡散層に隣接して形成さ
れ、相互に離隔した位置に第９及び第10の接続部を有す
る高抵抗層と、前記第１及び第５の接続部とパットとを
接続する第１の配線層と、前記第２接続部と前記第３の
接続部とを接続する第２の配線層と、前記第４の接続部
と前記内部回路の前記出力端子とを接続する第３の配線
層と、前記第６の接続部と前記第７の接続部とを接続す
る第４の配線層と、前記第８の接続部と前記第９の接続
部とを接続する第５の配線層と、前記第10の接続部と前
記内部回路の前記複数の入力端子のうちの１つの端子と
を接続する第６の配線層とを含み構成する。
本発明は、半導体集積回路及び半導体集積回路装置に
関するものであり、更に詳しく言えば不本意に侵入する
異常電圧からアナログ増幅回路等の内部回路を保護する
回路素子に関するものである。
関するものであり、更に詳しく言えば不本意に侵入する
異常電圧からアナログ増幅回路等の内部回路を保護する
回路素子に関するものである。
近年、高集積，超微細化された半導体集積回路装置
（以下ICという）が携帯用小型電子機器に多く組み込ま
れている。
（以下ICという）が携帯用小型電子機器に多く組み込ま
れている。
ところで、アナログ信号の緩衝増幅などに用いられる
ボルテージフォロア回路では演算増幅器の出力端子と反
転入力端子とを短絡した状態でパッドに接続しなくては
ならない。
ボルテージフォロア回路では演算増幅器の出力端子と反
転入力端子とを短絡した状態でパッドに接続しなくては
ならない。
このような出力素子では、低出力インピーダンスが要
求されることから、低抵抗の保護回路を挿入して、静電
耐圧の向上を図っている。
求されることから、低抵抗の保護回路を挿入して、静電
耐圧の向上を図っている。
このため、何らかの仕様態様によって、パッドに不本
意に異常電圧が侵入した場合に、低抵抗の保護回路によ
り該異常電圧の影響を取り除くことができずに、該出力
素子の反転入力端子に異常電圧が波及する恐れがある。
意に異常電圧が侵入した場合に、低抵抗の保護回路によ
り該異常電圧の影響を取り除くことができずに、該出力
素子の反転入力端子に異常電圧が波及する恐れがある。
そこで、内部回路の低出力インピーダンス条件を維持
しつつ、入出力素子を保護することができる入出力保護
回路が望まれている。
しつつ、入出力素子を保護することができる入出力保護
回路が望まれている。
第6,第７図は従来例に係る説明図である。
第６図は、従来例に係るアナログ電圧出力回路装置の
構成図を示している。
構成図を示している。
図において、アナログ信号の緩衝増幅を行うアナログ
電圧回路装置（バッファアンプ）は、パッド1,オペアン
プ等の内部増幅回路２及び出力保護回路３から成る。
電圧回路装置（バッファアンプ）は、パッド1,オペアン
プ等の内部増幅回路２及び出力保護回路３から成る。
当該装置の機能は、入力インピーダンスの高い回路か
らの入力電圧Eiを入力して、増幅度１をもって出力イン
ピーダンスの低い回路に出力電圧E0＝Eiを出力するもの
である。すなわち、電圧を変えずに入力インピーダンス
を極めて低い出力インピーダンスに変換するボルテージ
ホロワの機能を持つものである。
らの入力電圧Eiを入力して、増幅度１をもって出力イン
ピーダンスの低い回路に出力電圧E0＝Eiを出力するもの
である。すなわち、電圧を変えずに入力インピーダンス
を極めて低い出力インピーダンスに変換するボルテージ
ホロワの機能を持つものである。
従って、内部増幅回路２の出力端子OTと反転入力端子
IN（−）とを短絡した状態でパッド１に接続しなくては
ならない。
IN（−）とを短絡した状態でパッド１に接続しなくては
ならない。
このような出力素子では、低出力インピーダンスが要
求されることから、パッド１に不本意に侵入する異常電
圧Ehに対して、出力端子OTと該パッド１との間に出力保
護回路３を接続してその保護を図っている。
求されることから、パッド１に不本意に侵入する異常電
圧Ehに対して、出力端子OTと該パッド１との間に出力保
護回路３を接続してその保護を図っている。
この出力保護回路３は、両端子1,OTに直列接続された
低抵抗素子Ra,Rbと、該低抵抗素子Raと接地線ＧNDとの
間に接続された第１のダイオードDaと、該低抵抗素子Rb
と電源線ＶCCとの間に接続された第２のダイオードDbか
ら構成されている。
低抵抗素子Ra,Rbと、該低抵抗素子Raと接地線ＧNDとの
間に接続された第１のダイオードDaと、該低抵抗素子Rb
と電源線ＶCCとの間に接続された第２のダイオードDbか
ら構成されている。
また、該回路装置は第７図に示されるものである。す
なわち、第７図は従来例に係る出力保護回路の抵抗配置
パターン図である。
なわち、第７図は従来例に係る出力保護回路の抵抗配置
パターン図である。
図において、低抵抗素子RaはSi基板７に設けられたＰ
型不純物拡散層４から成り、低抵抗素子Rbは同様に設け
られたＮ型不純物拡散層５から成る。両拡散層4,5間
は、コンタクトホール８を介して配線層６により接続さ
れている。また、第1,第２のダイオードDa,Dbは、Si基
板７と各拡散層4,5のPN接合により形成する。
型不純物拡散層４から成り、低抵抗素子Rbは同様に設け
られたＮ型不純物拡散層５から成る。両拡散層4,5間
は、コンタクトホール８を介して配線層６により接続さ
れている。また、第1,第２のダイオードDa,Dbは、Si基
板７と各拡散層4,5のPN接合により形成する。
例えば、外部部端子１に不本意に異常電圧Ehが侵入し
たものとすれば、まず、該異常電圧Ehを低抵抗素子Raを
介して減衰させ、それを第１のダイオードDaを介して接
地線ＧNDに放電させる。また、それを低抵抗素子Rbによ
り、さらに減衰させて第２のダイオードDbを介して電源
線ＶCCに放電させる。
たものとすれば、まず、該異常電圧Ehを低抵抗素子Raを
介して減衰させ、それを第１のダイオードDaを介して接
地線ＧNDに放電させる。また、それを低抵抗素子Rbによ
り、さらに減衰させて第２のダイオードDbを介して電源
線ＶCCに放電させる。
これにより、出力素子の静電耐圧の向上を図ってい
る。
る。
ところで、従来例によれば内部増幅回路２の低出力イ
ンピーダンスが要求されることから低抵抗素子Ra,Rbの
値を大きくすることができない。
ンピーダンスが要求されることから低抵抗素子Ra,Rbの
値を大きくすることができない。
このため、パッド１に異常電圧Ehが不本意に侵入した
場合、低抵抗素子Ra,Rb及び第1,2のダイオードDa,Dbに
より放電除去しきれなかった未放電電荷ｑが内部増幅回
路２の反転入力端子IN（−）に達する恐れがある。
場合、低抵抗素子Ra,Rb及び第1,2のダイオードDa,Dbに
より放電除去しきれなかった未放電電荷ｑが内部増幅回
路２の反転入力端子IN（−）に達する恐れがある。
これにより、未放電電荷ｑが内部増幅回路２に侵入し
て、内部トランジスタのPN接合部やゲート部分が破壊さ
れるという問題がある。なお、この現象は半導体素子の
微細化及びゲート酸化膜の薄膜化に伴い顕著となってい
る。
て、内部トランジスタのPN接合部やゲート部分が破壊さ
れるという問題がある。なお、この現象は半導体素子の
微細化及びゲート酸化膜の薄膜化に伴い顕著となってい
る。
本発明は、かかる従来例の問題点に鑑み創作されたも
のであり、内部回路の低出力インピーダンス条件を維持
しつつ、入出力素子の静電耐圧を向上を図ることが可能
となる半導体集積回路及び半導体集積回路装置の提供を
目的とする。
のであり、内部回路の低出力インピーダンス条件を維持
しつつ、入出力素子の静電耐圧を向上を図ることが可能
となる半導体集積回路及び半導体集積回路装置の提供を
目的とする。
第１図は、本発明に係る半導体集積回路の原理図であ
り、第２図は、本発明に係る半導体集積回路装置の原理
図をそれぞれ示している。
り、第２図は、本発明に係る半導体集積回路装置の原理
図をそれぞれ示している。
その回路は、パッド（11）と、出力端子（OT）及び複
数の入力端子（IN1〜INn）を備えた内部回路（12）と、
前記出力端子（OT）と前記パッド（11）との間に直列接
続された複数の第１の抵抗素子（R11,R12,…,R1n）と、
これらの第１の抵抗素子（R11,R12,…,R1n）と高電位側
電源線（Vcc）及び低電位側電源線（GND）との間に接続
された複数の第１のダイオード素子（D11,D12,…,D1n）
とにより構成された第１の保護回路（13）と、前記複数
の入力端子（IN1〜INn）のうちの１つの端子（INi）と
前記パッド（11）との間に直列接続された複数の第２の
抵抗素子（R21,R22,…,R2n）と、これらの第２の抵抗素
子（R21,R22,…,R2n）と前記高電位側電源線（Vcc）及
び前記低電位側電源線（GND）との間に接続された複数
の第２のダイオード素子（D21,D22,…,D2n）とにより構
成された第２の保護回路（14）とを有し、前記第２の抵
抗素子（21,R22,…,R2n）の抵抗値が前記第１の抵抗素
子（R11,R12,…,R1n）の抵抗値よりも大きいことを特徴
とし、上記目的を達成する。
数の入力端子（IN1〜INn）を備えた内部回路（12）と、
前記出力端子（OT）と前記パッド（11）との間に直列接
続された複数の第１の抵抗素子（R11,R12,…,R1n）と、
これらの第１の抵抗素子（R11,R12,…,R1n）と高電位側
電源線（Vcc）及び低電位側電源線（GND）との間に接続
された複数の第１のダイオード素子（D11,D12,…,D1n）
とにより構成された第１の保護回路（13）と、前記複数
の入力端子（IN1〜INn）のうちの１つの端子（INi）と
前記パッド（11）との間に直列接続された複数の第２の
抵抗素子（R21,R22,…,R2n）と、これらの第２の抵抗素
子（R21,R22,…,R2n）と前記高電位側電源線（Vcc）及
び前記低電位側電源線（GND）との間に接続された複数
の第２のダイオード素子（D21,D22,…,D2n）とにより構
成された第２の保護回路（14）とを有し、前記第２の抵
抗素子（21,R22,…,R2n）の抵抗値が前記第１の抵抗素
子（R11,R12,…,R1n）の抵抗値よりも大きいことを特徴
とし、上記目的を達成する。
なお、前記内部回路（11）がバイポーラトランジスタ
素子（Ｑ）を含み構成され、前記バイポーラトランジス
タ素子（Ｑ）のベース（Ｂ）が複数の入力端子（IN1〜I
Nn）のいずれか１つの端子（INn）に接続されていても
よい。また、前記内部回路（11）が電界効果トランジス
タ素子（Ｔ）を含み構成され、前記電界効果トランジス
タ素子（Ｔ）のゲート（Ｇ）が前記複数の入力端子（IN
1〜INn）のいずれか１つの端子（INn）に接続されてい
てもよい。
素子（Ｑ）を含み構成され、前記バイポーラトランジス
タ素子（Ｑ）のベース（Ｂ）が複数の入力端子（IN1〜I
Nn）のいずれか１つの端子（INn）に接続されていても
よい。また、前記内部回路（11）が電界効果トランジス
タ素子（Ｔ）を含み構成され、前記電界効果トランジス
タ素子（Ｔ）のゲート（Ｇ）が前記複数の入力端子（IN
1〜INn）のいずれか１つの端子（INn）に接続されてい
てもよい。
その装置は、半導体基板（25）に形成され、出力端子
（OT）及び複数の入力端子（IN1〜INn）を有する内部回
路（22）と、前記半導体基板（25）に形成され、相互に
離隔した位置に第１及び第２の接続部（J1,J2）を有す
る第１の一導電型不純物拡散層（P1）と、前記半導体基
板（25）に前記第１の一導電型不純物拡散層（P1）に隣
接して形成され、相互に離隔した位置に第３及び第４の
接続部（J3,J4）を有する第１の反対導電型不純物拡散
層（N1）と、前記半導体基板（25）に形成され、相互に
離隔した位置に第５及び第６の接続部（J5,J6）を有す
る第２の一導電型不純物拡散層（P2）と、前記半導体基
板（25）に前記第２の一導電型不純物拡散層（P2）に隣
接して形成され、相互に離隔した位置に第７及び第８の
接続部（J7,J8）を有する第２の反対導電型不純物拡散
層（N2）と、前記半導体基板（25）に前記第２の反対導
電型不純物拡散層（N2）に隣接して形成され、相互に離
隔した位置に第９及び第10の接続部（J9,J10）を有する
高抵抗層と、前記第１及び第５の接続部（J1,J5）とパ
ッド（11）とを接続する第１の配線層（H1）と、前記第
２接続部（J2）と前記第３の接続部（J3）とを接続する
第２の配線層（H2）と、前記第４の接続部（J4）と前記
内部回路（22）の前記出力端子（OT）とを接続する第３
の配線層（H3）と、前記第６の接続部（J6）と前記第７
の接続部（J7）とを接続する第４の配線層（H4）と、前
記第８の接続部（J8）と前記第９の接続部（J9）とを接
続する第５の配線層（H5）と、前記第10の接続部（J1
0）と前記内部回路（22）の前記複数の入力端子（IN1〜
INn）のうちの１つの端子（INi）とを接続する第６の配
線層（H6）とを有することを特徴とし、上記目的を達成
する。
（OT）及び複数の入力端子（IN1〜INn）を有する内部回
路（22）と、前記半導体基板（25）に形成され、相互に
離隔した位置に第１及び第２の接続部（J1,J2）を有す
る第１の一導電型不純物拡散層（P1）と、前記半導体基
板（25）に前記第１の一導電型不純物拡散層（P1）に隣
接して形成され、相互に離隔した位置に第３及び第４の
接続部（J3,J4）を有する第１の反対導電型不純物拡散
層（N1）と、前記半導体基板（25）に形成され、相互に
離隔した位置に第５及び第６の接続部（J5,J6）を有す
る第２の一導電型不純物拡散層（P2）と、前記半導体基
板（25）に前記第２の一導電型不純物拡散層（P2）に隣
接して形成され、相互に離隔した位置に第７及び第８の
接続部（J7,J8）を有する第２の反対導電型不純物拡散
層（N2）と、前記半導体基板（25）に前記第２の反対導
電型不純物拡散層（N2）に隣接して形成され、相互に離
隔した位置に第９及び第10の接続部（J9,J10）を有する
高抵抗層と、前記第１及び第５の接続部（J1,J5）とパ
ッド（11）とを接続する第１の配線層（H1）と、前記第
２接続部（J2）と前記第３の接続部（J3）とを接続する
第２の配線層（H2）と、前記第４の接続部（J4）と前記
内部回路（22）の前記出力端子（OT）とを接続する第３
の配線層（H3）と、前記第６の接続部（J6）と前記第７
の接続部（J7）とを接続する第４の配線層（H4）と、前
記第８の接続部（J8）と前記第９の接続部（J9）とを接
続する第５の配線層（H5）と、前記第10の接続部（J1
0）と前記内部回路（22）の前記複数の入力端子（IN1〜
INn）のうちの１つの端子（INi）とを接続する第６の配
線層（H6）とを有することを特徴とし、上記目的を達成
する。
なお、前記第１及び第２の接続部（J1,J2）の間の距
離（L1）、前記第３及び第４の接続部（J3,J4）間の距
離（L2）が、前記第５及び第６の接続部（J5,J6）間の
距離（L3）、前記第７及び第８の接続部（J7,J8）間の
距離（L4）よりも大きく設定されていることが好まし
い。
離（L1）、前記第３及び第４の接続部（J3,J4）間の距
離（L2）が、前記第５及び第６の接続部（J5,J6）間の
距離（L3）、前記第７及び第８の接続部（J7,J8）間の
距離（L4）よりも大きく設定されていることが好まし
い。
本発明の回路によれば、内部回路12の出力端子OTとパ
ッド11との間に第１の保護回路13が接続され、その入力
端子IN1,IN2…INnの一端子INiとパッド11との間に第２
の保護回路14が接続されている。
ッド11との間に第１の保護回路13が接続され、その入力
端子IN1,IN2…INnの一端子INiとパッド11との間に第２
の保護回路14が接続されている。
このため、パッド11に異常電圧Ehが不本意に侵入した
場合に、第１の保護回路13により内部回路12の出力トラ
ンジスタ等を保護することができる。すなわち、パッド
11に不本意に侵入した異常電圧Ehが出力端子OTとパッド
11との間に接続された第１の抵抗素子R11,R12…R1nと、
該第１の抵抗素子R11、R12…R1nに接続された第１のダ
イオード素子D11,D12…D1nとにより、高電位側電源線Ｖ
CC又は低電位側電源線ＧNDに放電される。
場合に、第１の保護回路13により内部回路12の出力トラ
ンジスタ等を保護することができる。すなわち、パッド
11に不本意に侵入した異常電圧Ehが出力端子OTとパッド
11との間に接続された第１の抵抗素子R11,R12…R1nと、
該第１の抵抗素子R11、R12…R1nに接続された第１のダ
イオード素子D11,D12…D1nとにより、高電位側電源線Ｖ
CC又は低電位側電源線ＧNDに放電される。
また、第２の保護回路14により内部回路12の入力トラ
ンジスタ等を保護することができる。すなわち、パッド
11に不本意に侵入した異常電圧Ehが第１の保護回路13か
ら分岐して、第２の保護回路14に波及した場合に、内部
回路12の入力端子IN1,IN2…INnの一端子INiとパッド11
との間に接続され、かつ、第１の抵抗素子R11,R12…R1n
の抵抗値より、例えば、数百倍に設定された第２の抵抗
素子R21,R22…R2nと、該第２の抵抗素子R21,R22…R2nに
接続された第２のダイオード素子D21,D22…D2nとによ
り、それが高電位側電源線ＶCC又は低電位側電源線ＧND
に放電される。
ンジスタ等を保護することができる。すなわち、パッド
11に不本意に侵入した異常電圧Ehが第１の保護回路13か
ら分岐して、第２の保護回路14に波及した場合に、内部
回路12の入力端子IN1,IN2…INnの一端子INiとパッド11
との間に接続され、かつ、第１の抵抗素子R11,R12…R1n
の抵抗値より、例えば、数百倍に設定された第２の抵抗
素子R21,R22…R2nと、該第２の抵抗素子R21,R22…R2nに
接続された第２のダイオード素子D21,D22…D2nとによ
り、それが高電位側電源線ＶCC又は低電位側電源線ＧND
に放電される。
これにより、バイポーラトランジスタ素子Ｑや電界効
果トランジスタ素子Ｔを含み構成された内部回路12の入
力端子IN1,IN2…INnの一端子INi、すなわち、各トラン
ジスタのベースＢやゲートＧへの異常電圧Ehの波及を極
力阻止することができる。
果トランジスタ素子Ｔを含み構成された内部回路12の入
力端子IN1,IN2…INnの一端子INi、すなわち、各トラン
ジスタのベースＢやゲートＧへの異常電圧Ehの波及を極
力阻止することができる。
しかも、第２の抵抗素子R21,R22,…R2nの抵抗値は、
第１の抵抗素子R11,R12,…,R2nの抵抗値はよりも大きく
設定されているため、出力インピーダンスを低く維持し
たまま、入力端子INiの見かけ上のインピーダンスを高
くすることができる。
第１の抵抗素子R11,R12,…,R2nの抵抗値はよりも大きく
設定されているため、出力インピーダンスを低く維持し
たまま、入力端子INiの見かけ上のインピーダンスを高
くすることができる。
また、本発明の装置によれば、例えば、接続部間の距
離L1の第1,第２の接続部J1,J2が設けられた第１の一導
電型の不純物拡散層P1と、それに隣接して、接続部間の
距離L2の第3,第４の接続部J3,J4が設けられた第１の反
対導電型の不純物拡散層NIから成る第１の保護回路23及
び、接続部間の距離L3の第５、第６の接続部J5,J6が設
けられた第２の一導電型の不純物拡散層P2と、それに隣
接して、接続部間の距離L4の第7,第８の接続部J7,J8が
設けられた第２の反対導電型の不純物拡散層N2と、それ
に隣接して、接続部間の距離L5の第9,第10の接続部J9,J
10が設けられた高抵抗層26から成る第２の保護回路24が
同一基板25に配置されている。
離L1の第1,第２の接続部J1,J2が設けられた第１の一導
電型の不純物拡散層P1と、それに隣接して、接続部間の
距離L2の第3,第４の接続部J3,J4が設けられた第１の反
対導電型の不純物拡散層NIから成る第１の保護回路23及
び、接続部間の距離L3の第５、第６の接続部J5,J6が設
けられた第２の一導電型の不純物拡散層P2と、それに隣
接して、接続部間の距離L4の第7,第８の接続部J7,J8が
設けられた第２の反対導電型の不純物拡散層N2と、それ
に隣接して、接続部間の距離L5の第9,第10の接続部J9,J
10が設けられた高抵抗層26から成る第２の保護回路24が
同一基板25に配置されている。
このため、パッド11から異常電圧Ehが不本意に侵入し
た場合、第１の配線層H1を介して第1,第５の接続部J1,J
5に達した初期帯電状態に係る電圧Ehが第1,第２の一導
電型の不純物拡散層P1,P2により吸収される。次いで、
両拡散層P1,P2により吸収仕切れなかった異常電圧に係
る未放電電荷が第2,第６の接続部J2,J6から第2,第４の
配線層H2、H4を介して第3,第７の接続部J3,J7に達して
第1,第２の反対導電型の不純物拡散層N1,N2により吸収
される。
た場合、第１の配線層H1を介して第1,第５の接続部J1,J
5に達した初期帯電状態に係る電圧Ehが第1,第２の一導
電型の不純物拡散層P1,P2により吸収される。次いで、
両拡散層P1,P2により吸収仕切れなかった異常電圧に係
る未放電電荷が第2,第６の接続部J2,J6から第2,第４の
配線層H2、H4を介して第3,第７の接続部J3,J7に達して
第1,第２の反対導電型の不純物拡散層N1,N2により吸収
される。
また、第２の反対導電型の不純物拡散層N2より吸収仕
切れなかった異常電圧に係る未放電電荷は、さらに、第
８の接続部J8から第５の配線層H5を介して第９の接続部
J9に達して高抵抗層26により吸収される。
切れなかった異常電圧に係る未放電電荷は、さらに、第
８の接続部J8から第５の配線層H5を介して第９の接続部
J9に達して高抵抗層26により吸収される。
これにより、内部回路22に悪影響を及ぼす異常電圧を
初期帯電時に素早く取り除くことが可能となる。
初期帯電時に素早く取り除くことが可能となる。
次に図を参照しながら本発明の実施例について説明を
する。
する。
第３〜６図は、本発明の実施例に係る半導体集積回路
及び半導体集積回路装置を説明する図である。
及び半導体集積回路装置を説明する図である。
（ｉ）第１の実施例の説明 第３図は、本発明の第１の実施例に係るボルテージフ
ォロア回路の構成図を示している。
ォロア回路の構成図を示している。
図において、アナログ信号等の緩衝増幅をするボルテ
ージフォロア回路は、パッド31,内部増幅回路32及び入
出力保護回路35から成る。
ージフォロア回路は、パッド31,内部増幅回路32及び入
出力保護回路35から成る。
内部増幅回路32は、バイポーラトランジスタQ1,Q2等
を主構成とする差動増幅回路（オペアンプ等）から成
る。また、トランジスタQ1のベースB1は、反転入力端子
IN（−）となるものである。
を主構成とする差動増幅回路（オペアンプ等）から成
る。また、トランジスタQ1のベースB1は、反転入力端子
IN（−）となるものである。
入出力保護回路35は、内部増幅回路32の出力端子OTと
パッド31との間に接続された第１の保護回路33と、増幅
回路32の反転入力端子IN（−）とパッド31との間に接続
された第２の保護回路34から成る。
パッド31との間に接続された第１の保護回路33と、増幅
回路32の反転入力端子IN（−）とパッド31との間に接続
された第２の保護回路34から成る。
第１の保護回路33は、出力端子OTとパッド11の間に接
続された第１の抵抗素子R11,R12と、該第１の抵抗素子R
11,R12に接続された第１のダイオード素子D11,D12から
成る。
続された第１の抵抗素子R11,R12と、該第１の抵抗素子R
11,R12に接続された第１のダイオード素子D11,D12から
成る。
なお、第１の抵抗素子R11,R12は出力端子OTとパッド1
1との間に等価的に寄生する場合，すなわち、ダイオー
ド素子D11,D12を形成した際の引出電極や配線等により
形成される場合があるので、敢えて挿入しないこともあ
る。また、ダイオード素子D11は、抵抗素子R11と接地線
ＧND間に接続され、ダイオード素子D12は、抵抗素子R12
と電源線ＶCC間に接続されている。
1との間に等価的に寄生する場合，すなわち、ダイオー
ド素子D11,D12を形成した際の引出電極や配線等により
形成される場合があるので、敢えて挿入しないこともあ
る。また、ダイオード素子D11は、抵抗素子R11と接地線
ＧND間に接続され、ダイオード素子D12は、抵抗素子R12
と電源線ＶCC間に接続されている。
第２の保護回路34は、反転入力端子IN（−）とパッド
31との間に接続された第２の抵抗素子R21,R22と、該第
２の抵抗素子R21,R22に接続された第２のダイオード素
子D21,D22から成る。この第２の抵抗素子R21,R22の抵抗
値は、第１の抵抗素子R11,R12の抵抗値よりも大きく設
定されている。例えば、抵抗素子R21,R22の抵抗値は、
抵抗素子R11,R12の抵抗値の約百倍程度にされている。
31との間に接続された第２の抵抗素子R21,R22と、該第
２の抵抗素子R21,R22に接続された第２のダイオード素
子D21,D22から成る。この第２の抵抗素子R21,R22の抵抗
値は、第１の抵抗素子R11,R12の抵抗値よりも大きく設
定されている。例えば、抵抗素子R21,R22の抵抗値は、
抵抗素子R11,R12の抵抗値の約百倍程度にされている。
これにより、本来のボルテージホロア機能を確保する
ことができる。すなわち、入力インピーダンスの高い回
路（∞）からの入力電圧Eiを入力して、増幅度Av＝〔∞
＋（R21＋R22）〕／∞＝１をもって出力インピーダンス
の低い回路R11＋R12に出力電圧E0＝Eiを出力することで
きる。従って、電圧を変えることなく入力インピーダン
スを極めて低い出力インピーダンスに変換する機能は失
われない。
ことができる。すなわち、入力インピーダンスの高い回
路（∞）からの入力電圧Eiを入力して、増幅度Av＝〔∞
＋（R21＋R22）〕／∞＝１をもって出力インピーダンス
の低い回路R11＋R12に出力電圧E0＝Eiを出力することで
きる。従って、電圧を変えることなく入力インピーダン
スを極めて低い出力インピーダンスに変換する機能は失
われない。
このことで、従来例のように内部増幅回路22の出力端
子OTと反転入力端子IN（−）とを短絡した状態と等価的
な状態になる。
子OTと反転入力端子IN（−）とを短絡した状態と等価的
な状態になる。
また、ダイオード素子D21は、抵抗素子R21と接地線Ｇ
ND間に接続され、ダイオード素子D22は、抵抗素子R22と
電源線ＶCC間に接続されている。
ND間に接続され、ダイオード素子D22は、抵抗素子R22と
電源線ＶCC間に接続されている。
このようにして、本発明の回路によれば、内部増幅回
路32の出力端子OTとパッド31との間に第１の保護回路33
が接続され、その反転入力端子IN（−）とパッド31との
間に第２の保護回路34が接続されている。
路32の出力端子OTとパッド31との間に第１の保護回路33
が接続され、その反転入力端子IN（−）とパッド31との
間に第２の保護回路34が接続されている。
このため、パッド31に異常電圧Ehが不本意に侵入した
場合に、第１の保護回路33により内部増幅回路32の出力
トランジスタ等を保護することができる。すなわち、パ
ッド31に不本意に侵入した異常電圧Ehが出力端子OTとパ
ッド31との間に接続された第１の抵抗素子R11,R12と、
該第１の抵抗素子R11,R12に接続された第１のダイオー
ド素子D11,D12により、電源線ＶCC又は接地線ＧNDに放
電される。
場合に、第１の保護回路33により内部増幅回路32の出力
トランジスタ等を保護することができる。すなわち、パ
ッド31に不本意に侵入した異常電圧Ehが出力端子OTとパ
ッド31との間に接続された第１の抵抗素子R11,R12と、
該第１の抵抗素子R11,R12に接続された第１のダイオー
ド素子D11,D12により、電源線ＶCC又は接地線ＧNDに放
電される。
また、第２の保護回路34により内部増幅回路32の入力
トランジスタQ1等を保護することができる。すなわち、
パッド31に不本意に侵入した異常電圧Ehが第１の保護回
路33から分岐して、第２の保護回路34に波及した場合
に、内部増幅回路32の反転入力端子IN（−）とパッド11
との間に接続され、かつ、第１の抵抗素子R11,R12の抵
抗値よりも数百倍に設定された第２の抵抗素子R21,R22
と、該第２の抵抗素子R21,R22に接続された第２のダイ
オード素子D21,D22により、それが電源線ＶCC又は接地
線ＧNDに放電される。
トランジスタQ1等を保護することができる。すなわち、
パッド31に不本意に侵入した異常電圧Ehが第１の保護回
路33から分岐して、第２の保護回路34に波及した場合
に、内部増幅回路32の反転入力端子IN（−）とパッド11
との間に接続され、かつ、第１の抵抗素子R11,R12の抵
抗値よりも数百倍に設定された第２の抵抗素子R21,R22
と、該第２の抵抗素子R21,R22に接続された第２のダイ
オード素子D21,D22により、それが電源線ＶCC又は接地
線ＧNDに放電される。
このことで、バイポーラトランジスタ素子Ｑを含み構
成された内部増幅回路32のベースＢへの異常電圧Ehの波
及を極力阻止することが可能となる。
成された内部増幅回路32のベースＢへの異常電圧Ehの波
及を極力阻止することが可能となる。
これにより、内部回路の低出力インピーダンス条件を
維持しつつ、入出力素子の静電耐圧を向上を図ることが
可能となる。
維持しつつ、入出力素子の静電耐圧を向上を図ることが
可能となる。
第４図は、本発明の各実施例に係る入出力保護回路の
抵抗配置パターン図であり、第３図のボルテージフォロ
ア回路を含む半導体集積回路装置の説明図を示してい
る。
抵抗配置パターン図であり、第３図のボルテージフォロ
ア回路を含む半導体集積回路装置の説明図を示してい
る。
図において、その装置は、第１の保護回路パターン43
と第２の保護回路パターン44とがパッド31となるパッド
41に近接して配置されていることを特徴としている。な
お、内部増幅回路32のトランジスタパターンについて
は、図を省略する。
と第２の保護回路パターン44とがパッド31となるパッド
41に近接して配置されていることを特徴としている。な
お、内部増幅回路32のトランジスタパターンについて
は、図を省略する。
すなわち、第１の保護回路パターン43及び第２の保護
回路パターン44がSi基板45に並設されている。
回路パターン44がSi基板45に並設されている。
第１の保護回路パターン43は、第1,第２のコンタクト
ホールJ1,J2が設けられた第１のｐ型の不純物拡散層P1
と、該第１のｐ型の不純物拡散層P1に隣接して、第3,第
４のコンタクトホールJ3,J4が設けられた第１の反対導
電型の不純物拡散層N1から成る。
ホールJ1,J2が設けられた第１のｐ型の不純物拡散層P1
と、該第１のｐ型の不純物拡散層P1に隣接して、第3,第
４のコンタクトホールJ3,J4が設けられた第１の反対導
電型の不純物拡散層N1から成る。
また、第１のコンタクトホールJ1は、第２の保護回路
パターン44の第５のコンタクトホールJ5と共に第１のア
ルミ配線層H1により接続されてパッド11に接続されてい
る。さらに、第2,第３のコンタクトホールJ2,J3間は、
第２のアルミ配線層H2により接続されている。なお、第
４のコンタクトホールJ4が第３のアルミ配線層H3により
接続されて内部増幅回路32の出力端子OTに接続されてい
る。
パターン44の第５のコンタクトホールJ5と共に第１のア
ルミ配線層H1により接続されてパッド11に接続されてい
る。さらに、第2,第３のコンタクトホールJ2,J3間は、
第２のアルミ配線層H2により接続されている。なお、第
４のコンタクトホールJ4が第３のアルミ配線層H3により
接続されて内部増幅回路32の出力端子OTに接続されてい
る。
第２の保護回路パターン44は、第5,第６のコンタクト
ホールJ5,J6が設けられた第２のｐ型の不純物拡散層P2
と、第２のｐ型の不純物拡散層P2に隣接して、第7,第８
のコンタクトホールJ7,J8が設けられた第２のｎ型の不
純物拡散層N2と、該第２のｎ型の不純物拡散層N2に隣接
して、第9,第10のコンタクトホールJ9,J10が設けられた
高抵抗層46から成る。
ホールJ5,J6が設けられた第２のｐ型の不純物拡散層P2
と、第２のｐ型の不純物拡散層P2に隣接して、第7,第８
のコンタクトホールJ7,J8が設けられた第２のｎ型の不
純物拡散層N2と、該第２のｎ型の不純物拡散層N2に隣接
して、第9,第10のコンタクトホールJ9,J10が設けられた
高抵抗層46から成る。
また、第6,第７のコンタクトホールJ6,J7間が第４の
アルミ配線層H4により接続され、第８、第９のコンタク
トホールJ8,J9間が第５のアルミ配線層H5により接続さ
れている。
アルミ配線層H4により接続され、第８、第９のコンタク
トホールJ8,J9間が第５のアルミ配線層H5により接続さ
れている。
なお、第10のコンタクトホールJ10が第６のアルミ配
線層H6により接続されて内部増幅回路32の反転入力端子
IN（−）に接続されている。
線層H6により接続されて内部増幅回路32の反転入力端子
IN（−）に接続されている。
また、第1,第２のコンタクトホールJ1,J2間の窓間距
離L1及び第3,第４のコンタクトホールJ3,J4間の窓間距
離L2は、第5,第６のコンタクトホールJ5,J6間の窓間距
離L3、第７、第８のコンタクトホールJ7,J8間の窓間距
離L4及び第9,第10のコンタクトホールJ9,J10間の窓間距
離L5よりも長くして配置されている。
離L1及び第3,第４のコンタクトホールJ3,J4間の窓間距
離L2は、第5,第６のコンタクトホールJ5,J6間の窓間距
離L3、第７、第８のコンタクトホールJ7,J8間の窓間距
離L4及び第9,第10のコンタクトホールJ9,J10間の窓間距
離L5よりも長くして配置されている。
これにより、第３図の第１の保護回路33に係る第１の
抵抗素子R11,R12及び第２の保護回路34に係る第１の抵
抗素子R21,R22の抵抗値の調整が同一マスクを用いて、
容易に行うことができる。
抵抗素子R11,R12及び第２の保護回路34に係る第１の抵
抗素子R21,R22の抵抗値の調整が同一マスクを用いて、
容易に行うことができる。
このようにして、本発明の実施例に係る装置によれ
ば、第１の保護回路パターン43及び第２の保護回路パタ
ーン44がパッド41に近接して配置されている。
ば、第１の保護回路パターン43及び第２の保護回路パタ
ーン44がパッド41に近接して配置されている。
このため、パッド41から異常電圧Ehが不本意に侵入し
た場合、第１のアルミ配線層H1を介して第1,第５のコン
タクトホールJ1,J5に達した初期帯電状態に係る電圧Eh
が第1,第２のｐ型不純物拡散層P1,P2により減衰され
る。次いで、両拡散層P1,P2により減衰仕切れなかった
異常電圧に係る未放電電荷が第2,第６のコンタクトホー
ルJ2,J6から第2,第４のアルミ配線層H2,H4により第3,第
７のコンタクトホールJ3,J7に達して第1,第２のｎ型不
純物拡散層N1,N2により減衰される。
た場合、第１のアルミ配線層H1を介して第1,第５のコン
タクトホールJ1,J5に達した初期帯電状態に係る電圧Eh
が第1,第２のｐ型不純物拡散層P1,P2により減衰され
る。次いで、両拡散層P1,P2により減衰仕切れなかった
異常電圧に係る未放電電荷が第2,第６のコンタクトホー
ルJ2,J6から第2,第４のアルミ配線層H2,H4により第3,第
７のコンタクトホールJ3,J7に達して第1,第２のｎ型不
純物拡散層N1,N2により減衰される。
また、第２のｎ型不純物拡散層N2より減衰仕切れなか
った異常電圧に係る未放電電荷は、さらに、第８のコン
タクトホールJ8から第５のアルミ配線層H5を介して第９
のコンタクトホールJ9に達して高抵抗層26により減衰さ
れる。
った異常電圧に係る未放電電荷は、さらに、第８のコン
タクトホールJ8から第５のアルミ配線層H5を介して第９
のコンタクトホールJ9に達して高抵抗層26により減衰さ
れる。
これにより、内部増幅回路32に達する前に、初期帯電
時に素早く異常電圧の影響を取り除くことが可能とな
る。
時に素早く異常電圧の影響を取り除くことが可能とな
る。
（ii）第２の実施例の説明 第５図は、本発明の第２の実施例に係るボルテージフ
ォロア回路の構造図である。
ォロア回路の構造図である。
図において、第１の実施例と異なるのは第２の実施例
では、内部増幅回路42が電界効果トランジスタT1,T2を
含み構成されているものである。
では、内部増幅回路42が電界効果トランジスタT1,T2を
含み構成されているものである。
この場合も、第１の実施例と同様に内部増幅回路42と
パッド31との間に入出力保護回路35が設けられている。
パッド31との間に入出力保護回路35が設けられている。
すなわち、内部増幅回路42の反転入力端子IN（−）と
なる電界効果トランジスタT1のゲートＧとパッド31との
間に、第２の抵抗素子R21,R22と、該第２の抵抗素子R2
1、R22に接続された第２のダイオード素子D21,D22から
成る第２の保護回路34が接続されている。
なる電界効果トランジスタT1のゲートＧとパッド31との
間に、第２の抵抗素子R21,R22と、該第２の抵抗素子R2
1、R22に接続された第２のダイオード素子D21,D22から
成る第２の保護回路34が接続されている。
このことで、電界効果トランジスタT1,T2を含み構成
された内部増幅回路42のゲートＧへの異常電圧Ehの波及
を極力阻止することが可能となる。
された内部増幅回路42のゲートＧへの異常電圧Ehの波及
を極力阻止することが可能となる。
これにより、内部増幅回路42の低出力インピーダンス
条件を維持しつつ、入出力素子の静電耐圧を向上を図る
ことが可能となる。
条件を維持しつつ、入出力素子の静電耐圧を向上を図る
ことが可能となる。
以上説明したように、本発明の回路によれば内部回路
の出力端子とパッドとの間に第１の保護回路が接続さ
れ、その入力端子の一端子とパンドとの間に第２の保護
回路が接続されている。
の出力端子とパッドとの間に第１の保護回路が接続さ
れ、その入力端子の一端子とパンドとの間に第２の保護
回路が接続されている。
このため、パッドに異常電圧Ehが不本意に侵入した場
合に、第１の保護回路により内部回路の出力トランジス
タ等を保護することができる。また、第２の保護回路に
より内部回路の入力トランジスタ等を保護することがで
きる。
合に、第１の保護回路により内部回路の出力トランジス
タ等を保護することができる。また、第２の保護回路に
より内部回路の入力トランジスタ等を保護することがで
きる。
また、本発明の装置によれば、内部回路と同一の半導
体基板に、第１及び第２の一導電型不純物拡散層、第１
及び第２の反対導電型不純物拡散層並びに高抵抗層が形
成されており、これらの不純物拡散層、高抵抗層及び内
部回路が第１〜第６の配線層により選択的に接続されて
いるので、上記構造の半導体集積回路が実現される。
体基板に、第１及び第２の一導電型不純物拡散層、第１
及び第２の反対導電型不純物拡散層並びに高抵抗層が形
成されており、これらの不純物拡散層、高抵抗層及び内
部回路が第１〜第６の配線層により選択的に接続されて
いるので、上記構造の半導体集積回路が実現される。
これにより、内部回路の低出力インピーダンス条件を
維持しつつ、入出力素子の静電耐圧を向上を図ることが
可能となる。
維持しつつ、入出力素子の静電耐圧を向上を図ることが
可能となる。
第１図は、本発明に係る半導体集積回路の原理図、 第２図は、本発明に係る半導体集積回路装置の原理図、 第３図は、本発明の第１の実施例に係るボルテージフォ
ロア回路の構成図、 第４図は、本発明の各実施例に係る入出力保護回路の抵
抗配置パターン図、 第５図は、本発明の第２の実施例に係るボルテージフォ
ロア回路の構成図、 第６図は、従来例に係る半導体集積回路装置の構成図、 第７図は、従来例に係る出力保護回路の抵抗配置パター
ン図である。 （符号の説明） 11……パッド、 12,22……内部回路、 13,23……第１の保護回路、 14,24……第２の保護回路、 25……同一基板、 R11〜R1n……第１の抵抗素子、 R21〜R2n……第２の抵抗素子、 D11〜D1n……第１のダイオード素子、 D21〜D2n……第２のダイオード素子、 Ｑ……バイポーラトランジスタ素子、 Ｔ……電界効果トランジスタ素子、 IN1〜INn……入力端子、 OT……出力端子、 ＶCC……高電位側電源線、 ＧND……低電位側電源線、 H1〜H6……第１〜第６の配線層（第１〜第６のアルミ配
線層）、 J1〜J10……第１〜第10の接続部 P1,P2……第1,第２の一導電型の不純物拡散層（第1,第
２のｐ型不純物拡散層）、 N1,N2……第1,第２の反対導電型の不純物拡散層（第1,
第２のｎ型不純物拡散層）、 L1〜L5……距離（窓間距離）。
ロア回路の構成図、 第４図は、本発明の各実施例に係る入出力保護回路の抵
抗配置パターン図、 第５図は、本発明の第２の実施例に係るボルテージフォ
ロア回路の構成図、 第６図は、従来例に係る半導体集積回路装置の構成図、 第７図は、従来例に係る出力保護回路の抵抗配置パター
ン図である。 （符号の説明） 11……パッド、 12,22……内部回路、 13,23……第１の保護回路、 14,24……第２の保護回路、 25……同一基板、 R11〜R1n……第１の抵抗素子、 R21〜R2n……第２の抵抗素子、 D11〜D1n……第１のダイオード素子、 D21〜D2n……第２のダイオード素子、 Ｑ……バイポーラトランジスタ素子、 Ｔ……電界効果トランジスタ素子、 IN1〜INn……入力端子、 OT……出力端子、 ＶCC……高電位側電源線、 ＧND……低電位側電源線、 H1〜H6……第１〜第６の配線層（第１〜第６のアルミ配
線層）、 J1〜J10……第１〜第10の接続部 P1,P2……第1,第２の一導電型の不純物拡散層（第1,第
２のｐ型不純物拡散層）、 N1,N2……第1,第２の反対導電型の不純物拡散層（第1,
第２のｎ型不純物拡散層）、 L1〜L5……距離（窓間距離）。
フロントページの続き (56)参考文献 特開 昭64−12606（ＪＰ，Ａ) 特開 昭62−239566（ＪＰ，Ａ) 特開 昭63−252462（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03F 1/52 H01L 27/06 H01L 29/78
Claims (6)
- 【請求項１】パッドと、 出力端子及び複数の入力端子を備えた内部回路と、 前記出力端子と前記パッドとの間に直列接続された複数
の第１の抵抗素子と、これらの第１の抵抗素子と高電位
側電源線及び低電位側電源線との間に接続された複数の
第１のダイオード素子とにより構成された第１の保護回
路と、 前記複数の入力端子のうちの１つの端子と前記パッドと
の間に直列接続された複数の第２の抵抗素子と、これら
の第２の抵抗素子と前記高電位側電源線及び前記低電位
側電源線との間に接続された複数の第２のダイオード素
子とにより構成された第２の保護回路とを有し、 前記第２の抵抗素子の抵抗値が前記第１の抵抗素子の抵
抗値よりも大きいことを特徴とする半導体集積回路。 - 【請求項２】請求項１に記載の半導体集積回路におい
て、 前記内部回路がバイポーラトランジスタ素子を含み構成
され、前記バイポーラトランジスタ素子のベースが前記
複数の入力端子のうちの１つの端子に接続されているこ
とを特徴とする半導体集積回路。 - 【請求項３】請求項１に記載の半導体集積回路におい
て、 前記内部回路が電界効果トランジスタ素子を含み構成さ
れ、前記電界効果トランジスタ素子のゲートが前記複数
の入力端子のうちの１つの端子に接続されていることを
特徴とする半導体集積回路。 - 【請求項４】請求項１に記載の半導体集積回路におい
て、 前記第１及び第２のダイオード素子は、電源線又は接地
線に接続されていることを特徴とする半導体集積回路。 - 【請求項５】半導体基板に形成され、出力端子及び複数
の入力端子を有する内部回路と、 前記半導体基板に形成され、相互に離隔した位置に第１
及び第２の接続部を有する第１の一導電型不純物拡散層
と、 前記半導体基板に前記第１の一導電型不純物拡散層に隣
接して形成され、相互に離隔した位置に第３及び第４の
接続部を有する第１の反対導電型不純物拡散層と、 前記半導体基板に形成され、相互に離隔した位置に第５
及び第６の接続部を有する第２の一導電型不純物拡散層
と、 前記半導体基板に前記第２の一導電型不純物拡散層に隣
接して形成され、相互に離隔した位置に第７及び第８の
接続部を有する第２の反対導電型不純物拡散層と、 前記半導体基板に前記第２の反対導電型不純物拡散層に
隣接して形成され、相互に離隔した位置に第９及び第10
の接続部を有する高抵抗層と、 前記第１及び第５の接続部とパッドとを接続する第１の
配線層と、 前記第２の接続部と前記第３の接続部とを接続する第２
の配線層と、 前記第４の接続部と前記内部回路の前記出力端子とを接
続する第３の配線層と、 前記第６の接続部と前記第７の接続部とを接続する第４
の配線層と、 前記第８の接続部と前記第９の接続部とを接続する第５
の配線層と、 前記第10の接続部と前記内部回路の前記複数の入力端子
のうちの１つの端子とを接続する第６の配線層と を有することを特徴とする半導体集積回路装置。 - 【請求項６】請求項５に記載の半導体集積回路装置にお
いて、 前記第１及び第２の接続部の間の距離、前記第３及び第
４の接続部間の距離が、前記第５及び第６の接続部間の
距離、前記第７及び第８の接続部間の距離よりも大きく
設定されていることを特徴とする半導体集積回路装置。
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|---|---|---|---|
| JP2111414A JP2838836B2 (ja) | 1990-04-26 | 1990-04-26 | 半導体集積回路及び半導体集積回路装置 |
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| US08/687,832 US5650652A (en) | 1990-04-26 | 1996-07-26 | Input/output protection circuit and semiconductor device having the same |
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|---|---|---|---|
| JP2111414A JP2838836B2 (ja) | 1990-04-26 | 1990-04-26 | 半導体集積回路及び半導体集積回路装置 |
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ID=14560567
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| JP2111414A Expired - Fee Related JP2838836B2 (ja) | 1990-04-26 | 1990-04-26 | 半導体集積回路及び半導体集積回路装置 |
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| KR (1) | KR950003910B1 (ja) |
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| US6309245B1 (en) | 2000-12-18 | 2001-10-30 | Powerwave Technologies, Inc. | RF amplifier assembly with reliable RF pallet ground |
| DE10248149B4 (de) * | 2002-10-15 | 2011-09-29 | Lantiq Deutschland Gmbh | Treiberschaltung mit frequenzabhängiger Signalrückkopplung |
| US7957111B2 (en) * | 2008-02-15 | 2011-06-07 | Analog Devices, Inc. | Differential current output driver with overvoltage protection |
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| JP5550844B2 (ja) * | 2009-03-30 | 2014-07-16 | ラピスセミコンダクタ株式会社 | 半導体集積回路 |
| KR101876439B1 (ko) * | 2017-01-02 | 2018-07-10 | 동서대학교산학협력단 | 조립식 블록형 회로설계를 위한 기능형 아날로그 모듈, 그리고 이를 포함하는 조립식 블록형 회로설계 모듈 시스템 |
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| NL8100242A (nl) * | 1981-01-20 | 1982-08-16 | Philips Nv | Overspanningsbeveiliging van een lijncircuit. |
| JPS6132464A (ja) * | 1984-07-24 | 1986-02-15 | Nec Corp | Ｃｍｏｓ型集積回路装置 |
| JPS6325976A (ja) * | 1986-07-18 | 1988-02-03 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0795658B2 (ja) * | 1987-07-06 | 1995-10-11 | 沖電気工業株式会社 | 集積回路の保護回路 |
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-
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- 1990-04-26 JP JP2111414A patent/JP2838836B2/ja not_active Expired - Fee Related
-
1991
- 1991-04-24 EP EP91106606A patent/EP0454091B1/en not_active Expired - Lifetime
- 1991-04-24 DE DE69104642T patent/DE69104642T2/de not_active Expired - Fee Related
- 1991-04-26 KR KR1019910006777A patent/KR950003910B1/ko not_active IP Right Cessation
-
1996
- 1996-07-26 US US08/687,832 patent/US5650652A/en not_active Expired - Fee Related
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|---|---|
| KR910019332A (ko) | 1991-11-30 |
| EP0454091A3 (en) | 1991-11-27 |
| DE69104642T2 (de) | 1995-05-04 |
| JPH048003A (ja) | 1992-01-13 |
| KR950003910B1 (ko) | 1995-04-20 |
| EP0454091B1 (en) | 1994-10-19 |
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| EP0454091A2 (en) | 1991-10-30 |
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