JPH05335494A - 静電保護回路 - Google Patents
静電保護回路Info
- Publication number
- JPH05335494A JPH05335494A JP16367292A JP16367292A JPH05335494A JP H05335494 A JPH05335494 A JP H05335494A JP 16367292 A JP16367292 A JP 16367292A JP 16367292 A JP16367292 A JP 16367292A JP H05335494 A JPH05335494 A JP H05335494A
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- power supply
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は入出力端子に付加されるダイ
オード接合容量を低減して、高い周波数帯で問題となる
集積回路の電気的特性の劣化を低減することである。 【構成】 本発明の静電保護回路５はコレクタを共通と
する２個のＮＰＮトランジスタのコレクタを正電源２に
接続し、第１のＮＰＮトランジスタのベースとエミッタ
を短絡して入出力端子４に接続すると共に第２のＮＰＮ
トランジスタのエミッタに接続する。第２のＮＰＮトラ
ンジスタのベースを負電源３に接続している。ＮＰＮト
ランジスタのベース，エミッタ間ダイオード１２が入出
力端子とマイナス電源間に接続されるので、コレクタ，
サブストレート間の接合容量は入出力端子４に直接付加
されず、高周波特性は劣化しない。
オード接合容量を低減して、高い周波数帯で問題となる
集積回路の電気的特性の劣化を低減することである。 【構成】 本発明の静電保護回路５はコレクタを共通と
する２個のＮＰＮトランジスタのコレクタを正電源２に
接続し、第１のＮＰＮトランジスタのベースとエミッタ
を短絡して入出力端子４に接続すると共に第２のＮＰＮ
トランジスタのエミッタに接続する。第２のＮＰＮトラ
ンジスタのベースを負電源３に接続している。ＮＰＮト
ランジスタのベース，エミッタ間ダイオード１２が入出
力端子とマイナス電源間に接続されるので、コレクタ，
サブストレート間の接合容量は入出力端子４に直接付加
されず、高周波特性は劣化しない。
Description
【０００１】
【産業上の利用分野】本回路は静電保護回路に係り、特
に集積回路（以下、ＩＣという）の静電破壊を防止する
保護回路に関する。
に集積回路（以下、ＩＣという）の静電破壊を防止する
保護回路に関する。
【０００２】
【従来の技術】従来、集積回路の静電破壊防止対策とし
ては、電流を制限すること、エネルギーの放電時定
数を大きくすること、静電エネルギーをバイパスする
こと等が挙げられる。
ては、電流を制限すること、エネルギーの放電時定
数を大きくすること、静電エネルギーをバイパスする
こと等が挙げられる。
【０００３】一般には、入力端子に直列に抵抗を付加し
て電流の制限あるいは放電時定数の増大を図る例や、保
護する端子間にダイオードを付加しバイパスする例、ま
たはこれら２つを並用する例が知られている。
て電流の制限あるいは放電時定数の増大を図る例や、保
護する端子間にダイオードを付加しバイパスする例、ま
たはこれら２つを並用する例が知られている。
【０００４】図５〜図６はダイオードを付加した従来例
を示しており、従来の静電保護回路５は、プラス電源２
およびマイナス電源３と入出力端子４との間に設けられ
ており、静電保護回路５はダイオード素子１６，１７で
構成されている。プラスマイナス電源２，３に接続され
ている集積回路１は、多数の入出力端子６，７を有して
おり、これら入出力端子６，７の中の１つとして入出力
端子４がある。
を示しており、従来の静電保護回路５は、プラス電源２
およびマイナス電源３と入出力端子４との間に設けられ
ており、静電保護回路５はダイオード素子１６，１７で
構成されている。プラスマイナス電源２，３に接続され
ている集積回路１は、多数の入出力端子６，７を有して
おり、これら入出力端子６，７の中の１つとして入出力
端子４がある。
【０００５】
【発明が解決しようとする課題】前述した従来の静電破
壊対策として、入出力端子に直列抵抗を付加する例で
は、数百Ω以上の抵抗値を必要とするため、内部回路の
入力容量との組合せにより、高域周波数が減衰するとい
う欠点がある。
壊対策として、入出力端子に直列抵抗を付加する例で
は、数百Ω以上の抵抗値を必要とするため、内部回路の
入力容量との組合せにより、高域周波数が減衰するとい
う欠点がある。
【０００６】一方、図５〜図６に示したように保護する
端子間に逆接続のダイオード１６，１７を付加する側で
は、ダイオード１６，１７は静電エネルギーをバイパス
または吸収するために、内部回路より十分小さな動作抵
抗と大きな許容電力とを要求されている。ダイオードと
してより大きな面積の方が効果的であるが、大きな面積
のダイオードはその接合容量が増大する。さらに、一般
にはコレクタ，ベース間ダイオードを使用するので、コ
レクタ，サブストレート間の接合容量が入出力端子４に
付加されるため、周波数高域特性が劣化するという欠点
がある。
端子間に逆接続のダイオード１６，１７を付加する側で
は、ダイオード１６，１７は静電エネルギーをバイパス
または吸収するために、内部回路より十分小さな動作抵
抗と大きな許容電力とを要求されている。ダイオードと
してより大きな面積の方が効果的であるが、大きな面積
のダイオードはその接合容量が増大する。さらに、一般
にはコレクタ，ベース間ダイオードを使用するので、コ
レクタ，サブストレート間の接合容量が入出力端子４に
付加されるため、周波数高域特性が劣化するという欠点
がある。
【０００７】本発明の目的は前記諸欠点が解決され、周
波数特性を劣化させずに静電エネルギーに対する保護が
図れるようにした静電保護回路を提供することにある。
すなわち本発明の静電保護回路の目的は高い周波数帯で
問題となる電気的特性の劣化を低減し、静電破壊対策を
強化することにある。
波数特性を劣化させずに静電エネルギーに対する保護が
図れるようにした静電保護回路を提供することにある。
すなわち本発明の静電保護回路の目的は高い周波数帯で
問題となる電気的特性の劣化を低減し、静電破壊対策を
強化することにある。
【０００８】
【課題を解決するための手段】本発明の構成は半導体基
板上に設けられた電子回路の入出力端子を外部より侵入
する静電気から保護する静電保護回路において、コレク
タを共通とする２個のＮＰＮトランジスタのコレクタを
前記電子回路の第１の電源に接続し、第１のＮＰＮトラ
ンジスタのベースとエミッタを短絡して前記入出力端子
に接続すると共に、第２のＮＰＮトランジスタのエミッ
タに接続し、第２のＮＰＮトランジスタのベースを前記
電子回路の第２の電源に接続している。あるいは、前記
第２のＮＰＮトランジスタのベースと前記第２の電源と
の間に前記ＮＰＮトランジスタとコレクタを共通とする
Ｎ個のＮＰＮトランジスタのベース，エミッタ間ダイオ
ードが正常使用時に電位的に逆方向で直列に接続してい
る。
板上に設けられた電子回路の入出力端子を外部より侵入
する静電気から保護する静電保護回路において、コレク
タを共通とする２個のＮＰＮトランジスタのコレクタを
前記電子回路の第１の電源に接続し、第１のＮＰＮトラ
ンジスタのベースとエミッタを短絡して前記入出力端子
に接続すると共に、第２のＮＰＮトランジスタのエミッ
タに接続し、第２のＮＰＮトランジスタのベースを前記
電子回路の第２の電源に接続している。あるいは、前記
第２のＮＰＮトランジスタのベースと前記第２の電源と
の間に前記ＮＰＮトランジスタとコレクタを共通とする
Ｎ個のＮＰＮトランジスタのベース，エミッタ間ダイオ
ードが正常使用時に電位的に逆方向で直列に接続してい
る。
【０００９】
【実施例】図１は本発明の第１実施例の静電保護回路を
示す等価回路図であり、図２はその構造概念図である。
図１において、半導体集積回路１は正電源２と負電源３
とに接続され、静電保護回路は正負電源２，３間に接続
された３個のダイオード１１，１２，１３から構成され
る。正電源２と１つの入出力端子４との間にはダイオー
ド１１が、入出力端子４と負電源３との間にはダイオー
ド１２が、正電源２と負電源３との間にはダイオード１
３がそれぞれ接続される。
示す等価回路図であり、図２はその構造概念図である。
図１において、半導体集積回路１は正電源２と負電源３
とに接続され、静電保護回路は正負電源２，３間に接続
された３個のダイオード１１，１２，１３から構成され
る。正電源２と１つの入出力端子４との間にはダイオー
ド１１が、入出力端子４と負電源３との間にはダイオー
ド１２が、正電源２と負電源３との間にはダイオード１
３がそれぞれ接続される。
【００１０】ここでダイオード１１は第１のＮＰＮトラ
ンジスタのコレクタ，ベース間ダイオード、ダイオード
１２は第２のＮＰＮトランジスタのベース，エミッタ間
ダイオード、ダイオード１３は第２のＮＰＮトランジス
タのコレクタ，ベース間ダイオードである。６，７は他
の入出力端子を示す。
ンジスタのコレクタ，ベース間ダイオード、ダイオード
１２は第２のＮＰＮトランジスタのベース，エミッタ間
ダイオード、ダイオード１３は第２のＮＰＮトランジス
タのコレクタ，ベース間ダイオードである。６，７は他
の入出力端子を示す。
【００１１】図１において端子４に静電気（＋電荷）が
侵入したとき、正電源２へ通るパスは順方向ダイオード
１１である。端子４と正電源２との間で制限される電圧
は１．０Ｖ未満であり、さらに直列抵抗も低く、集積回
路１を十分保護できる。次に負電源３へ通るパスは、逆
方向ダイオード１２である。このとき、端子４と一電源
３との間で制限される電圧は逆方向ダイオード１２によ
る逆耐圧で決まる。この逆耐圧が集積回路１の静電耐圧
より低く設計される場合に集積回路１を保護できる。こ
の逆耐圧は使用電源電圧の１．５倍を超える範囲で、で
きる限り低い方が望ましい。
侵入したとき、正電源２へ通るパスは順方向ダイオード
１１である。端子４と正電源２との間で制限される電圧
は１．０Ｖ未満であり、さらに直列抵抗も低く、集積回
路１を十分保護できる。次に負電源３へ通るパスは、逆
方向ダイオード１２である。このとき、端子４と一電源
３との間で制限される電圧は逆方向ダイオード１２によ
る逆耐圧で決まる。この逆耐圧が集積回路１の静電耐圧
より低く設計される場合に集積回路１を保護できる。こ
の逆耐圧は使用電源電圧の１．５倍を超える範囲で、で
きる限り低い方が望ましい。
【００１２】以上静電気の正電荷が端子４に侵入した場
合を述べたが、逆に静電気の負電荷が端子４に侵入した
場合についても、同様に端子４に接続されるダイオード
１１が逆方向に、ダイオード１２が順方向に動作し、正
電源２及び負電源３へのパスを形成し、集積回路１を保
護する。
合を述べたが、逆に静電気の負電荷が端子４に侵入した
場合についても、同様に端子４に接続されるダイオード
１１が逆方向に、ダイオード１２が順方向に動作し、正
電源２及び負電源３へのパスを形成し、集積回路１を保
護する。
【００１３】前述の負電源３へ通るパスでは逆方向ダイ
オード１２はＮＰＮトランジスタのベースエミッタ間ダ
イオードで構成しているので、コレクタ，サブストレー
ト間の接合容量が端子４に直接付加されず、従来のコレ
クタ，ベース間ダイオードで構成した場合に比べて一般
に接合容量は２分の１以下であり、端子４に付加される
容量を低減でき、周波数高域特性に与える影響は少な
い。
オード１２はＮＰＮトランジスタのベースエミッタ間ダ
イオードで構成しているので、コレクタ，サブストレー
ト間の接合容量が端子４に直接付加されず、従来のコレ
クタ，ベース間ダイオードで構成した場合に比べて一般
に接合容量は２分の１以下であり、端子４に付加される
容量を低減でき、周波数高域特性に与える影響は少な
い。
【００１４】図３は本発明の第２実施例の静電保護回路
を示す等価回路図であり、図４はその構造概念図であ
る。コレクタを共通とした３個のＮＰＮトランジスタで
構成した例である。図３において、集積回路１が正電源
２と負電源３とに接続され、正負電源２，３に接続され
た本実施例の５個のダイオード１１，１２，１３，１
４，１５で構成される。正電源２と１つの入出力端子４
との間にダイオード１１、入出力端子４と負電源３との
間にダイオード１２，１４が直列にそれぞれ逆方向に接
続される。さらに正電源２とダイオード１２，１４の中
間接続点との間にダイオード１３、正電源２と負電源３
との間にダイオード１５がそれぞれ逆方向に接続され
る。
を示す等価回路図であり、図４はその構造概念図であ
る。コレクタを共通とした３個のＮＰＮトランジスタで
構成した例である。図３において、集積回路１が正電源
２と負電源３とに接続され、正負電源２，３に接続され
た本実施例の５個のダイオード１１，１２，１３，１
４，１５で構成される。正電源２と１つの入出力端子４
との間にダイオード１１、入出力端子４と負電源３との
間にダイオード１２，１４が直列にそれぞれ逆方向に接
続される。さらに正電源２とダイオード１２，１４の中
間接続点との間にダイオード１３、正電源２と負電源３
との間にダイオード１５がそれぞれ逆方向に接続され
る。
【００１５】図３において端子４に静電気（正電荷）が
侵入したとき、正電源２に通るパスは順方向ダイオード
１１を通るパスと、逆方向ダイオード１２と順方向ダイ
オード１３を通るパスがある。順方向ダイオード１１を
通るパスでは、端子４と正電源２との間で制限される電
圧は１．０Ｖ未満であり、さらに直列抵抗も低く集積回
路１を十分保護できる。ダイオード１２，１３を通るパ
スでは、逆方向ダイオード１２による逆耐圧でほぼ決ま
るが、順方向ダイオード１３が接続されている分、静電
耐圧は強くなる。次に負電源３へ通るパスは、逆方向ダ
イオード１２，１４を通るパスがあり、ダイオード１
２，１４の逆耐圧でほぼ決まるが、ダイオード１２，１
４を直列接続しているので、逆方向ダイオード１個の場
合よりも静電耐圧は強くなる。つまり本実施例はダイオ
ードの逆耐圧が低い場合特に有効である。
侵入したとき、正電源２に通るパスは順方向ダイオード
１１を通るパスと、逆方向ダイオード１２と順方向ダイ
オード１３を通るパスがある。順方向ダイオード１１を
通るパスでは、端子４と正電源２との間で制限される電
圧は１．０Ｖ未満であり、さらに直列抵抗も低く集積回
路１を十分保護できる。ダイオード１２，１３を通るパ
スでは、逆方向ダイオード１２による逆耐圧でほぼ決ま
るが、順方向ダイオード１３が接続されている分、静電
耐圧は強くなる。次に負電源３へ通るパスは、逆方向ダ
イオード１２，１４を通るパスがあり、ダイオード１
２，１４の逆耐圧でほぼ決まるが、ダイオード１２，１
４を直列接続しているので、逆方向ダイオード１個の場
合よりも静電耐圧は強くなる。つまり本実施例はダイオ
ードの逆耐圧が低い場合特に有効である。
【００１６】一方、端子４に静電気の負電荷が侵入した
ときに付いても同様に、端子４に接続されるダイオード
１１が逆方向、ダイオード１２，１４が順方向、ダイオ
ード１３が逆方向に動作し、正電源２及び負電源３への
パスを形成し、集積回路１を保護する。
ときに付いても同様に、端子４に接続されるダイオード
１１が逆方向、ダイオード１２，１４が順方向、ダイオ
ード１３が逆方向に動作し、正電源２及び負電源３への
パスを形成し、集積回路１を保護する。
【００１７】前述の負電源３へ通るパスでは逆方向ダイ
オード１２，１４はＮＰＮトランジスタのベース，エミ
ッタ間ダイオードが直列に接続されて構成しているの
で、コレクタ，サブストレート間の接合容量が端子４に
直接付加されず端子４に付加される容量を低減でき、周
波数高域特性に与える影響は少ない。
オード１２，１４はＮＰＮトランジスタのベース，エミ
ッタ間ダイオードが直列に接続されて構成しているの
で、コレクタ，サブストレート間の接合容量が端子４に
直接付加されず端子４に付加される容量を低減でき、周
波数高域特性に与える影響は少ない。
【００１８】さらにコレクタを共通とするＮ個のＮＰＮ
トランジスタのベース，エミッタ間ダイオードを正常使
用時に、電位的に逆方向となるように直列に接続した場
合にも同様の効果が得られる。
トランジスタのベース，エミッタ間ダイオードを正常使
用時に、電位的に逆方向となるように直列に接続した場
合にも同様の効果が得られる。
【００１９】
【発明の効果】以上説明したように本発明の静電保護回
路は、コレクタを共通とする２個のＮＰＮトランジスタ
のコレクタを正電源に接続し、第１のＮＰＮトランジス
タのベースとエミッタを短絡して入出力端子に接続する
とともに第２のＮＰＮトランジスタのエミッタに接続
し、第２のＮＰＮトランジスタのベースを負電源に接続
している。あるいは、第２のＮＰＮトランジスタのベー
スと負電源との間に、コレクタを共通とするＮ個のＮＰ
Ｎトランジスタのベース，エミッタ間ダイオードが正常
使用時に電位的に逆方向となるように直列に接続してい
る。従来の静電保護ダイオードでは、コレクタサブスト
レート間につく寄生容量は逆耐圧が高く、また順方向動
作抵抗が大きいため静電保護の効果が少なく、さらに入
出力端子に寄生容量が直接付加されるために高周波特性
を劣化させていたが、本発明によりコレクタサブストレ
ート間の寄生容量は入出力端子に直接付加されないの
で、高周波特性の改善が図られる。
路は、コレクタを共通とする２個のＮＰＮトランジスタ
のコレクタを正電源に接続し、第１のＮＰＮトランジス
タのベースとエミッタを短絡して入出力端子に接続する
とともに第２のＮＰＮトランジスタのエミッタに接続
し、第２のＮＰＮトランジスタのベースを負電源に接続
している。あるいは、第２のＮＰＮトランジスタのベー
スと負電源との間に、コレクタを共通とするＮ個のＮＰ
Ｎトランジスタのベース，エミッタ間ダイオードが正常
使用時に電位的に逆方向となるように直列に接続してい
る。従来の静電保護ダイオードでは、コレクタサブスト
レート間につく寄生容量は逆耐圧が高く、また順方向動
作抵抗が大きいため静電保護の効果が少なく、さらに入
出力端子に寄生容量が直接付加されるために高周波特性
を劣化させていたが、本発明によりコレクタサブストレ
ート間の寄生容量は入出力端子に直接付加されないの
で、高周波特性の改善が図られる。
【図１】本発明の第１実施例の等価回路図である。
【図２】本発明の第１実施例の構造概念図である。
【図３】本発明の第２実施例の等価回路図である。
【図４】本発明の第２実施例の構造概念図である。
【図５】従来の静電保護回路の回路図である。
【図６】従来の静電保護回路の構造概念図である。
１ 集積回路 ２ 正電源 ３ 負電源 ５ 静電保護回路 ４，６，７ 入出力端子 １１，１２，１３，１４，１５，１６，１７ 静電保護
回路を構成するダイオード素子
回路を構成するダイオード素子
Claims (2)
- 【請求項１】 半導体基板上に設けられた電子回路を入
出力端子を介して外部より侵入する静電気から保護する
静電保護回路において、コレクタを共通とする第１及び
第２のＮＰＮトランジスタのコレクタを前記電子回路の
第１の電源に接続し、第１のＮＰＮトランジスタのベー
スとエミッタを短絡して前記入出力端子に接続すると共
に第２のＮＰＮトランジスタのエミッタに接続し、第２
のＮＰＮトランジスタのベースを前記電子回路の第２の
電源に接続したことを特徴とする静電保護回路。 - 【請求項２】 請求項１の第２のＮＰＮトランジスタの
ベースと第２の電源との間に、前記ＮＰＮトランジスタ
とコレクタを共通としたＮ個のＮＰＮトランジスタのベ
ース，エミッタ間ダイオードを正常使用時に電位的に逆
方向で直列に接続したことを特徴とする静電保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16367292A JPH05335494A (ja) | 1992-05-29 | 1992-05-29 | 静電保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16367292A JPH05335494A (ja) | 1992-05-29 | 1992-05-29 | 静電保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335494A true JPH05335494A (ja) | 1993-12-17 |
Family
ID=15778404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16367292A Pending JPH05335494A (ja) | 1992-05-29 | 1992-05-29 | 静電保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335494A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5710452A (en) * | 1995-04-03 | 1998-01-20 | Nec Corporation | Semiconductor device having electrostatic breakdown protection circuit |
-
1992
- 1992-05-29 JP JP16367292A patent/JPH05335494A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5710452A (en) * | 1995-04-03 | 1998-01-20 | Nec Corporation | Semiconductor device having electrostatic breakdown protection circuit |
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