JP3997857B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、静電放電（ＥＳＤ）保護回路を備えた半導体集積回路装置に関するものであり、特に入出力回路のＥＳＤ保護能力が向上されたＥＳＤ保護回路を有するものに関する。
【０００２】
【従来の技術】
近年、半導体集積回路装置は、プロセス分野の微細化及び高密度化の技術進歩に応じて高集積化が進み、それに伴い静電放電（以下、サージと称す）によってもたらされるダメージに弱くなってきている。例えば、外部接続用パッドから侵入するサージによって入力回路、出力回路、入出力回路や内部回路などの素子が破壊されたり、素子の性能が低下する可能性が大きくなっている。そのため、外部接続用パッドに付随して、入力回路、出力回路、入出力回路や内部回路をサージから保護するための保護回路が備えられていることが多くなってきている。
【０００３】
図５は、従来の静電放電保護回路を有する半導体集積回路装置の出力回路及びその周辺の構成を示す電気回路図である。図５に示すように、この半導体集積回路装置は、外部接続用パッド１０１と、静電放電保護回路１０２と、出力回路１０３と、出力プリバッファ回路１０４と、内部回路１２１とを備えており、静電放電保護回路１０２によって外部接続用パッド１０１から侵入するサージから出力回路１０３を保護するように構成されている。
【０００４】
静電放電保護回路１０２は、外部接続用パッド１０１と出力回路１０３との間に設けられており、ＰＭＩＳトランジスタ１０５と、ＮＭＩＳトランジスタ１０６と、抵抗体１０７及び抵抗体１０８とを有している。そして、ＰＭＩＳトランジスタ１０５は、電源電圧ＶＤＤを供給するための電源ライン１１９に接続されるソースと、抵抗体１０７を介在させて電源ライン１１９に接続されるゲートと、外部接続用パッド１０１に接続されるドレインと、電源ライン１１９に接続される基板領域（ｎウェル）とを有している。また、ＮＭＯＳトランジスタ１０６は、接地電圧ＶＳＳを供給するための接地ライン１２０に接続されるソースと、抵抗体１０８を介在させて接地ライン１２０に接続されるゲートと、外部接続用パッド１０１に接続されるドレインと、接地ライン１２０に接続される基板領域（ｐウェル）とを有している。
【０００５】
出力回路１０３は、静電放電保護回路１０２と出力プリバッファ回路１０４との間に設けられており、ＰＭＩＳトランジスタ１１１と、ＮＭＩＳトランジスタ１１２とを有している。そして、ＰＭＩＳトランジスタ１１１は、電源ライン１１９に接続されるソースと、出力プリバッファ回路１０４の第１のプリバッファ１１５の出力端子に接続されるゲートと、外部接続用パッド１０１に接続されるドレインと、電源ライン１１９に接続される基板領域（ｎウェル）とを有している。また、ＮＭＩＳトランジスタ１１２は、接地ライン１２０に接続されるソースと、出力プリバッファ回路１０４の第２のプリバッファ１１７の出力端子に接続されるゲートと、外部接続用パッド１０１に接続されるドレインと、接地ライン１２０に接続される基板領域（ｐウェル）とを有している。
【０００６】
出力プリバッファ回路１０４は、内部回路１２１からの出力信号を増幅するためのものであり、内部回路１２１と出力回路１０３との間に設けられており、最終段に第１のプリバッファ１１５を備えた第１のプリバッファ回路１１６と、最終段に第２のプリバッファ１１７を備えた第２のプリバッファ回路１１８とを有している。第１のプリバッファ１１５には、電源ライン１１９に接続される電源電圧供給用端子と、接地ライン１２０に接続される接地端子と、出力回路１０３のＰＭＩＳトランジスタ１１１のゲートに接続される出力端子と、内部回路１２１に接続される入力端子とが設けられている。また、第２のプリバッファ１１７には、電源ライン１１９に接続される電源電圧供給用端子と、接地ライン１２０に接続される接地端子と、出力回路１０３のＮＭＩＳトランジスタ１１２のゲートに接続される出力端子と、内部回路１２１に接続される入力端子とが設けられている。なお、第１のプリバッファ回路１１６及び第２のプリバッファ回路１１８には、内部回路１２１からの出力信号の増幅度合いに応じて、それぞれ複数のプリバッファが設けられている。そして、第１のプリバッファ回路１１６内の最終段の第１のプリバッファ１１５の出力端子と、第２のプリバッファ回路１１８内の最終段の第２のプリバッファ１１７の出力端子とからは、高低が逆又は同一の出力信号が出力されるように、第１，第２のプリバッファ回路１１６，１１８は、構成されている。
【０００７】
以上のように構成された従来の半導体集積回路装置によれば、電源ライン１１９と外部接続用パッド１０１との間に加わるサージは、ＰＭＩＳトランジスタ１０５がブレークダウンすることにより吸収され、接地ライン１２０と出力外部接続用パッド１０１との間に加わるサージは、ＮＭＩＳトランジスタ１０６がブレークダウンすることにより吸収される。従って、外部から外部接続用パッド１０１を通じて侵入するサージから出力回路１０３を効果的に保護することができる。
【０００８】
ところで、半導体集積回路装置は、ユーザーに対してサージ破壊耐圧を保証する必要があるため、ＥＳＤ試験規格を満足する必要がある。近年、ＥＳＤ試験規格として、ＭＩＬ規格に代表される人体帯電モデル（ＨＢＭ）のＥＳＤ試験が世界標準になってきており、このＨＢＭ試験規格をクリアする必要がある。
【０００９】
図６（ａ），（ｂ）は、それぞれ順に、ＨＢＭ試験規格によるＥＳＤ試験を行うための評価回路の回路図、及びＭＩＬ規格によるＨＢＭ放電波形規定を示す波形図である。
【００１０】
図６（ａ）に示すように、評価回路は、容量Ｃ＝１００ｐＦを有する充放電用キャパシタ１５１に対して並列に設けられた２つの回路（図６（ａ）に示す左側の回路及び右側の回路）に、充電用電源１５０と、抵抗Ｒ＝１．５ｋΩを有する放電用抵抗体１５３とを配置している。そして、充放電用キャパシタ１５１の一方の電極に接続された切り換えスイッチ１５２を備え、この切り換えスイッチ１５２によって、充放電用キャパシタ１５１の一方の電極との接続を電圧可変型の充電用電源１５０の高電圧部と放電用抵抗体１５３とに交互に切り換えるように構成されている。また、充放電用キャパシタ１５１の他方の電極は、図６（ａ）に示す左側の回路においては充電用電源１５０の低電圧部に接続され、図６（ａ）に示す右側の回路においては、放電用抵抗体１５３に接続されている。そして、図６（ａ）に示す右側の回路において、充放電用キャパシタ１５１の他方の電極と放電用抵抗体１５３との間に、被試験デバイス１５４を介在させて、被試験デバイスのＥＳＤ試験を行うように構成されている。
【００１１】
この評価回路を用いたＥＳＤ試験では、まず切り換えスイッチ１５２により、充放電用キャパシタ１５１の一方の電極を充電用電源１５０に接続すると、図６（ａ）に示す左側の回路が閉回路になり、充電用電源１５０によって充放電用キャパシタ１５１の充電電圧が例えば４０００Ｖになるように電荷が蓄積される。その後、切り換えスイッチ１５２により、充放電用キャパシタ１５１の一方の電極を放電用抵抗体１５３に接続すると、図６（ａ）に示す右側の回路が閉回路になり、充放電用キャパシタ１５１に蓄積されている電荷が放電用抵抗体１５３を経て被試験デバイス１５４である半導体集積回路装置に印加される。
【００１２】
ＨＢＭ試験の放電波形の一例を図６（ｂ）に示す。図６（ｂ）において、横軸はストレス印加時間、縦軸はサージ電流、Ｔｒは立ち上がり時間、Ｔｄは減衰時間であり、このような放電波形規定に基づいて試験が行われる。
【００１３】
【発明が解決しようとする課題】
ところが、図５に示す従来の半導体集積回路装置に対して、ＨＢＭ試験規格（ＶＳＳ接地）によるＥＳＤ試験をした場合、出力回路１０３のＮＭＩＳトランジスタ１１２が集中的に破壊され、耐圧低下が生じるという不具合があった。
【００１４】
このＮＭＩＳトランジスタ１１２の破壊や耐圧低下は、以下の要因によるものであると思われる。
【００１５】
すなわち、電源ライン１１９をオープン状態にし、接地ライン１２０を接地電圧ＶＳＳに固定した状態で、外部接続用パッド１０１に正電荷を印加した場合、外部接続用パッド１０１から電源ライン１１９に至る回路において、ＰＭＩＳトランジスタ１０５のドレイン領域と基板領域との間のｐｎ接合部が寄生順方向ダイオード１０９となり、ＰＭＩＳトランジスタ１１１のドレイン領域と基板領域との間のｐｎ接合部が寄生順方向ダイオード１１３となる。一方、外部接続用パッド１０１から接地ライン１２０に至る回路において、ＮＭＩＳトランジスタ１０６のドレイン領域と基板領域との間のｐｎ接合部が寄生逆方向ダイオード１１０となり、ＮＭＩＳトランジスタ１１２のドレイン領域と基板領域との間のｐｎ接合部が寄生逆方向ダイオード１１４となる。
【００１６】
このため、外部接続用パッド１０１に印加された正電荷は、寄生順方向ダイオード１０９及び１１３を通って電源ライン１１９に流れ込み、電源ライン１１９の電位が上昇し、それに伴って第２のプリバッファ１１７の電源電圧供給用端子の電位が上昇する。このとき、静電放電保護回路１０２のＮＭＩＳトランジスタ１０６のゲートの電位は接地電位に固定されＯＦＦ状態、第２のプリバッファ１１７の電源電圧供給用端子の電位が上昇することにより、内部回路１２１の出力が不定のため、第２のプリバッファ１１７は“Ｈ”レベルを出力する場合があり、出力回路１０３のＮＭＩＳトランジスタ１１２がＯＮ状態になる。従って、ＮＭＩＳトランジスタ１０６に比べてＮＭＩＳトランジスタ１１２の方が先にトランジスタがＯＮ状態となると、静電放電電流（サージ電流）がＮＭＩＳトランジスタ１１２に集中して流れるため、ＮＭＩＳトランジスタ１１２が集中的に破壊され、耐圧低下が生じると考えられる。
【００１７】
本発明の目的は、ＨＢＭ試験規格によるサージ試験を満足することができるＥＳＤ保護能力を有する静電放電保護回路を備えた半導体集積回路装置を提供することにある。
【００１８】
【課題を解決するための手段】
本発明の半導体集積回路装置は、外部接続用パッドと、上記外部接続用パッドに接続され、第１のＮＭＩＳトランジスタを有する静電放電保護回路と、上記外部接続用パッドに接続され、第２のＮＭＩＳトランジスタを有する出力回路と、上記静電放電保護回路の上記第１のＮＭＩＳトランジスタを制御する制御回路と、上記静電放電保護回路、上記出力回路及び上記制御回路に接続された電源ラインと、上記静電放電保護回路、上記出力回路及び上記制御回路に接続された接地ラインとを備えている。
【００１９】
この構成によれば、ＥＳＤ試験の際に外部接続用パッドに正電荷が印加された場合、制御回路によって静電放電保護回路の第１のＮＭＩＳトランジスタを制御することにより、出力回路の第２のＮＭＩＳトランジスタへのサージ電流の集中を防ぎ、ＥＳＤ耐圧を向上することができる。
【００２０】
また、上記半導体集積回路装置において、上記静電放電保護回路は、ソースが上記電源ラインに接続され、ドレインが上記外部接続用パッドに接続され、ｎ型基板領域が上記電源ラインに接続されている第１のＰＭＩＳトランジスタと、ソースが上記接地ラインに接続され、ドレインが上記外部接続用パッドに接続されている上記第１のＮＭＩＳトランジスタとを有し、上記出力回路は、ソースが上記電源ラインに接続され、ドレインが上記外部接続用パッドに接続され、ｎ型基板領域が上記電源ラインに接続されている第２のＰＭＩＳトランジスタと、ソースが上記接地ラインに接続され、ドレインが上記外部接続用パッドに接続されている上記第２のＮＭＩＳトランジスタとを有している。
【００２１】
また、上記半導体集積回路装置において、上記制御回路の出力ノードは、上記第１のＮＭＩＳトランジスタのゲートに接続されている。
【００２２】
また、半導体集積回路装置において、上記制御回路の出力ノードは、上記第１のＮＭＩＳトランジスタのｐ型基板領域及び上記第２のＮＭＩＳトランジスタのｐ型基板領域に接続されている。
【００２３】
また、上記半導体集積回路装置において、上記制御回路は、一端が上記電源ライン又は上記外部接続用パッドに接続され、他端が出力ノードに接続されたキャパシタと、一端が上記接地ラインに接続され、他端が上記出力ノードに接続された抵抗体とを有している。
【００２４】
また、上記半導体集積回路装置において、上記制御回路は、一端が上記電源ライン又は上記外部接続用パッドに接続され、他端が出力ノードに接続されたダイオードと、一端が上記接地ラインに接続され、他端が上記出力ノードに接続された抵抗体とを有している。
【００２５】
また、半導体集積回路装置において、上記制御回路によって、上記第１のＮＭＩＳトランジスタのゲート電位と上記第２のＮＭＩＳトランジスタのゲート電位とが等電位になるように制御する。
【００２６】
また、半導体集積回路装置において、上記制御回路は、一端が上記電源ライン又は上記外部接続用パッドに接続され、他端が第１の出力ノードに接続されたキャパシタと、一端が上記接地ラインに接続され、他端が上記第１の出力ノードに接続された第１の抵抗体と、ゲートが上記第１の出力ノードに接続され、ソースが第２の出力ノードに接続され、ドレインが第３の出力ノードに接続された第３のＮＭＩＳトランジスタと、一端が上記第２の出力ノードに接続され、他端が上記接地ラインに接続された第２の抵抗体とを有し、上記第２の出力ノードは、上記第１のＮＭＩＳトランジスタのゲートに接続されており、上記第３の出力ノードは、上記第２のＮＭＩＳトランジスタのゲートに接続されている。
【００２７】
また、上記半導体集積回路装置において、上記制御回路は、一端が上記電源ライン又は上記外部接続用パッドに接続され、他端が第１の出力ノードに接続されたキャパシタと、一端が上記接地ラインに接続され、他端が上記第１の出力ノードに接続された抵抗体と、ソースが第２の出力ノードに接続され、ドレインが上記第１の出力ノードに接続され、ｎ型基板領域が上記電源ラインに接続された第３のＰＭＩＳトランジスタと、入力端子が上記第１の出力ノードに接続され、出力端子が上記第３のＰＭＩＳトランジスタのゲートに接続されたインバータとを有し、上記第１の出力ノードは、上記第１のＮＭＩＳトランジスタのゲートに接続されており、上記第２の出力ノードは、上記第２のＮＭＩＳトランジスタのゲートに接続されている。
【００２８】
また、上記半導体集積回路装置において、上記制御回路は、一端が上記電源ライン又は上記外部接続用パッドに接続され、他端が第１の出力ノードに接続されたダイオードと、一端が上記接地ラインに接続され、他端が上記第１の出力ノードに接続された第１の抵抗体と、ゲートが上記第１の出力ノードに接続され、ソースが第２の出力ノードに接続され、ドレインが第３の出力ノードに接続された第３のＮＭＩＳトランジスタと、一端が上記第２の出力ノードに接続され、他端が上記接地ラインに接続された第２の抵抗体とを有し、上記第２の出力ノードは、上記第１のＮＭＩＳトランジスタのゲートに接続されており、上記第３の出力ノードは、上記第２のＮＭＩＳトランジスタのゲートに接続されている。
【００２９】
また、上記半導体集積回路装置において、上記制御回路は、一端が上記電源ライン又は上記外部接続用パッドに接続され、他端が第１の出力ノードに接続されたダイオードと、一端が上記接地ラインに接続され、他端が上記第１の出力ノードに接続された抵抗体と、ソースが第２の出力ノードに接続され、ドレインが上記第１の出力ノードに接続され、ｎ型基板領域が上記電源ラインに接続された第３のＰＭＩＳトランジスタと、入力端子が上記第１の出力ノードに接続され、出力端子が上記第３のＰＭＩＳトランジスタのゲートに接続されたインバータとを有し、上記第１の出力ノードは、上記第１のＮＭＩＳトランジスタのゲートに接続されており、上記第２の出力ノードは、上記第２のＮＭＩＳトランジスタのゲートに接続されている。
【００３０】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態の静電放電保護回路を有する半導体集積回路装置の出力回路及びその周辺の構成を示す電気回路図である。図１に示すように、この半導体集積回路装置は、外部接続用パッド１と、静電放電保護回路２と、出力回路３と、出力プリバッファ回路４と、内部回路２１と、制御回路２２とを備えており、静電放電保護回路２によって外部接続用パッド１より侵入するサージから出力回路３を保護するように構成されている。
【００３１】
本実施形態の特徴は、ＥＳＤ試験時に静電放電保護回路２を効率的に駆動させるために、ＮＭＩＳトランジスタのゲート電位を制御するための制御回路２２が設けられている点であり、制御回路２２の出力ノード２５がＮＭＩＳトランジスタ６のゲートに接続されていることにある。
【００３２】
静電放電保護回路２は、外部接続用パッド１と出力回路３との間に設けられており、ＰＭＩＳトランジスタ５と、ＮＭＩＳトランジスタ６と、抵抗体７を有している。そして、ＰＭＩＳトランジスタ５は、電源電圧ＶＤＤを供給するための電源ライン１９に接続されるソースと、抵抗体７を介在させて電源ライン１９に接続されるゲートと、外部接続用パッド１に接続されるドレインと、電源ライン１９に接続される基板領域（ｎウェル）とを有している。また、ＮＭＩＳトランジスタ６は、接地電圧ＶＳＳを供給するための接地ライン２０に接続されるソースと、制御回路２２の出力ノード２５に接続されるゲートと、外部接続用パッド１に接続されるドレインと、接地ライン２０に接続される基板領域（ｐウェル）とを有している。
【００３３】
出力回路３は、静電放電保護回路２と出力プリバッファ回路４との間に設けられており、ＰＭＩＳトランジスタ１１と、ＮＭＩＳトランジスタ１２とを有している。そして、ＰＭＩＳトランジスタ１１は、電源ライン１９に接続されるソースと、出力プリバッファ回路４の第１のプリバッファ１５の出力端子に接続されるゲートと、外部接続用パッド１に接続されるドレインと、電源ライン１９に接続される基板領域（ｎウェル）とを有している。また、ＮＭＩＳトランジスタ１２は、接地ライン２０に接続されるソースと、出力プリバッファ回路４の第２のプリバッファ１７の出力端子に接続されるゲートと、外部接続用パッド１に接続されるドレインと、接地ライン２０に接続される基板領域（ｐウェル）とを有している。
【００３４】
出力プリバッファ回路４は、内部回路２１からの出力信号を増幅するためのものであり、内部回路２１と出力回路３との間に設けられており、最終段に第１のプリバッファ１５を備えた第１のプリバッファ回路１６と、最終段に第２のプリバッファ１７を備えた第２のプリバッファ回路１８とを有している。第１のプリバッファ１５には、電源ライン１９に接続される電源電圧供給用端子と、接地ライン２０に接続される接地端子と、出力回路３のＰＭＩＳトランジスタ１１のゲートに接続される出力端子と、内部回路２１に接続される入力端子とが設けられている。また、第２のプリバッファ１７には、電源ライン１９に接続される電源電圧供給用端子と、接地ライン２０に接続される接地端子と、出力回路３のＮＭＩＳトランジスタ１２のゲートに接続される出力端子と、内部回路２１に接続される入力端子とが設けられている。なお、第１のプリバッファ回路１６及び第２のプリバッファ回路１８には、内部回路２１からの出力信号の増幅度合いに応じて、それぞれ複数のプリバッファが設けられている。そして、第１のプリバッファ回路１６内の最終段の第１のプリバッファ１５の出力端子と、第２のプリバッファ回路１８内の最終段の第２のプリバッファ１７の出力端子とからは、高低が逆又は同一の出力信号が出力されるように、第１，第２のプリバッファ回路１６，１８は構成されている。
【００３５】
内部回路２１は、電源ライン１９から電源を供給されており、接地ライン２０と接続されている。なお、内部回路２１は電源ライン１９の電圧と異なる別の電源ラインから電源が供給されることもある。
【００３６】
制御回路２２は、ＥＳＤ印加時にのみ静電放電保護回路２のＮＭＩＳトランジスタをＯＮ状態にするためのものであり、キャパシタ２３と抵抗体２４とを有しており、キャパシタ２３は、一端が電源ライン１９に接続され、他端が出力ノード２５に接続されており、また、抵抗体２４は、一端が接地ライン２０に接続され、他端が出力ノード２５に接続されており、出力ノード２５はＮＭＩＳトランジスタ６のゲートに接続されている。なお、キャパシタ２３の一端は、電源ライン１９ではなく外部接続用パッド１につなげてもよい。
【００３７】
また、第１の実施形態では、制御回路２２にキャパシタ２３を用いて説明したが、キャパシタに限るものではなく、容量を生じる素子であれば用いることができる。例えば、電源ライン１９から出力ノード２５へ向かう方向を順方向とするとき、キャパシタに代えて少なくとも１つのダイオードを順方向に配置すれば、ＥＳＤ試験時に、制御回路２２の出力ノード２５が“Ｈ”となり、第１のＮＭＩＳトランジスタ６がＯＮ状態となるため、出力回路３のＮＭＩＳトランジスタ１２へのサージ電流の集中を防ぎ、ＥＳＤ耐圧を向上することができる。あるいは、電源ライン１９から出力ノード２５へ向かう方向を順方向とするとき、キャパシタに代えて少なくとも１つのツェナーダイオードを逆方向に配置しても、ダイオードと同様な効果を得ることができる。
【００３８】
第１の実施形態における半導体集積回路装置によれば、ＥＳＤ試験の際に外部接続用パッド１に正電荷を印加すると、外部接続用パッド１から電源ライン１９に至る回路において、ＰＭＩＳトランジスタ５のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード９となり、ＰＭＩＳトランジスタ１１のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード１３となる。一方、外部接続用パッド１から接地ライン２０に至る回路において、ＮＭＩＳトランジスタ６のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１０となり、ＮＭＩＳトランジスタ１２のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１４となる。
【００３９】
このため、外部接続用パッド１に印加された正電荷が、寄生順方向ダイオード９及び１３を通って電源ライン１９に流れ込み、電源ライン１９の電位が上昇した場合、制御回路２２の出力ノード２５が“Ｈ”となるため、静電放電保護回路２のＮＭＩＳトランジスタ６をＯＮ状態にすることができるので、出力回路３のＮＭＩＳトランジスタ１２へのサージ電流の集中を防ぎ、ＥＳＤ耐圧を向上することができる。
【００４０】
（第２の実施形態）
図２は、本発明の第２の実施形態の静電放電保護回路を有する半導体集積回路装置の出力回路及びその周辺の構成を示す電気回路図である。図２に示すように、この半導体集積回路装置は、外部接続用パッド１と、静電放電保護回路２と、出力回路３と、出力プリバッファ回路４と、内部回路２１と、制御回路２６とを備えており、静電放電保護回路２によって外部接続用パッド１より侵入するサージから出力回路３を保護するように構成されている。
【００４１】
本実施形態の特徴は、ＥＳＤ試験時に静電放電保護回路２を効率的に駆動させるために、ＮＭＩＳトランジスタ６の基板電位を制御するための制御回路２６が設けられている点であり、制御回路２６の出力ノード２９がＮＭＩＳトランジスタ６のｐ型基板領域及びＮＭＩＳトランジスタ１２のｐ型基板領域とに接続されていることにある。
【００４２】
静電放電保護回路２は、外部接続用パッド１と出力回路３との間に設けられており、ＰＭＩＳトランジスタ５と、ＮＭＩＳトランジスタ６と、抵抗体７と抵抗体８を有している。そして、ＰＭＩＳトランジスタ５は、電源電圧ＶＤＤを供給するための電源ライン１９に接続されるソースと、抵抗体７を介在させて電源ライン１９に接続されるゲートと、外部接続用パッド１に接続されるドレインと、電源ライン１９に接続される基板領域（ｎウェル）とを有している。また、ＮＭＩＳトランジスタ６は、接地電圧ＶＳＳを供給するための接地ライン２０に接続されるソースと、抵抗体８を介在させて接地ライン２０に接続されるゲートと、外部接続用パッド１に接続されるドレインと、制御回路２６の出力ノード２９に接続される基板領域（ｐウェル）とを有している。
【００４３】
出力回路３は、静電放電保護回路２と出力プリバッファ回路４との間に設けられており、ＰＭＩＳトランジスタ１１と、ＮＭＩＳトランジスタ１２とを有している。そして、ＰＭＩＳトランジスタ１１は、電源ライン１９に接続されるソースと、出力プリバッファ回路４の第１のプリバッファ１５の出力端子に接続されるゲートと、外部接続用パッド１に接続されるドレインと、電源ライン１９に接続される基板領域（ｎウェル）とを有している。また、ＮＭＩＳトランジスタ１２は、接地ライン２０に接続されるソースと、出力プリバッファ回路４の第２のプリバッファ１７の出力端子に接続されるゲートと、外部接続用パッド１に接続されるドレインと、制御回路２６の出力ノード２９に接続される基板領域（ｐウェル）とを有している。
【００４４】
出力プリバッファ回路４は、内部回路２１からの出力信号を増幅するためのものであり、内部回路２１と出力回路３との間に設けられており、最終段に第１のプリバッファ１５を備えた第１のプリバッファ回路１６と、最終段に第２のプリバッファ１７を備えた第２のプリバッファ回路１８とを有している。第１のプリバッファ１５には、電源ライン１９に接続される電源電圧供給用端子と、接地ライン２０に接続される接地端子と、出力回路３のＰＭＩＳトランジスタ１１のゲートに接続される出力端子と、内部回路２１に接続される入力端子とが設けられている。また、第２のプリバッファ１７には、電源ライン１９に接続される電源電圧供給用端子と、接地ライン２０に接続される接地端子と、出力回路３のＮＭＩＳトランジスタ１２のゲートに接続される出力端子と、内部回路２１に接続される入力端子とが設けられている。なお、第１のプリバッファ回路１６及び第２のプリバッファ回路１８には、内部回路２１からの出力信号の増幅度合いに応じて、それぞれ複数のプリバッファが設けられている。そして、第１のプリバッファ回路１６内の最終段の第１のプリバッファ１５の出力端子と、第２のプリバッファ回路１８内の最終段の第２のプリバッファ１７の出力端子とからは、高低が逆又は同一の出力信号が出力されるように、第１，第２のプリバッファ回路１６，１８は構成されている。
【００４５】
内部回路２１は、電源ライン１９から電源を供給されており、接地ライン２０と接続されている。なお、内部回路２１は電源ライン１９の電圧と異なる別の電源ラインから電源が供給されることもある。
【００４６】
制御回路２６は、ＥＳＤ印加時のみに静電放電保護回路２のＮＭＩＳトランジスタをＯＮ状態にするためのものであり、キャパシタ２７と抵抗体２８とを有しており、キャパシタ２７は、一端が電源ライン１９に接続され、他端が出力ノード２９に接続されており、また、抵抗体２８は、一端が接地ライン２０に接続され、他端が出力ノード２９に接続されており、出力ノード２９はＮＭＩＳトランジスタ６及びＮＭＩＳトランジスタ１２の各基板領域（ｐウェル）に接続されている。なお、キャパシタ２７の一端は、電源ライン１９ではなく外部接続用パッド１につなげてもよい。また、キャパシタ２７の代わりに、第１の実施形態で説明したように、ダイオード又はツェナーダイオードを用いても同様な効果を得ることができる。
【００４７】
第２の実施形態における半導体集積回路装置によれば、ＥＳＤ試験の際に外部接続用パッド１に正電荷を印加すると、外部接続用パッド１から電源ライン１９に至る回路において、ＰＭＩＳトランジスタ５のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード９となり、ＰＭＩＳトランジスタ１１のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード１３となる。一方、外部接続用パッド１から接地ライン２０に至る回路において、ＮＭＩＳトランジスタ６のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１０となり、ＮＭＩＳトランジスタ１２のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１４となる。
【００４８】
このため、外部接続用パッド１に印加された正電荷が、寄生順方向ダイオード９及び１３を通って電源ライン１９に流れ込み、電源ライン１９の電位が上昇した場合、制御回路２６の出力ノード２９が“Ｈ”となるため、ＮＭＩＳトランジスタ６及びＮＭＩＳトランジスタ１２の各基板領域（ｐウェル）の電位が上昇し、両方のトランジスタともＯＮしやすくなるので、ＮＭＩＳトランジスタ１２へのサージ電流の集中を防ぎ、ＥＳＤ耐圧を向上することができる。
【００４９】
（第３の実施形態）
図３は、本発明の第３の実施形態の静電放電保護回路を有する半導体集積回路装置の出力回路及びその周辺の構成を示す電気回路図である。図３に示すように、この半導体集積回路装置は、外部接続用パッド１と、静電放電保護回路２と、出力回路３と、出力プリバッファ回路４と、内部回路２１と、制御回路３０とを備えており、静電放電保護回路２によって外部接続用パッド１より侵入するサージから出力回路３を保護するように構成されている。
【００５０】
本実施形態の特徴は、ＥＳＤ試験時に静電放電保護回路２のＮＭＩＳトランジスタ６のゲート電位と、出力回路３のＮＭＩＳトランジスタ１２のゲート電位とを等電位にするための制御回路３０が設けられている点である。
【００５１】
静電放電保護回路２は、外部接続用パッド１と出力回路３との間に設けられており、ＰＭＩＳトランジスタ５と、ＮＭＩＳトランジスタ６と、抵抗体７を有している。そして、ＰＭＩＳトランジスタ５は、電源電圧ＶＤＤを供給するための電源ライン１９に接続されるソースと、抵抗体７を介在させて電源ライン１９に接続されるゲートと、外部接続用パッド１に接続されるドレインと、電源ライン１９に接続される基板領域（ｎウェル）とを有している。また、ＮＭＩＳトランジスタ６は、接地電圧ＶＳＳを供給するための接地ライン２０に接続されるソースと、ゲート電位制御回路３０の第２の出力ノード３６に接続されるゲートと、外部接続用パッド１に接続されるドレインと、接地ライン２０に接続される基板領域（ｐウェル）とを有している。
【００５２】
出力回路３は、静電放電保護回路２と出力プリバッファ回路４との間に設けられており、ＰＭＩＳトランジスタ１１と、ＮＭＩＳトランジスタ１２とを有している。そして、ＰＭＩＳトランジスタ１１は、電源ライン１９に接続されるソースと、出力プリバッファ回路４の第１のプリバッファ１５の出力端子に接続されるゲートと、外部接続用パッド１に接続されるドレインと、電源ライン１９に接続される基板領域（ｎウェル）とを有している。また、ＮＭＩＳトランジスタ１２は、接地ライン２０に接続されるソースと、出力プリバッファ回路４の第２のプリバッファ１７の出力端子と制御回路３０の第３の出力ノード３７に接続されるゲートと、外部接続用パッド１に接続されるドレインと、接地ライン２０に接続される基板領域（ｐウェル）とを有している。
【００５３】
出力プリバッファ回路４は、内部回路２１からの出力信号を増幅するためのものであり、内部回路２１と出力回路３との間に設けられており、最終段に第１のプリバッファ１５を備えた第１のプリバッファ回路１６と、最終段に第２のプリバッファ１７を備えた第２のプリバッファ回路１８とを有している。第１のプリバッファ１５には、電源ライン１９に接続される電源電圧供給用端子と、接地ライン２０に接続される接地端子と、出力回路３のＰＭＩＳトランジスタ１１のゲートに接続される出力端子と、内部回路２１に接続される入力端子とが設けられている。また、第２のプリバッファ１７には、電源ライン１９に接続される電源電圧供給用端子と、接地ライン２０に接続される接地端子と、出力回路３のＮＭＩＳトランジスタ１２のゲートに接続される出力端子と、内部回路２１に接続される入力端子とが設けられている。なお、第１のプリバッファ回路１６及び第２のプリバッファ回路１８には、内部回路２１からの出力信号の増幅度合いに応じて、それぞれ複数のプリバッファが設けられている。そして、第１のプリバッファ回路１６内の最終段の第１のプリバッファ１５の出力端子と、第２のプリバッファ回路１８内の最終段の第２のプリバッファ１７の出力端子とからは、高低が逆又は同一の出力信号が出力されるように、第１，第２のプリバッファ回路１６，１８は構成されている。
【００５４】
内部回路２１は、電源ライン１９から電源を供給されており、接地ライン２０と接続されている。なお、内部回路２１は電源ライン１９の電圧と異なる別の電源ラインから電源が供給されることもある。
【００５５】
制御回路３０は、ＥＳＤ試験時に静電放電保護回路２のＮＭＩＳトランジスタ６のゲート電位と出力回路３のＮＭＩＳトランジスタ１２のゲート電位を等電位にするためのものであり、キャパシタ３１と抵抗体３２と抵抗体３５とＮＭＩＳトランジスタ３４とを有している。キャパシタ３１は、一端が電源ライン１９に接続され、他端が第１の出力ノード３３に接続されており、また、抵抗体３２は、一端が接地ライン２０に接続され、他端が第１の出力ノード３３に接続されており、第１の出力ノード３３はＮＭＩＳトランジスタ３４のゲートに接続されている。また、ＮＭＩＳトランジスタ３４は、第２の出力ノード３６に接続されるソースと、第３の出力ノード３７に接続されるドレインと、第１の出力ノード３３に接続されるゲートとを有している。また、抵抗体３５は、一端が第２の出力ノード３６に接続され、他端が接地ライン２０に接続されている。なお、キャパシタ３１は、電源ライン１９ではなく外部接続用パッド１につなげてもよい。また、キャパシタ３１の代わりに、第１の実施形態で説明したように、ダイオード又はツェナーダイオードを用いても同様な効果を得ることができる。
【００５６】
第３の実施形態における半導体集積回路装置によれば、ＥＳＤ試験の際に外部接続用パッド１に正電荷を印加すると、外部接続用パッド１から電源ライン１９に至る回路において、ＰＭＩＳトランジスタ５のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード９となり、ＰＭＩＳトランジスタ１１のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード１３となる。一方、外部接続用パッド１から接地ライン２０に至る回路において、ＮＭＩＳトランジスタ６のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１０となり、ＮＭＩＳトランジスタ１２のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１４となる。
【００５７】
このため、外部接続用パッド１に印加された正電荷が、寄生順方向ダイオード９及び１３を通って電源ライン１９に流れ込み、電源ライン１９の電位が上昇した場合、キャパシタ３１を介して第１の出力ノード３３の電位が上昇するため、制御回路３０のＮＭＩＳトランジスタ３４がＯＮ状態となる。これにより、第２の出力ノード３６と第３の出力ノード３７とは、ＮＭＩＳトランジスタ３４を介して等電位となり、接地ライン２０に接続されている抵抗体３５を介して接地される。従って、ＮＭＩＳトランジスタ６及びＮＭＩＳトランジスタ１２の各ゲート電位は、共に“Ｌ”レベルとなるため、ＮＭＩＳトランジスタ１２へのサージ電流の集中を防ぎ、ＥＳＤ耐圧を向上することができる。
【００５８】
（第４の実施形態）
図４は、本発明の第４の実施形態の静電放電保護回路を有する半導体集積回路装置の出力回路及びその周辺の構成を示す電気回路図である。図４に示すように、この半導体集積回路装置は、外部接続用パッド１と、静電放電保護回路２と、出力回路３と、出力プリバッファ回路４と、内部回路２１と、制御回路３８とを備えており、静電放電保護回路２によって外部接続用パッド１より侵入するサージから出力回路３を保護するように構成されている。
【００５９】
本実施形態の特徴は、ＥＳＤ試験時に、静電放電保護回路２のＮＭＩＳトランジスタ６のゲート電位と出力回路３のＮＭＩＳトランジスタ１２のゲート電位とを等電位にするために、ゲート電位制御回路３０が設けられている点である。
【００６０】
静電放電保護回路２は、外部接続用パッド１と出力回路３との間に設けられており、ＰＭＩＳトランジスタ５と、ＮＭＩＳトランジスタ６と、抵抗体７を有している。そして、ＰＭＩＳトランジスタ５は、電源電圧ＶＤＤを供給するための電源ライン１９に接続されるソースと、抵抗体７を介在させて電源ライン１９に接続されるゲートと、外部接続用パッド１に接続されるドレインと、電源ライン１９に接続される基板領域（ｎウェル）とを有している。また、ＮＭＩＳトランジスタ６は、接地電圧ＶＳＳを供給するための接地ライン２０に接続されるソースと、制御回路３８の第１の出力ノード４１に接続されるゲートと、外部接続用パッド１に接続されるドレインと、接地ライン２０に接続される基板領域（ｐウェル）とを有している。
【００６１】
出力回路３は、静電放電保護回路２と出力プリバッファ回路４との間に設けられており、ＰＭＩＳトランジスタ１１と、ＮＭＩＳトランジスタ１２とを有している。そして、ＰＭＩＳトランジスタ１１は、電源ライン１９に接続されるソースと、出力プリバッファ回路４の第１のプリバッファ１５の出力端子に接続されるゲートと、外部接続用パッド１に接続されるドレインと、電源ライン１９に接続される基板領域（ｎウェル）とを有している。また、ＮＭＩＳトランジスタ１２は、接地ライン２０に接続されるソースと、出力プリバッファ回路４の第２のプリバッファ１７の出力端子及び制御回路３８のＰＭＩＳトランジスタ４３のソースに接続されるゲートと、外部接続用パッド１に接続されるドレインと、接地ライン２０に接続される基板領域（ｐウェル）とを有している。
【００６２】
出力プリバッファ回路４は、内部回路２１からの出力信号を増幅するためのものであり、内部回路２１と出力回路３との間に設けられており、最終段に第１のプリバッファ１５を備えた第１のプリバッファ回路１６と、最終段に第２のプリバッファ１７を備えた第２のプリバッファ回路１８とを有している。第１のプリバッファ１５には、電源ライン１９に接続される電源電圧供給用端子と、接地ライン２０に接続される接地端子と、出力回路３のＰＭＩＳトランジスタ１１のゲートに接続される出力端子と、内部回路２１に接続される入力端子とが設けられている。また、第２のプリバッファ１７には、電源ライン１９に接続される電源電圧供給用端子と、接地ライン２０に接続される接地端子と、出力回路３のＮＭＩＳトランジスタ１２のゲートに接続される出力端子と、内部回路２１に接続される入力端子とが設けられている。なお、第１のプリバッファ回路１６及び第２のプリバッファ回路１８には、内部回路２１からの出力信号の増幅度合いに応じて、それぞれ複数のプリバッファが設けられている。そして、第１のプリバッファ回路１６内の最終段の第１のプリバッファ１５の出力端子と、第２のプリバッファ回路１８内の最終段の第２のプリバッファ１７の出力端子とからは、高低が逆又は同一の出力信号が出力されるように、第１，第２のプリバッファ回路１６，１８は構成されている。
【００６３】
内部回路２１は、電源ライン１９から電源を供給されており、接地ライン２０と接続されている。なお、内部回路２１は電源ライン１９の電圧と異なる別の電源ラインから電源が供給されることもある。
【００６４】
制御回路３８は、ＥＳＤ試験時に静電放電保護回路２のＮＭＩＳトランジスタ６のゲート電位と出力回路３のＮＭＩＳトランジスタ１２のゲート電位とを等電位にするためのものであり、キャパシタ３９と抵抗体４０とインバータ４２とＰＭＩＳトランジスタ４３とを有している。キャパシタ３９は、一端が電源ライン１９に接続され、他端が第１の出力ノード４１に接続されており、また、抵抗体４０は、一端が接地ライン２０に接続され、他端が第１の出力ノード４１に接続されており、第１の出力ノード４１は静電放電保護回路２のＮＭＩＳトランジスタ６のゲートに接続されている。また、ＰＭＩＳトランジスタ４３は、第２の出力ノード４４に接続されるソースと、第１の出力ノード４１に接続されるドレインと、インバータ４３の出力端子に接続されるゲートと、電源ライン１９に接続される基板領域（ｎウェル）とを有している。また、インバータ４３は、入力端子が第１の出力ノード４１及びＰＭＩＳトランジスタ４３のドレインに接続され、出力端子がＰＭＩＳトランジスタ４３のゲートに接続されている。なお、キャパシタ３９は、電源ライン１９ではなく外部接続用パッド１につなげてもよい。また、キャパシタ３９の代わりに、第１の実施形態で説明したように、ダイオード又はツェナーダイオードを用いても同様な効果を得ることができる。
【００６５】
第４の実施形態における半導体集積回路装置によれば、ＥＳＤ試験の際に外部接続用パッド１に正電荷を印加すると、外部接続用パッド１から電源ライン１９に至る回路において、ＰＭＩＳトランジスタ５のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード９となり、ＰＭＩＳトランジスタ１１のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード１３となる。一方、外部接続用パッド１から接地ライン２０に至る回路において、ＮＭＩＳトランジスタ６のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１０となり、ＮＭＩＳトランジスタ１２のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１４となる。
【００６６】
このため、外部接続用パッド１に印加された正電荷が、寄生順方向ダイオード９及び１３を通って電源ライン１９に流れ込み、電源ライン１９の電位が上昇した場合、制御回路３８の第１の出力ノード４１がキャパシタ３９を介して“Ｈ”となるため、静電放電保護回路２のＮＭＩＳトランジスタ６がＯＮ状態となる。同時に、ゲート電位制御回路３８のＰＭＩＳトランジスタ４３の基板領域の電位が上昇し、且つ、インバータ４２を介してＰＭＩＳトランジスタ４３のゲート電位が“Ｌ”となるので、ＰＭＩＳトランジスタ４３がＯＮ状態となる。これにより、第２の出力ノード４４が、ＰＭＩＳトランジスタ４３を介して第１の出力ノード４１と等電位となるため、出力回路３のＮＭＩＳトランジスタ１２もＯＮ状態となる。従って、ＮＭＩＳトランジスタ６及びＮＭＩＳトランジスタ１２が共にＯＮ状態となるため、出力回路のＮＭＩＳトランジスタ１２へのサージ電流の集中を防ぎ、ＥＳＤ耐圧を向上することができる。
【００６７】
【発明の効果】
以上述べてきたように、本発明の半導体集積回路装置によれば、静電放電保護回路２のＮＭＩＳトランジスタ６を制御するための制御回路により、ＥＳＤ試験によって外部接続用パッドに正電荷を印加された場合、静電放電保護回路のＮＭＩＳトランジスタと出力回路のＮＭＩＳトランジスタの両方ともＯＮ状態にすることができる。したがって、出力回路のＮＭＩＳトランジスタにのみサージ電流が集中するのを防止することができるので、サージ耐圧を向上することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る静電放電保護回路を有する半導体集積回路装置の電気回路図
【図２】本発明の第２の実施形態に係る静電放電保護回路を有する半導体集積回路装置の電気回路図
【図３】本発明の第３の実施形態に係る静電放電保護回路を有する半導体集積回路装置の電気回路図
【図４】本発明の第４の実施形態に係る静電放電保護回路を有する半導体集積回路装置の電気回路図
【図５】従来の静電放電保護回路を有する半導体集積回路装置の電気回路図
【図６】（ａ）は、ＨＭＢ試験規格によるＥＳＤ試験を行うための評価回路の回路図
（ｂ）は、ＭＩＬ規格によるＨＭＢ放電波形規定を示す波形図
【符号の説明】
１ 外部接続用パッド
２ 静電放電保護回路
３ 出力回路
４ 出力バッファ回路
５、１１、４３ ＰＭＩＳトランジスタ
６、１２、３４ ＮＭＩＳトランジスタ
７、８、２４、２８、３２、３５、４０ 抵抗体
９、１３、 寄生順方向ダイオード
１０、１４ 寄生逆方向ダイオード
１５ 第１のプリバッファ
１６ 第１のプリバッファ回路
１７ 第２のプリバッファ
１８ 第２のプリバッファ回路
１９ 電源ライン
２０ 接地ライン
２１ 内部回路
２２、２６、３０、３８ 制御回路
２３、２７、３１、３９ キャパシタ
２５、２９、３６、３７、４１、４４ 出力ノード
４２ インバータ
【発明の属する技術分野】
本発明は、静電放電（ＥＳＤ）保護回路を備えた半導体集積回路装置に関するものであり、特に入出力回路のＥＳＤ保護能力が向上されたＥＳＤ保護回路を有するものに関する。
【０００２】
【従来の技術】
近年、半導体集積回路装置は、プロセス分野の微細化及び高密度化の技術進歩に応じて高集積化が進み、それに伴い静電放電（以下、サージと称す）によってもたらされるダメージに弱くなってきている。例えば、外部接続用パッドから侵入するサージによって入力回路、出力回路、入出力回路や内部回路などの素子が破壊されたり、素子の性能が低下する可能性が大きくなっている。そのため、外部接続用パッドに付随して、入力回路、出力回路、入出力回路や内部回路をサージから保護するための保護回路が備えられていることが多くなってきている。
【０００３】
図５は、従来の静電放電保護回路を有する半導体集積回路装置の出力回路及びその周辺の構成を示す電気回路図である。図５に示すように、この半導体集積回路装置は、外部接続用パッド１０１と、静電放電保護回路１０２と、出力回路１０３と、出力プリバッファ回路１０４と、内部回路１２１とを備えており、静電放電保護回路１０２によって外部接続用パッド１０１から侵入するサージから出力回路１０３を保護するように構成されている。
【０００４】
静電放電保護回路１０２は、外部接続用パッド１０１と出力回路１０３との間に設けられており、ＰＭＩＳトランジスタ１０５と、ＮＭＩＳトランジスタ１０６と、抵抗体１０７及び抵抗体１０８とを有している。そして、ＰＭＩＳトランジスタ１０５は、電源電圧ＶＤＤを供給するための電源ライン１１９に接続されるソースと、抵抗体１０７を介在させて電源ライン１１９に接続されるゲートと、外部接続用パッド１０１に接続されるドレインと、電源ライン１１９に接続される基板領域（ｎウェル）とを有している。また、ＮＭＯＳトランジスタ１０６は、接地電圧ＶＳＳを供給するための接地ライン１２０に接続されるソースと、抵抗体１０８を介在させて接地ライン１２０に接続されるゲートと、外部接続用パッド１０１に接続されるドレインと、接地ライン１２０に接続される基板領域（ｐウェル）とを有している。
【０００５】
出力回路１０３は、静電放電保護回路１０２と出力プリバッファ回路１０４との間に設けられており、ＰＭＩＳトランジスタ１１１と、ＮＭＩＳトランジスタ１１２とを有している。そして、ＰＭＩＳトランジスタ１１１は、電源ライン１１９に接続されるソースと、出力プリバッファ回路１０４の第１のプリバッファ１１５の出力端子に接続されるゲートと、外部接続用パッド１０１に接続されるドレインと、電源ライン１１９に接続される基板領域（ｎウェル）とを有している。また、ＮＭＩＳトランジスタ１１２は、接地ライン１２０に接続されるソースと、出力プリバッファ回路１０４の第２のプリバッファ１１７の出力端子に接続されるゲートと、外部接続用パッド１０１に接続されるドレインと、接地ライン１２０に接続される基板領域（ｐウェル）とを有している。
【０００６】
出力プリバッファ回路１０４は、内部回路１２１からの出力信号を増幅するためのものであり、内部回路１２１と出力回路１０３との間に設けられており、最終段に第１のプリバッファ１１５を備えた第１のプリバッファ回路１１６と、最終段に第２のプリバッファ１１７を備えた第２のプリバッファ回路１１８とを有している。第１のプリバッファ１１５には、電源ライン１１９に接続される電源電圧供給用端子と、接地ライン１２０に接続される接地端子と、出力回路１０３のＰＭＩＳトランジスタ１１１のゲートに接続される出力端子と、内部回路１２１に接続される入力端子とが設けられている。また、第２のプリバッファ１１７には、電源ライン１１９に接続される電源電圧供給用端子と、接地ライン１２０に接続される接地端子と、出力回路１０３のＮＭＩＳトランジスタ１１２のゲートに接続される出力端子と、内部回路１２１に接続される入力端子とが設けられている。なお、第１のプリバッファ回路１１６及び第２のプリバッファ回路１１８には、内部回路１２１からの出力信号の増幅度合いに応じて、それぞれ複数のプリバッファが設けられている。そして、第１のプリバッファ回路１１６内の最終段の第１のプリバッファ１１５の出力端子と、第２のプリバッファ回路１１８内の最終段の第２のプリバッファ１１７の出力端子とからは、高低が逆又は同一の出力信号が出力されるように、第１，第２のプリバッファ回路１１６，１１８は、構成されている。
【０００７】
以上のように構成された従来の半導体集積回路装置によれば、電源ライン１１９と外部接続用パッド１０１との間に加わるサージは、ＰＭＩＳトランジスタ１０５がブレークダウンすることにより吸収され、接地ライン１２０と出力外部接続用パッド１０１との間に加わるサージは、ＮＭＩＳトランジスタ１０６がブレークダウンすることにより吸収される。従って、外部から外部接続用パッド１０１を通じて侵入するサージから出力回路１０３を効果的に保護することができる。
【０００８】
ところで、半導体集積回路装置は、ユーザーに対してサージ破壊耐圧を保証する必要があるため、ＥＳＤ試験規格を満足する必要がある。近年、ＥＳＤ試験規格として、ＭＩＬ規格に代表される人体帯電モデル（ＨＢＭ）のＥＳＤ試験が世界標準になってきており、このＨＢＭ試験規格をクリアする必要がある。
【０００９】
図６（ａ），（ｂ）は、それぞれ順に、ＨＢＭ試験規格によるＥＳＤ試験を行うための評価回路の回路図、及びＭＩＬ規格によるＨＢＭ放電波形規定を示す波形図である。
【００１０】
図６（ａ）に示すように、評価回路は、容量Ｃ＝１００ｐＦを有する充放電用キャパシタ１５１に対して並列に設けられた２つの回路（図６（ａ）に示す左側の回路及び右側の回路）に、充電用電源１５０と、抵抗Ｒ＝１．５ｋΩを有する放電用抵抗体１５３とを配置している。そして、充放電用キャパシタ１５１の一方の電極に接続された切り換えスイッチ１５２を備え、この切り換えスイッチ１５２によって、充放電用キャパシタ１５１の一方の電極との接続を電圧可変型の充電用電源１５０の高電圧部と放電用抵抗体１５３とに交互に切り換えるように構成されている。また、充放電用キャパシタ１５１の他方の電極は、図６（ａ）に示す左側の回路においては充電用電源１５０の低電圧部に接続され、図６（ａ）に示す右側の回路においては、放電用抵抗体１５３に接続されている。そして、図６（ａ）に示す右側の回路において、充放電用キャパシタ１５１の他方の電極と放電用抵抗体１５３との間に、被試験デバイス１５４を介在させて、被試験デバイスのＥＳＤ試験を行うように構成されている。
【００１１】
この評価回路を用いたＥＳＤ試験では、まず切り換えスイッチ１５２により、充放電用キャパシタ１５１の一方の電極を充電用電源１５０に接続すると、図６（ａ）に示す左側の回路が閉回路になり、充電用電源１５０によって充放電用キャパシタ１５１の充電電圧が例えば４０００Ｖになるように電荷が蓄積される。その後、切り換えスイッチ１５２により、充放電用キャパシタ１５１の一方の電極を放電用抵抗体１５３に接続すると、図６（ａ）に示す右側の回路が閉回路になり、充放電用キャパシタ１５１に蓄積されている電荷が放電用抵抗体１５３を経て被試験デバイス１５４である半導体集積回路装置に印加される。
【００１２】
ＨＢＭ試験の放電波形の一例を図６（ｂ）に示す。図６（ｂ）において、横軸はストレス印加時間、縦軸はサージ電流、Ｔｒは立ち上がり時間、Ｔｄは減衰時間であり、このような放電波形規定に基づいて試験が行われる。
【００１３】
【発明が解決しようとする課題】
ところが、図５に示す従来の半導体集積回路装置に対して、ＨＢＭ試験規格（ＶＳＳ接地）によるＥＳＤ試験をした場合、出力回路１０３のＮＭＩＳトランジスタ１１２が集中的に破壊され、耐圧低下が生じるという不具合があった。
【００１４】
このＮＭＩＳトランジスタ１１２の破壊や耐圧低下は、以下の要因によるものであると思われる。
【００１５】
すなわち、電源ライン１１９をオープン状態にし、接地ライン１２０を接地電圧ＶＳＳに固定した状態で、外部接続用パッド１０１に正電荷を印加した場合、外部接続用パッド１０１から電源ライン１１９に至る回路において、ＰＭＩＳトランジスタ１０５のドレイン領域と基板領域との間のｐｎ接合部が寄生順方向ダイオード１０９となり、ＰＭＩＳトランジスタ１１１のドレイン領域と基板領域との間のｐｎ接合部が寄生順方向ダイオード１１３となる。一方、外部接続用パッド１０１から接地ライン１２０に至る回路において、ＮＭＩＳトランジスタ１０６のドレイン領域と基板領域との間のｐｎ接合部が寄生逆方向ダイオード１１０となり、ＮＭＩＳトランジスタ１１２のドレイン領域と基板領域との間のｐｎ接合部が寄生逆方向ダイオード１１４となる。
【００１６】
このため、外部接続用パッド１０１に印加された正電荷は、寄生順方向ダイオード１０９及び１１３を通って電源ライン１１９に流れ込み、電源ライン１１９の電位が上昇し、それに伴って第２のプリバッファ１１７の電源電圧供給用端子の電位が上昇する。このとき、静電放電保護回路１０２のＮＭＩＳトランジスタ１０６のゲートの電位は接地電位に固定されＯＦＦ状態、第２のプリバッファ１１７の電源電圧供給用端子の電位が上昇することにより、内部回路１２１の出力が不定のため、第２のプリバッファ１１７は“Ｈ”レベルを出力する場合があり、出力回路１０３のＮＭＩＳトランジスタ１１２がＯＮ状態になる。従って、ＮＭＩＳトランジスタ１０６に比べてＮＭＩＳトランジスタ１１２の方が先にトランジスタがＯＮ状態となると、静電放電電流（サージ電流）がＮＭＩＳトランジスタ１１２に集中して流れるため、ＮＭＩＳトランジスタ１１２が集中的に破壊され、耐圧低下が生じると考えられる。
【００１７】
本発明の目的は、ＨＢＭ試験規格によるサージ試験を満足することができるＥＳＤ保護能力を有する静電放電保護回路を備えた半導体集積回路装置を提供することにある。
【００１８】
【課題を解決するための手段】
本発明の半導体集積回路装置は、外部接続用パッドと、上記外部接続用パッドに接続され、第１のＮＭＩＳトランジスタを有する静電放電保護回路と、上記外部接続用パッドに接続され、第２のＮＭＩＳトランジスタを有する出力回路と、上記静電放電保護回路の上記第１のＮＭＩＳトランジスタを制御する制御回路と、上記静電放電保護回路、上記出力回路及び上記制御回路に接続された電源ラインと、上記静電放電保護回路、上記出力回路及び上記制御回路に接続された接地ラインとを備えている。
【００１９】
この構成によれば、ＥＳＤ試験の際に外部接続用パッドに正電荷が印加された場合、制御回路によって静電放電保護回路の第１のＮＭＩＳトランジスタを制御することにより、出力回路の第２のＮＭＩＳトランジスタへのサージ電流の集中を防ぎ、ＥＳＤ耐圧を向上することができる。
【００２０】
また、上記半導体集積回路装置において、上記静電放電保護回路は、ソースが上記電源ラインに接続され、ドレインが上記外部接続用パッドに接続され、ｎ型基板領域が上記電源ラインに接続されている第１のＰＭＩＳトランジスタと、ソースが上記接地ラインに接続され、ドレインが上記外部接続用パッドに接続されている上記第１のＮＭＩＳトランジスタとを有し、上記出力回路は、ソースが上記電源ラインに接続され、ドレインが上記外部接続用パッドに接続され、ｎ型基板領域が上記電源ラインに接続されている第２のＰＭＩＳトランジスタと、ソースが上記接地ラインに接続され、ドレインが上記外部接続用パッドに接続されている上記第２のＮＭＩＳトランジスタとを有している。
【００２１】
また、上記半導体集積回路装置において、上記制御回路の出力ノードは、上記第１のＮＭＩＳトランジスタのゲートに接続されている。
【００２２】
また、半導体集積回路装置において、上記制御回路の出力ノードは、上記第１のＮＭＩＳトランジスタのｐ型基板領域及び上記第２のＮＭＩＳトランジスタのｐ型基板領域に接続されている。
【００２３】
また、上記半導体集積回路装置において、上記制御回路は、一端が上記電源ライン又は上記外部接続用パッドに接続され、他端が出力ノードに接続されたキャパシタと、一端が上記接地ラインに接続され、他端が上記出力ノードに接続された抵抗体とを有している。
【００２４】
また、上記半導体集積回路装置において、上記制御回路は、一端が上記電源ライン又は上記外部接続用パッドに接続され、他端が出力ノードに接続されたダイオードと、一端が上記接地ラインに接続され、他端が上記出力ノードに接続された抵抗体とを有している。
【００２５】
また、半導体集積回路装置において、上記制御回路によって、上記第１のＮＭＩＳトランジスタのゲート電位と上記第２のＮＭＩＳトランジスタのゲート電位とが等電位になるように制御する。
【００２６】
また、半導体集積回路装置において、上記制御回路は、一端が上記電源ライン又は上記外部接続用パッドに接続され、他端が第１の出力ノードに接続されたキャパシタと、一端が上記接地ラインに接続され、他端が上記第１の出力ノードに接続された第１の抵抗体と、ゲートが上記第１の出力ノードに接続され、ソースが第２の出力ノードに接続され、ドレインが第３の出力ノードに接続された第３のＮＭＩＳトランジスタと、一端が上記第２の出力ノードに接続され、他端が上記接地ラインに接続された第２の抵抗体とを有し、上記第２の出力ノードは、上記第１のＮＭＩＳトランジスタのゲートに接続されており、上記第３の出力ノードは、上記第２のＮＭＩＳトランジスタのゲートに接続されている。
【００２７】
また、上記半導体集積回路装置において、上記制御回路は、一端が上記電源ライン又は上記外部接続用パッドに接続され、他端が第１の出力ノードに接続されたキャパシタと、一端が上記接地ラインに接続され、他端が上記第１の出力ノードに接続された抵抗体と、ソースが第２の出力ノードに接続され、ドレインが上記第１の出力ノードに接続され、ｎ型基板領域が上記電源ラインに接続された第３のＰＭＩＳトランジスタと、入力端子が上記第１の出力ノードに接続され、出力端子が上記第３のＰＭＩＳトランジスタのゲートに接続されたインバータとを有し、上記第１の出力ノードは、上記第１のＮＭＩＳトランジスタのゲートに接続されており、上記第２の出力ノードは、上記第２のＮＭＩＳトランジスタのゲートに接続されている。
【００２８】
また、上記半導体集積回路装置において、上記制御回路は、一端が上記電源ライン又は上記外部接続用パッドに接続され、他端が第１の出力ノードに接続されたダイオードと、一端が上記接地ラインに接続され、他端が上記第１の出力ノードに接続された第１の抵抗体と、ゲートが上記第１の出力ノードに接続され、ソースが第２の出力ノードに接続され、ドレインが第３の出力ノードに接続された第３のＮＭＩＳトランジスタと、一端が上記第２の出力ノードに接続され、他端が上記接地ラインに接続された第２の抵抗体とを有し、上記第２の出力ノードは、上記第１のＮＭＩＳトランジスタのゲートに接続されており、上記第３の出力ノードは、上記第２のＮＭＩＳトランジスタのゲートに接続されている。
【００２９】
また、上記半導体集積回路装置において、上記制御回路は、一端が上記電源ライン又は上記外部接続用パッドに接続され、他端が第１の出力ノードに接続されたダイオードと、一端が上記接地ラインに接続され、他端が上記第１の出力ノードに接続された抵抗体と、ソースが第２の出力ノードに接続され、ドレインが上記第１の出力ノードに接続され、ｎ型基板領域が上記電源ラインに接続された第３のＰＭＩＳトランジスタと、入力端子が上記第１の出力ノードに接続され、出力端子が上記第３のＰＭＩＳトランジスタのゲートに接続されたインバータとを有し、上記第１の出力ノードは、上記第１のＮＭＩＳトランジスタのゲートに接続されており、上記第２の出力ノードは、上記第２のＮＭＩＳトランジスタのゲートに接続されている。
【００３０】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態の静電放電保護回路を有する半導体集積回路装置の出力回路及びその周辺の構成を示す電気回路図である。図１に示すように、この半導体集積回路装置は、外部接続用パッド１と、静電放電保護回路２と、出力回路３と、出力プリバッファ回路４と、内部回路２１と、制御回路２２とを備えており、静電放電保護回路２によって外部接続用パッド１より侵入するサージから出力回路３を保護するように構成されている。
【００３１】
本実施形態の特徴は、ＥＳＤ試験時に静電放電保護回路２を効率的に駆動させるために、ＮＭＩＳトランジスタのゲート電位を制御するための制御回路２２が設けられている点であり、制御回路２２の出力ノード２５がＮＭＩＳトランジスタ６のゲートに接続されていることにある。
【００３２】
静電放電保護回路２は、外部接続用パッド１と出力回路３との間に設けられており、ＰＭＩＳトランジスタ５と、ＮＭＩＳトランジスタ６と、抵抗体７を有している。そして、ＰＭＩＳトランジスタ５は、電源電圧ＶＤＤを供給するための電源ライン１９に接続されるソースと、抵抗体７を介在させて電源ライン１９に接続されるゲートと、外部接続用パッド１に接続されるドレインと、電源ライン１９に接続される基板領域（ｎウェル）とを有している。また、ＮＭＩＳトランジスタ６は、接地電圧ＶＳＳを供給するための接地ライン２０に接続されるソースと、制御回路２２の出力ノード２５に接続されるゲートと、外部接続用パッド１に接続されるドレインと、接地ライン２０に接続される基板領域（ｐウェル）とを有している。
【００３３】
出力回路３は、静電放電保護回路２と出力プリバッファ回路４との間に設けられており、ＰＭＩＳトランジスタ１１と、ＮＭＩＳトランジスタ１２とを有している。そして、ＰＭＩＳトランジスタ１１は、電源ライン１９に接続されるソースと、出力プリバッファ回路４の第１のプリバッファ１５の出力端子に接続されるゲートと、外部接続用パッド１に接続されるドレインと、電源ライン１９に接続される基板領域（ｎウェル）とを有している。また、ＮＭＩＳトランジスタ１２は、接地ライン２０に接続されるソースと、出力プリバッファ回路４の第２のプリバッファ１７の出力端子に接続されるゲートと、外部接続用パッド１に接続されるドレインと、接地ライン２０に接続される基板領域（ｐウェル）とを有している。
【００３４】
出力プリバッファ回路４は、内部回路２１からの出力信号を増幅するためのものであり、内部回路２１と出力回路３との間に設けられており、最終段に第１のプリバッファ１５を備えた第１のプリバッファ回路１６と、最終段に第２のプリバッファ１７を備えた第２のプリバッファ回路１８とを有している。第１のプリバッファ１５には、電源ライン１９に接続される電源電圧供給用端子と、接地ライン２０に接続される接地端子と、出力回路３のＰＭＩＳトランジスタ１１のゲートに接続される出力端子と、内部回路２１に接続される入力端子とが設けられている。また、第２のプリバッファ１７には、電源ライン１９に接続される電源電圧供給用端子と、接地ライン２０に接続される接地端子と、出力回路３のＮＭＩＳトランジスタ１２のゲートに接続される出力端子と、内部回路２１に接続される入力端子とが設けられている。なお、第１のプリバッファ回路１６及び第２のプリバッファ回路１８には、内部回路２１からの出力信号の増幅度合いに応じて、それぞれ複数のプリバッファが設けられている。そして、第１のプリバッファ回路１６内の最終段の第１のプリバッファ１５の出力端子と、第２のプリバッファ回路１８内の最終段の第２のプリバッファ１７の出力端子とからは、高低が逆又は同一の出力信号が出力されるように、第１，第２のプリバッファ回路１６，１８は構成されている。
【００３５】
内部回路２１は、電源ライン１９から電源を供給されており、接地ライン２０と接続されている。なお、内部回路２１は電源ライン１９の電圧と異なる別の電源ラインから電源が供給されることもある。
【００３６】
制御回路２２は、ＥＳＤ印加時にのみ静電放電保護回路２のＮＭＩＳトランジスタをＯＮ状態にするためのものであり、キャパシタ２３と抵抗体２４とを有しており、キャパシタ２３は、一端が電源ライン１９に接続され、他端が出力ノード２５に接続されており、また、抵抗体２４は、一端が接地ライン２０に接続され、他端が出力ノード２５に接続されており、出力ノード２５はＮＭＩＳトランジスタ６のゲートに接続されている。なお、キャパシタ２３の一端は、電源ライン１９ではなく外部接続用パッド１につなげてもよい。
【００３７】
また、第１の実施形態では、制御回路２２にキャパシタ２３を用いて説明したが、キャパシタに限るものではなく、容量を生じる素子であれば用いることができる。例えば、電源ライン１９から出力ノード２５へ向かう方向を順方向とするとき、キャパシタに代えて少なくとも１つのダイオードを順方向に配置すれば、ＥＳＤ試験時に、制御回路２２の出力ノード２５が“Ｈ”となり、第１のＮＭＩＳトランジスタ６がＯＮ状態となるため、出力回路３のＮＭＩＳトランジスタ１２へのサージ電流の集中を防ぎ、ＥＳＤ耐圧を向上することができる。あるいは、電源ライン１９から出力ノード２５へ向かう方向を順方向とするとき、キャパシタに代えて少なくとも１つのツェナーダイオードを逆方向に配置しても、ダイオードと同様な効果を得ることができる。
【００３８】
第１の実施形態における半導体集積回路装置によれば、ＥＳＤ試験の際に外部接続用パッド１に正電荷を印加すると、外部接続用パッド１から電源ライン１９に至る回路において、ＰＭＩＳトランジスタ５のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード９となり、ＰＭＩＳトランジスタ１１のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード１３となる。一方、外部接続用パッド１から接地ライン２０に至る回路において、ＮＭＩＳトランジスタ６のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１０となり、ＮＭＩＳトランジスタ１２のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１４となる。
【００３９】
このため、外部接続用パッド１に印加された正電荷が、寄生順方向ダイオード９及び１３を通って電源ライン１９に流れ込み、電源ライン１９の電位が上昇した場合、制御回路２２の出力ノード２５が“Ｈ”となるため、静電放電保護回路２のＮＭＩＳトランジスタ６をＯＮ状態にすることができるので、出力回路３のＮＭＩＳトランジスタ１２へのサージ電流の集中を防ぎ、ＥＳＤ耐圧を向上することができる。
【００４０】
（第２の実施形態）
図２は、本発明の第２の実施形態の静電放電保護回路を有する半導体集積回路装置の出力回路及びその周辺の構成を示す電気回路図である。図２に示すように、この半導体集積回路装置は、外部接続用パッド１と、静電放電保護回路２と、出力回路３と、出力プリバッファ回路４と、内部回路２１と、制御回路２６とを備えており、静電放電保護回路２によって外部接続用パッド１より侵入するサージから出力回路３を保護するように構成されている。
【００４１】
本実施形態の特徴は、ＥＳＤ試験時に静電放電保護回路２を効率的に駆動させるために、ＮＭＩＳトランジスタ６の基板電位を制御するための制御回路２６が設けられている点であり、制御回路２６の出力ノード２９がＮＭＩＳトランジスタ６のｐ型基板領域及びＮＭＩＳトランジスタ１２のｐ型基板領域とに接続されていることにある。
【００４２】
静電放電保護回路２は、外部接続用パッド１と出力回路３との間に設けられており、ＰＭＩＳトランジスタ５と、ＮＭＩＳトランジスタ６と、抵抗体７と抵抗体８を有している。そして、ＰＭＩＳトランジスタ５は、電源電圧ＶＤＤを供給するための電源ライン１９に接続されるソースと、抵抗体７を介在させて電源ライン１９に接続されるゲートと、外部接続用パッド１に接続されるドレインと、電源ライン１９に接続される基板領域（ｎウェル）とを有している。また、ＮＭＩＳトランジスタ６は、接地電圧ＶＳＳを供給するための接地ライン２０に接続されるソースと、抵抗体８を介在させて接地ライン２０に接続されるゲートと、外部接続用パッド１に接続されるドレインと、制御回路２６の出力ノード２９に接続される基板領域（ｐウェル）とを有している。
【００４３】
出力回路３は、静電放電保護回路２と出力プリバッファ回路４との間に設けられており、ＰＭＩＳトランジスタ１１と、ＮＭＩＳトランジスタ１２とを有している。そして、ＰＭＩＳトランジスタ１１は、電源ライン１９に接続されるソースと、出力プリバッファ回路４の第１のプリバッファ１５の出力端子に接続されるゲートと、外部接続用パッド１に接続されるドレインと、電源ライン１９に接続される基板領域（ｎウェル）とを有している。また、ＮＭＩＳトランジスタ１２は、接地ライン２０に接続されるソースと、出力プリバッファ回路４の第２のプリバッファ１７の出力端子に接続されるゲートと、外部接続用パッド１に接続されるドレインと、制御回路２６の出力ノード２９に接続される基板領域（ｐウェル）とを有している。
【００４４】
出力プリバッファ回路４は、内部回路２１からの出力信号を増幅するためのものであり、内部回路２１と出力回路３との間に設けられており、最終段に第１のプリバッファ１５を備えた第１のプリバッファ回路１６と、最終段に第２のプリバッファ１７を備えた第２のプリバッファ回路１８とを有している。第１のプリバッファ１５には、電源ライン１９に接続される電源電圧供給用端子と、接地ライン２０に接続される接地端子と、出力回路３のＰＭＩＳトランジスタ１１のゲートに接続される出力端子と、内部回路２１に接続される入力端子とが設けられている。また、第２のプリバッファ１７には、電源ライン１９に接続される電源電圧供給用端子と、接地ライン２０に接続される接地端子と、出力回路３のＮＭＩＳトランジスタ１２のゲートに接続される出力端子と、内部回路２１に接続される入力端子とが設けられている。なお、第１のプリバッファ回路１６及び第２のプリバッファ回路１８には、内部回路２１からの出力信号の増幅度合いに応じて、それぞれ複数のプリバッファが設けられている。そして、第１のプリバッファ回路１６内の最終段の第１のプリバッファ１５の出力端子と、第２のプリバッファ回路１８内の最終段の第２のプリバッファ１７の出力端子とからは、高低が逆又は同一の出力信号が出力されるように、第１，第２のプリバッファ回路１６，１８は構成されている。
【００４５】
内部回路２１は、電源ライン１９から電源を供給されており、接地ライン２０と接続されている。なお、内部回路２１は電源ライン１９の電圧と異なる別の電源ラインから電源が供給されることもある。
【００４６】
制御回路２６は、ＥＳＤ印加時のみに静電放電保護回路２のＮＭＩＳトランジスタをＯＮ状態にするためのものであり、キャパシタ２７と抵抗体２８とを有しており、キャパシタ２７は、一端が電源ライン１９に接続され、他端が出力ノード２９に接続されており、また、抵抗体２８は、一端が接地ライン２０に接続され、他端が出力ノード２９に接続されており、出力ノード２９はＮＭＩＳトランジスタ６及びＮＭＩＳトランジスタ１２の各基板領域（ｐウェル）に接続されている。なお、キャパシタ２７の一端は、電源ライン１９ではなく外部接続用パッド１につなげてもよい。また、キャパシタ２７の代わりに、第１の実施形態で説明したように、ダイオード又はツェナーダイオードを用いても同様な効果を得ることができる。
【００４７】
第２の実施形態における半導体集積回路装置によれば、ＥＳＤ試験の際に外部接続用パッド１に正電荷を印加すると、外部接続用パッド１から電源ライン１９に至る回路において、ＰＭＩＳトランジスタ５のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード９となり、ＰＭＩＳトランジスタ１１のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード１３となる。一方、外部接続用パッド１から接地ライン２０に至る回路において、ＮＭＩＳトランジスタ６のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１０となり、ＮＭＩＳトランジスタ１２のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１４となる。
【００４８】
このため、外部接続用パッド１に印加された正電荷が、寄生順方向ダイオード９及び１３を通って電源ライン１９に流れ込み、電源ライン１９の電位が上昇した場合、制御回路２６の出力ノード２９が“Ｈ”となるため、ＮＭＩＳトランジスタ６及びＮＭＩＳトランジスタ１２の各基板領域（ｐウェル）の電位が上昇し、両方のトランジスタともＯＮしやすくなるので、ＮＭＩＳトランジスタ１２へのサージ電流の集中を防ぎ、ＥＳＤ耐圧を向上することができる。
【００４９】
（第３の実施形態）
図３は、本発明の第３の実施形態の静電放電保護回路を有する半導体集積回路装置の出力回路及びその周辺の構成を示す電気回路図である。図３に示すように、この半導体集積回路装置は、外部接続用パッド１と、静電放電保護回路２と、出力回路３と、出力プリバッファ回路４と、内部回路２１と、制御回路３０とを備えており、静電放電保護回路２によって外部接続用パッド１より侵入するサージから出力回路３を保護するように構成されている。
【００５０】
本実施形態の特徴は、ＥＳＤ試験時に静電放電保護回路２のＮＭＩＳトランジスタ６のゲート電位と、出力回路３のＮＭＩＳトランジスタ１２のゲート電位とを等電位にするための制御回路３０が設けられている点である。
【００５１】
静電放電保護回路２は、外部接続用パッド１と出力回路３との間に設けられており、ＰＭＩＳトランジスタ５と、ＮＭＩＳトランジスタ６と、抵抗体７を有している。そして、ＰＭＩＳトランジスタ５は、電源電圧ＶＤＤを供給するための電源ライン１９に接続されるソースと、抵抗体７を介在させて電源ライン１９に接続されるゲートと、外部接続用パッド１に接続されるドレインと、電源ライン１９に接続される基板領域（ｎウェル）とを有している。また、ＮＭＩＳトランジスタ６は、接地電圧ＶＳＳを供給するための接地ライン２０に接続されるソースと、ゲート電位制御回路３０の第２の出力ノード３６に接続されるゲートと、外部接続用パッド１に接続されるドレインと、接地ライン２０に接続される基板領域（ｐウェル）とを有している。
【００５２】
出力回路３は、静電放電保護回路２と出力プリバッファ回路４との間に設けられており、ＰＭＩＳトランジスタ１１と、ＮＭＩＳトランジスタ１２とを有している。そして、ＰＭＩＳトランジスタ１１は、電源ライン１９に接続されるソースと、出力プリバッファ回路４の第１のプリバッファ１５の出力端子に接続されるゲートと、外部接続用パッド１に接続されるドレインと、電源ライン１９に接続される基板領域（ｎウェル）とを有している。また、ＮＭＩＳトランジスタ１２は、接地ライン２０に接続されるソースと、出力プリバッファ回路４の第２のプリバッファ１７の出力端子と制御回路３０の第３の出力ノード３７に接続されるゲートと、外部接続用パッド１に接続されるドレインと、接地ライン２０に接続される基板領域（ｐウェル）とを有している。
【００５３】
出力プリバッファ回路４は、内部回路２１からの出力信号を増幅するためのものであり、内部回路２１と出力回路３との間に設けられており、最終段に第１のプリバッファ１５を備えた第１のプリバッファ回路１６と、最終段に第２のプリバッファ１７を備えた第２のプリバッファ回路１８とを有している。第１のプリバッファ１５には、電源ライン１９に接続される電源電圧供給用端子と、接地ライン２０に接続される接地端子と、出力回路３のＰＭＩＳトランジスタ１１のゲートに接続される出力端子と、内部回路２１に接続される入力端子とが設けられている。また、第２のプリバッファ１７には、電源ライン１９に接続される電源電圧供給用端子と、接地ライン２０に接続される接地端子と、出力回路３のＮＭＩＳトランジスタ１２のゲートに接続される出力端子と、内部回路２１に接続される入力端子とが設けられている。なお、第１のプリバッファ回路１６及び第２のプリバッファ回路１８には、内部回路２１からの出力信号の増幅度合いに応じて、それぞれ複数のプリバッファが設けられている。そして、第１のプリバッファ回路１６内の最終段の第１のプリバッファ１５の出力端子と、第２のプリバッファ回路１８内の最終段の第２のプリバッファ１７の出力端子とからは、高低が逆又は同一の出力信号が出力されるように、第１，第２のプリバッファ回路１６，１８は構成されている。
【００５４】
内部回路２１は、電源ライン１９から電源を供給されており、接地ライン２０と接続されている。なお、内部回路２１は電源ライン１９の電圧と異なる別の電源ラインから電源が供給されることもある。
【００５５】
制御回路３０は、ＥＳＤ試験時に静電放電保護回路２のＮＭＩＳトランジスタ６のゲート電位と出力回路３のＮＭＩＳトランジスタ１２のゲート電位を等電位にするためのものであり、キャパシタ３１と抵抗体３２と抵抗体３５とＮＭＩＳトランジスタ３４とを有している。キャパシタ３１は、一端が電源ライン１９に接続され、他端が第１の出力ノード３３に接続されており、また、抵抗体３２は、一端が接地ライン２０に接続され、他端が第１の出力ノード３３に接続されており、第１の出力ノード３３はＮＭＩＳトランジスタ３４のゲートに接続されている。また、ＮＭＩＳトランジスタ３４は、第２の出力ノード３６に接続されるソースと、第３の出力ノード３７に接続されるドレインと、第１の出力ノード３３に接続されるゲートとを有している。また、抵抗体３５は、一端が第２の出力ノード３６に接続され、他端が接地ライン２０に接続されている。なお、キャパシタ３１は、電源ライン１９ではなく外部接続用パッド１につなげてもよい。また、キャパシタ３１の代わりに、第１の実施形態で説明したように、ダイオード又はツェナーダイオードを用いても同様な効果を得ることができる。
【００５６】
第３の実施形態における半導体集積回路装置によれば、ＥＳＤ試験の際に外部接続用パッド１に正電荷を印加すると、外部接続用パッド１から電源ライン１９に至る回路において、ＰＭＩＳトランジスタ５のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード９となり、ＰＭＩＳトランジスタ１１のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード１３となる。一方、外部接続用パッド１から接地ライン２０に至る回路において、ＮＭＩＳトランジスタ６のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１０となり、ＮＭＩＳトランジスタ１２のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１４となる。
【００５７】
このため、外部接続用パッド１に印加された正電荷が、寄生順方向ダイオード９及び１３を通って電源ライン１９に流れ込み、電源ライン１９の電位が上昇した場合、キャパシタ３１を介して第１の出力ノード３３の電位が上昇するため、制御回路３０のＮＭＩＳトランジスタ３４がＯＮ状態となる。これにより、第２の出力ノード３６と第３の出力ノード３７とは、ＮＭＩＳトランジスタ３４を介して等電位となり、接地ライン２０に接続されている抵抗体３５を介して接地される。従って、ＮＭＩＳトランジスタ６及びＮＭＩＳトランジスタ１２の各ゲート電位は、共に“Ｌ”レベルとなるため、ＮＭＩＳトランジスタ１２へのサージ電流の集中を防ぎ、ＥＳＤ耐圧を向上することができる。
【００５８】
（第４の実施形態）
図４は、本発明の第４の実施形態の静電放電保護回路を有する半導体集積回路装置の出力回路及びその周辺の構成を示す電気回路図である。図４に示すように、この半導体集積回路装置は、外部接続用パッド１と、静電放電保護回路２と、出力回路３と、出力プリバッファ回路４と、内部回路２１と、制御回路３８とを備えており、静電放電保護回路２によって外部接続用パッド１より侵入するサージから出力回路３を保護するように構成されている。
【００５９】
本実施形態の特徴は、ＥＳＤ試験時に、静電放電保護回路２のＮＭＩＳトランジスタ６のゲート電位と出力回路３のＮＭＩＳトランジスタ１２のゲート電位とを等電位にするために、ゲート電位制御回路３０が設けられている点である。
【００６０】
静電放電保護回路２は、外部接続用パッド１と出力回路３との間に設けられており、ＰＭＩＳトランジスタ５と、ＮＭＩＳトランジスタ６と、抵抗体７を有している。そして、ＰＭＩＳトランジスタ５は、電源電圧ＶＤＤを供給するための電源ライン１９に接続されるソースと、抵抗体７を介在させて電源ライン１９に接続されるゲートと、外部接続用パッド１に接続されるドレインと、電源ライン１９に接続される基板領域（ｎウェル）とを有している。また、ＮＭＩＳトランジスタ６は、接地電圧ＶＳＳを供給するための接地ライン２０に接続されるソースと、制御回路３８の第１の出力ノード４１に接続されるゲートと、外部接続用パッド１に接続されるドレインと、接地ライン２０に接続される基板領域（ｐウェル）とを有している。
【００６１】
出力回路３は、静電放電保護回路２と出力プリバッファ回路４との間に設けられており、ＰＭＩＳトランジスタ１１と、ＮＭＩＳトランジスタ１２とを有している。そして、ＰＭＩＳトランジスタ１１は、電源ライン１９に接続されるソースと、出力プリバッファ回路４の第１のプリバッファ１５の出力端子に接続されるゲートと、外部接続用パッド１に接続されるドレインと、電源ライン１９に接続される基板領域（ｎウェル）とを有している。また、ＮＭＩＳトランジスタ１２は、接地ライン２０に接続されるソースと、出力プリバッファ回路４の第２のプリバッファ１７の出力端子及び制御回路３８のＰＭＩＳトランジスタ４３のソースに接続されるゲートと、外部接続用パッド１に接続されるドレインと、接地ライン２０に接続される基板領域（ｐウェル）とを有している。
【００６２】
出力プリバッファ回路４は、内部回路２１からの出力信号を増幅するためのものであり、内部回路２１と出力回路３との間に設けられており、最終段に第１のプリバッファ１５を備えた第１のプリバッファ回路１６と、最終段に第２のプリバッファ１７を備えた第２のプリバッファ回路１８とを有している。第１のプリバッファ１５には、電源ライン１９に接続される電源電圧供給用端子と、接地ライン２０に接続される接地端子と、出力回路３のＰＭＩＳトランジスタ１１のゲートに接続される出力端子と、内部回路２１に接続される入力端子とが設けられている。また、第２のプリバッファ１７には、電源ライン１９に接続される電源電圧供給用端子と、接地ライン２０に接続される接地端子と、出力回路３のＮＭＩＳトランジスタ１２のゲートに接続される出力端子と、内部回路２１に接続される入力端子とが設けられている。なお、第１のプリバッファ回路１６及び第２のプリバッファ回路１８には、内部回路２１からの出力信号の増幅度合いに応じて、それぞれ複数のプリバッファが設けられている。そして、第１のプリバッファ回路１６内の最終段の第１のプリバッファ１５の出力端子と、第２のプリバッファ回路１８内の最終段の第２のプリバッファ１７の出力端子とからは、高低が逆又は同一の出力信号が出力されるように、第１，第２のプリバッファ回路１６，１８は構成されている。
【００６３】
内部回路２１は、電源ライン１９から電源を供給されており、接地ライン２０と接続されている。なお、内部回路２１は電源ライン１９の電圧と異なる別の電源ラインから電源が供給されることもある。
【００６４】
制御回路３８は、ＥＳＤ試験時に静電放電保護回路２のＮＭＩＳトランジスタ６のゲート電位と出力回路３のＮＭＩＳトランジスタ１２のゲート電位とを等電位にするためのものであり、キャパシタ３９と抵抗体４０とインバータ４２とＰＭＩＳトランジスタ４３とを有している。キャパシタ３９は、一端が電源ライン１９に接続され、他端が第１の出力ノード４１に接続されており、また、抵抗体４０は、一端が接地ライン２０に接続され、他端が第１の出力ノード４１に接続されており、第１の出力ノード４１は静電放電保護回路２のＮＭＩＳトランジスタ６のゲートに接続されている。また、ＰＭＩＳトランジスタ４３は、第２の出力ノード４４に接続されるソースと、第１の出力ノード４１に接続されるドレインと、インバータ４３の出力端子に接続されるゲートと、電源ライン１９に接続される基板領域（ｎウェル）とを有している。また、インバータ４３は、入力端子が第１の出力ノード４１及びＰＭＩＳトランジスタ４３のドレインに接続され、出力端子がＰＭＩＳトランジスタ４３のゲートに接続されている。なお、キャパシタ３９は、電源ライン１９ではなく外部接続用パッド１につなげてもよい。また、キャパシタ３９の代わりに、第１の実施形態で説明したように、ダイオード又はツェナーダイオードを用いても同様な効果を得ることができる。
【００６５】
第４の実施形態における半導体集積回路装置によれば、ＥＳＤ試験の際に外部接続用パッド１に正電荷を印加すると、外部接続用パッド１から電源ライン１９に至る回路において、ＰＭＩＳトランジスタ５のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード９となり、ＰＭＩＳトランジスタ１１のドレイン領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオード１３となる。一方、外部接続用パッド１から接地ライン２０に至る回路において、ＮＭＩＳトランジスタ６のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１０となり、ＮＭＩＳトランジスタ１２のドレイン領域と基板領域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオード１４となる。
【００６６】
このため、外部接続用パッド１に印加された正電荷が、寄生順方向ダイオード９及び１３を通って電源ライン１９に流れ込み、電源ライン１９の電位が上昇した場合、制御回路３８の第１の出力ノード４１がキャパシタ３９を介して“Ｈ”となるため、静電放電保護回路２のＮＭＩＳトランジスタ６がＯＮ状態となる。同時に、ゲート電位制御回路３８のＰＭＩＳトランジスタ４３の基板領域の電位が上昇し、且つ、インバータ４２を介してＰＭＩＳトランジスタ４３のゲート電位が“Ｌ”となるので、ＰＭＩＳトランジスタ４３がＯＮ状態となる。これにより、第２の出力ノード４４が、ＰＭＩＳトランジスタ４３を介して第１の出力ノード４１と等電位となるため、出力回路３のＮＭＩＳトランジスタ１２もＯＮ状態となる。従って、ＮＭＩＳトランジスタ６及びＮＭＩＳトランジスタ１２が共にＯＮ状態となるため、出力回路のＮＭＩＳトランジスタ１２へのサージ電流の集中を防ぎ、ＥＳＤ耐圧を向上することができる。
【００６７】
【発明の効果】
以上述べてきたように、本発明の半導体集積回路装置によれば、静電放電保護回路２のＮＭＩＳトランジスタ６を制御するための制御回路により、ＥＳＤ試験によって外部接続用パッドに正電荷を印加された場合、静電放電保護回路のＮＭＩＳトランジスタと出力回路のＮＭＩＳトランジスタの両方ともＯＮ状態にすることができる。したがって、出力回路のＮＭＩＳトランジスタにのみサージ電流が集中するのを防止することができるので、サージ耐圧を向上することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る静電放電保護回路を有する半導体集積回路装置の電気回路図
【図２】本発明の第２の実施形態に係る静電放電保護回路を有する半導体集積回路装置の電気回路図
【図３】本発明の第３の実施形態に係る静電放電保護回路を有する半導体集積回路装置の電気回路図
【図４】本発明の第４の実施形態に係る静電放電保護回路を有する半導体集積回路装置の電気回路図
【図５】従来の静電放電保護回路を有する半導体集積回路装置の電気回路図
【図６】（ａ）は、ＨＭＢ試験規格によるＥＳＤ試験を行うための評価回路の回路図
（ｂ）は、ＭＩＬ規格によるＨＭＢ放電波形規定を示す波形図
【符号の説明】
１ 外部接続用パッド
２ 静電放電保護回路
３ 出力回路
４ 出力バッファ回路
５、１１、４３ ＰＭＩＳトランジスタ
６、１２、３４ ＮＭＩＳトランジスタ
７、８、２４、２８、３２、３５、４０ 抵抗体
９、１３、 寄生順方向ダイオード
１０、１４ 寄生逆方向ダイオード
１５ 第１のプリバッファ
１６ 第１のプリバッファ回路
１７ 第２のプリバッファ
１８ 第２のプリバッファ回路
１９ 電源ライン
２０ 接地ライン
２１ 内部回路
２２、２６、３０、３８ 制御回路
２３、２７、３１、３９ キャパシタ
２５、２９、３６、３７、４１、４４ 出力ノード
４２ インバータ
Claims (11)
- 外部接続用パッドと、
上記外部接続用パッドに接続され、第１のＮＭＩＳトランジスタを有する静電放電保護回路と、
上記外部接続用パッドに接続され、第２のＮＭＩＳトランジスタを有する出力回路と、
上記静電放電保護回路の上記第１のＮＭＩＳトランジスタを制御する制御回路と、
上記静電放電保護回路、上記出力回路及び上記制御回路に接続された電源ラインと、
上記静電放電保護回路、上記出力回路及び上記制御回路に接続された接地ラインとを備え、
上記制御回路の出力ノードは、上記第１のＮＭＩＳトランジスタのｐ型基板領域及び上記第２のＮＭＩＳトランジスタのｐ型基板領域に接続されていることを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、
上記制御回路は、一端が上記電源ライン又は上記外部接続用パッドに接続され、他端が出力ノードに接続されたキャパシタと、一端が上記接地ラインに接続され、他端が上記出力ノードに接続された抵抗体とを有していることを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、
上記制御回路は、一端が上記電源ライン又は上記外部接続用パッドに接続され、他端が出力ノードに接続されたダイオードと、一端が上記接地ラインに接続され、他端が上記出力ノードに接続された抵抗体とを有していることを特徴とする半導体集積回路装置。 - 外部接続用パッドと、
上記外部接続用パッドに接続され、第１のＮＭＩＳトランジスタを有する静電放電保護回路と、
上記外部接続用パッドに接続され、第２のＮＭＩＳトランジスタを有する出力回路と、
上記静電放電保護回路の上記第１のＮＭＩＳトランジスタを制御する制御回路と、
上記静電放電保護回路、上記出力回路及び上記制御回路に接続された電源ラインと、
上記静電放電保護回路、上記出力回路及び上記制御回路に接続された接地ラインとを備え、
上記制御回路は、一端が上記電源ラインに直接接続され、他端が出力ノードに接続されたキャパシタ又はダイオードと、一端が上記接地ラインに接続され、他端が上記出力ノードに接続された抵抗体とを有していることを特徴とする半導体集積回路装置。 - 請求項１〜４のうちいずれか１項に記載の半導体集積回路装置において、
上記制御回路の出力ノードは、上記第１のＮＭＩＳトランジスタのゲートに接続されていることを特徴とする半導体集積回路装置。 - 外部接続用パッドと、
上記外部接続用パッドに接続され、第１のＮＭＩＳトランジスタを有する静電放電保護回路と、
上記外部接続用パッドに接続され、第２のＮＭＩＳトランジスタを有する出力回路と、
上記静電放電保護回路の上記第１のＮＭＩＳトランジスタを制御する制御回路と、
上記静電放電保護回路、上記出力回路及び上記制御回路に接続された電源ラインと、
上記静電放電保護回路、上記出力回路及び上記制御回路に接続された接地ラインとを備え、
上記制御回路は、
一端が上記電源ライン又は上記外部接続用パッドに接続され、他端が第１の出力ノードに接続されたキャパシタと、
一端が上記接地ラインに接続され、他端が上記第１の出力ノードに接続された第１の抵抗体と、
ゲートが上記第１の出力ノードに接続され、ソースが第２の出力ノードに接続され、ドレインが第３の出力ノードに接続された第３のＮＭＩＳトランジスタと、
一端が上記第２の出力ノードに接続され、他端が上記接地ラインに接続された第２の抵抗体とを有し、
上記第２の出力ノードは、上記第１のＮＭＩＳトランジスタのゲートに接続されており、上記第３の出力ノードは、上記第２のＮＭＩＳトランジスタのゲートに接続されていることを特徴とする半導体集積回路装置。 - 外部接続用パッドと、
上記外部接続用パッドに接続され、第１のＮＭＩＳトランジスタを有する静電放電保護回路と、
上記外部接続用パッドに接続され、第２のＮＭＩＳトランジスタを有する出力回路と、
上記静電放電保護回路の上記第１のＮＭＩＳトランジスタを制御する制御回路と、
上記静電放電保護回路、上記出力回路及び上記制御回路に接続された電源ラインと、
上記静電放電保護回路、上記出力回路及び上記制御回路に接続された接地ラインとを備え、
上記制御回路は、
一端が上記電源ライン又は上記外部接続用パッドに接続され、他端が第１の出力ノードに接続されたキャパシタと、
一端が上記接地ラインに接続され、他端が上記第１の出力ノードに接続された抵抗体と、
ソースが第２の出力ノードに接続され、ドレインが上記第１の出力ノードに接続され、ｎ型基板領域が上記電源ラインに接続された第３のＰＭＩＳトランジスタと、
入力端子が上記第１の出力ノードに接続され、出力端子が上記第３のＰＭＩＳトランジスタのゲートに接続されたインバータとを有し、
上記第１の出力ノードは、上記第１のＮＭＩＳトランジスタのゲートに接続されており、上記第２の出力ノードは、上記第２のＮＭＩＳトランジスタのゲートに接続されていることを特徴とする半導体集積回路装置。 - 外部接続用パッドと、
上記外部接続用パッドに接続され、第１のＮＭＩＳトランジスタを有する静電放電保護回路と、
上記外部接続用パッドに接続され、第２のＮＭＩＳトランジスタを有する出力回路と、
上記静電放電保護回路の上記第１のＮＭＩＳトランジスタを制御する制御回路と、
上記静電放電保護回路、上記出力回路及び上記制御回路に接続された電源ラインと、
上記静電放電保護回路、上記出力回路及び上記制御回路に接続された接地ラインとを備え、
上記制御回路は、
一端が上記電源ライン又は上記外部接続用パッドに接続され、他端が第１の出力ノードに接続されたダイオードと、
一端が上記接地ラインに接続され、他端が上記第１の出力ノードに接続された第１の抵抗体と、
ゲートが上記第１の出力ノードに接続され、ソースが第２の出力ノードに接続され、ドレインが第３の出力ノードに接続された第３のＮＭＩＳトランジスタと、
一端が上記第２の出力ノードに接続され、他端が上記接地ラインに接続された第２の抵抗体とを有し、
上記第２の出力ノードは、上記第１のＮＭＩＳトランジスタのゲートに接続されており、上記第３の出力ノードは、上記第２のＮＭＩＳトランジスタのゲートに接続されていることを特徴とする半導体集積回路装置。 - 外部接続用パッドと、
上記外部接続用パッドに接続され、第１のＮＭＩＳトランジスタを有する静電放電保護回路と、
上記外部接続用パッドに接続され、第２のＮＭＩＳトランジスタを有する出力回路と、
上記静電放電保護回路の上記第１のＮＭＩＳトランジスタを制御する制御回路と、
上記静電放電保護回路、上記出力回路及び上記制御回路に接続された電源ラインと、
上記静電放電保護回路、上記出力回路及び上記制御回路に接続された接地ラインとを備え、
上記制御回路は、
一端が上記電源ライン又は上記外部接続用パッドに接続され、他端が第１の出力ノードに接続されたダイオードと、
一端が上記接地ラインに接続され、他端が上記第１の出力ノードに接続された抵抗体と、
ソースが第２の出力ノードに接続され、ドレインが上記第１の出力ノードに接続され、ｎ型基板領域が上記電源ラインに接続された第３のＰＭＩＳトランジスタと、
入力端子が上記第１の出力ノードに接続され、出力端子が上記第３のＰＭＩＳトランジスタのゲートに接続されたインバータとを有し、
上記第１の出力ノードは、上記第１のＮＭＩＳトランジスタのゲートに接続されており、上記第２の出力ノードは、上記第２のＮＭＩＳトランジスタのゲートに接続されていることを特徴とする半導体集積回路装置。 - 請求項６〜９のうちいずれか１項に記載の半導体集積回路装置において、
上記制御回路によって、上記第１のＮＭＩＳトランジスタのゲート電位と上記第２のＮＭＩＳトランジスタのゲート電位とが等電位になるように制御することを特徴とする半導体集積回路装置。 - 請求項１〜１０のうちいずれか１項に記載の半導体集積回路装置において、
上記静電放電保護回路は、
ソースが上記電源ラインに接続され、ドレインが上記外部接続用パッドに接続され、ｎ型基板領域が上記電源ラインに接続されている第１のＰＭＩＳトランジスタと、
ソースが上記接地ラインに接続され、ドレインが上記外部接続用パッドに接続されている上記第１のＮＭＩＳトランジスタとを有し、
上記出力回路は、
ソースが上記電源ラインに接続され、ドレインが上記外部接続用パッドに接続され、ｎ型基板領域が上記電源ラインに接続されている第２のＰＭＩＳトランジスタと、
ソースが上記接地ラインに接続され、ドレインが上記外部接続用パッドに接続されている上記第２のＮＭＩＳトランジスタと
を有していることを特徴とする半導体集積回路装置。
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