JPH0738059A - 静電破壊保護回路 - Google Patents
静電破壊保護回路Info
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- JPH0738059A JPH0738059A JP5156889A JP15688993A JPH0738059A JP H0738059 A JPH0738059 A JP H0738059A JP 5156889 A JP5156889 A JP 5156889A JP 15688993 A JP15688993 A JP 15688993A JP H0738059 A JPH0738059 A JP H0738059A
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Abstract
(57)【要約】
【目的】 入出力特性の低下又は駆動負荷の増加を抑え
ながら、ＥＳＤ保護を行う。 【構成】 トランジスタＴa 及びＴb によって、サイリ
スタが構成される。電源印加中信号ＧＰ及びＧＮが入力
されている時は、トランジスタＴs 及びＴu によって、
前記サイリスタがターンオンし難くなる。前記サイリス
タのアノードＸ１及びカソードＸ２は、ＥＳＤ保護対象
の入力あるいは出力と、その電源ＶＤＤあるいはグラン
ドＧＮＤとの間に接続される。電源未投入時には、サイ
リスタによって、ＥＳＤ保護する。又、電源印加中は、
サイリスタのターンオンが禁止され、ラッチアップ現象
が低減される。
ながら、ＥＳＤ保護を行う。 【構成】 トランジスタＴa 及びＴb によって、サイリ
スタが構成される。電源印加中信号ＧＰ及びＧＮが入力
されている時は、トランジスタＴs 及びＴu によって、
前記サイリスタがターンオンし難くなる。前記サイリス
タのアノードＸ１及びカソードＸ２は、ＥＳＤ保護対象
の入力あるいは出力と、その電源ＶＤＤあるいはグラン
ドＧＮＤとの間に接続される。電源未投入時には、サイ
リスタによって、ＥＳＤ保護する。又、電源印加中は、
サイリスタのターンオンが禁止され、ラッチアップ現象
が低減される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体回路の入力ある
いは出力に設けられ、これら入力あるいは出力へと該半
導体回路外部から印加される高電圧から、該半導体回路
の内部回路を保護する静電破壊保護回路に係り、特に、
入出力特性の低下を抑えながら、又、不必要な駆動負荷
の増加を抑えながら、前記半導体回路の入力あるいは出
力へと外部から印加される高電圧から、該半導体回路の
内部回路を保護することができる静電破壊保護回路に関
する。
いは出力に設けられ、これら入力あるいは出力へと該半
導体回路外部から印加される高電圧から、該半導体回路
の内部回路を保護する静電破壊保護回路に係り、特に、
入出力特性の低下を抑えながら、又、不必要な駆動負荷
の増加を抑えながら、前記半導体回路の入力あるいは出
力へと外部から印加される高電圧から、該半導体回路の
内部回路を保護することができる静電破壊保護回路に関
する。
【０００２】
【従来の技術】人体や衣服の摩擦等によって発生する静
電気は、非常に高電圧となることがある。このような静
電気による高電圧が、例えば半導体回路の入力あるいは
出力に印加されると、その半導体回路の内部回路が破壊
されてしまう恐れがある。
電気は、非常に高電圧となることがある。このような静
電気による高電圧が、例えば半導体回路の入力あるいは
出力に印加されると、その半導体回路の内部回路が破壊
されてしまう恐れがある。
【０００３】特に、ＭＯＳ（metal oxide semiconducto
r ）ＦＥＴ（field effect transistor ）を主体として
構成されたＭＯＳ半導体集積回路の入力においては、こ
れがデジタル集積回路であっても、あるいはアナログ集
積回路であっても、一般に入力インピーダンスが高くな
る傾向がある。このため、静電気によって発生した電荷
が少なくても、高電圧が印加されてしまうことがある。
r ）ＦＥＴ（field effect transistor ）を主体として
構成されたＭＯＳ半導体集積回路の入力においては、こ
れがデジタル集積回路であっても、あるいはアナログ集
積回路であっても、一般に入力インピーダンスが高くな
る傾向がある。このため、静電気によって発生した電荷
が少なくても、高電圧が印加されてしまうことがある。
【０００４】このため、半導体回路、例えば前述のよう
なＭＯＳ半導体集積回路をも含めた半導体集積回路にお
いては、その入力あるいは出力へと、外部から印加され
てしまう高電圧からその内部回路を保護する（以降、Ｅ
ＳＤ（electrostatic discharge ）保護と称する）のが
一般的である。
なＭＯＳ半導体集積回路をも含めた半導体集積回路にお
いては、その入力あるいは出力へと、外部から印加され
てしまう高電圧からその内部回路を保護する（以降、Ｅ
ＳＤ（electrostatic discharge ）保護と称する）のが
一般的である。
【０００５】例えば、従来から行われているＥＳＤ保護
は、保護対象となる半導体回路の入力や出力へと保護ダ
イオードを入れるというものである。例えば、半導体回
路の入力と電源ＶＤＤとの間、入力とグランドＧＮＤと
の間、出力と電源ＶＤＤとの間、あるいは出力とグラン
ドＧＮＤとの間に保護ダイオードを入れるというもので
ある。例えば、ＭＯＳデジタル半導体集積回路において
は、このようなＥＳＤ保護として、一般的にはＭＯＳダ
イオードが用いられている。ＥＳＤ保護に用いられるＭ
ＯＳダイオードにおいては、そのＰ−Ｎ接合部に生じる
拡散抵抗や、電源ＶＤＤやグランドＧＮＤに対する浮游
容量（静電容量）等を用い、その半導体回路外部から印
加される高電圧パルスを吸収するというものである。
は、保護対象となる半導体回路の入力や出力へと保護ダ
イオードを入れるというものである。例えば、半導体回
路の入力と電源ＶＤＤとの間、入力とグランドＧＮＤと
の間、出力と電源ＶＤＤとの間、あるいは出力とグラン
ドＧＮＤとの間に保護ダイオードを入れるというもので
ある。例えば、ＭＯＳデジタル半導体集積回路において
は、このようなＥＳＤ保護として、一般的にはＭＯＳダ
イオードが用いられている。ＥＳＤ保護に用いられるＭ
ＯＳダイオードにおいては、そのＰ−Ｎ接合部に生じる
拡散抵抗や、電源ＶＤＤやグランドＧＮＤに対する浮游
容量（静電容量）等を用い、その半導体回路外部から印
加される高電圧パルスを吸収するというものである。
【０００６】
【発明が達成しようとする課題】しかしながら、従来の
ＥＳＤ保護においては、保護される半導体回路の入出力
特性が低下してしまったり、不必要な駆動負荷が増加し
てしまう等の問題があった。
ＥＳＤ保護においては、保護される半導体回路の入出力
特性が低下してしまったり、不必要な駆動負荷が増加し
てしまう等の問題があった。
【０００７】例えば、前述のようなＭＯＳダイオードを
用いる場合には、ＥＳＤ保護される入力や出力へと、Ｍ
ＯＳダイオードの抵抗が直列接続されるため、その入出
力特性が低下してしまう。
用いる場合には、ＥＳＤ保護される入力や出力へと、Ｍ
ＯＳダイオードの抵抗が直列接続されるため、その入出
力特性が低下してしまう。
【０００８】又、ＭＯＳダイオード等の保護ダイオード
において、高電圧パルスを吸収するために用いられる寄
生容量は、不必要な駆動負荷の増加となってしまう。例
えば、入力へとこのような寄生容量が付加されると、該
入力の前段が駆動する負荷、特に静電負荷が増加してし
まう。あるいは、出力へとこのような寄生容量が付加さ
れると、その出力の駆動する負荷、特に静電負荷が増加
してしまう。このような負荷の増加は、入出力特性、特
に信号伝達速度の特性を低下させてしまう。
において、高電圧パルスを吸収するために用いられる寄
生容量は、不必要な駆動負荷の増加となってしまう。例
えば、入力へとこのような寄生容量が付加されると、該
入力の前段が駆動する負荷、特に静電負荷が増加してし
まう。あるいは、出力へとこのような寄生容量が付加さ
れると、その出力の駆動する負荷、特に静電負荷が増加
してしまう。このような負荷の増加は、入出力特性、特
に信号伝達速度の特性を低下させてしまう。
【０００９】又、前述のＭＯＳダイオード等の保護ダイ
オードを用いるもの等、従来のＥＳＤ保護においては、
その保護特性を増大させようとした場合には、保護素子
を作り込むための面積が大きくなってしまうという問題
もある。例えば、前述のＭＯＳダイオードにおいてＥＳ
Ｄ保護能力を向上させようとした場合、前述のような寄
生容量等を増加させる必要上、その面積が大きくなって
しまう。
オードを用いるもの等、従来のＥＳＤ保護においては、
その保護特性を増大させようとした場合には、保護素子
を作り込むための面積が大きくなってしまうという問題
もある。例えば、前述のＭＯＳダイオードにおいてＥＳ
Ｄ保護能力を向上させようとした場合、前述のような寄
生容量等を増加させる必要上、その面積が大きくなって
しまう。
【００１０】本発明は、前記従来の問題点を解決するべ
くなされたもので、入出力特性の低下を抑えながら、
又、不必要な駆動負荷の増加を抑えながら、半導体回路
の入力あるいは出力へと外部から印加される高電圧か
ら、該半導体回路の内部回路を保護することができる静
電破壊保護回路を提供することを目的とする。
くなされたもので、入出力特性の低下を抑えながら、
又、不必要な駆動負荷の増加を抑えながら、半導体回路
の入力あるいは出力へと外部から印加される高電圧か
ら、該半導体回路の内部回路を保護することができる静
電破壊保護回路を提供することを目的とする。
【００１１】
【課題を達成するための手段】本発明は、半導体回路の
入力あるいは出力に設けられ、これら入力あるいは出力
へと該半導体回路外部から印加される高電圧から、該半
導体回路の内部回路を保護する静電破壊保護回路におい
て、複数のトランジスタによるサイリスタ構造と、外部
からの電源印加中信号が入力されている時には、前記サ
イリスタ構造がターンオンし難くなるようにするターン
オン禁止回路とにより構成され、前記サイリスタ構造の
アノードとカソードとは、静電破壊保護対象の入力ある
いは出力と、前記半導体回路の電源ＶＤＤあるいはグラ
ンドＧＮＤとの間に接続することにより、前記課題を達
成したものである。
入力あるいは出力に設けられ、これら入力あるいは出力
へと該半導体回路外部から印加される高電圧から、該半
導体回路の内部回路を保護する静電破壊保護回路におい
て、複数のトランジスタによるサイリスタ構造と、外部
からの電源印加中信号が入力されている時には、前記サ
イリスタ構造がターンオンし難くなるようにするターン
オン禁止回路とにより構成され、前記サイリスタ構造の
アノードとカソードとは、静電破壊保護対象の入力ある
いは出力と、前記半導体回路の電源ＶＤＤあるいはグラ
ンドＧＮＤとの間に接続することにより、前記課題を達
成したものである。
【００１２】
【作用】前述の保護ダイオードを用いるもの等、従来の
ＥＳＤ保護は、入力あるいは出力へと印加されてしまう
高電圧による電流を抑えるために、該電流経路へと直列
に抵抗を挿入したり、静電容量にて高電圧パルスを吸収
するというものである。本発明は、このような従来のＥ
ＳＤ保護とは全く異なり、ＥＳＤ保護対象となる入力あ
るいは出力と、電源ＶＤＤあるいはグランドＧＮＤとの
間に、サイリスタのアノードとカソードとを接続し、印
加されてしまった高電圧を短絡してしまうというもので
ある。
ＥＳＤ保護は、入力あるいは出力へと印加されてしまう
高電圧による電流を抑えるために、該電流経路へと直列
に抵抗を挿入したり、静電容量にて高電圧パルスを吸収
するというものである。本発明は、このような従来のＥ
ＳＤ保護とは全く異なり、ＥＳＤ保護対象となる入力あ
るいは出力と、電源ＶＤＤあるいはグランドＧＮＤとの
間に、サイリスタのアノードとカソードとを接続し、印
加されてしまった高電圧を短絡してしまうというもので
ある。
【００１３】従って、本発明の静電破壊保護回路は、Ｅ
ＳＤ保護対象となる半導体回路の入力あるいは出力に設
けられる、複数のトランジスタによるサイリスタ構造を
有している。このようなサイリスタ構造を構成するトラ
ンジスタを本発明は特に限定するものではなく、例えば
ＰＮＰトランジスタやＮＰＮトランジスタ等の一般的な
トランジスタを用いることもできる。あるいは、Ｐチャ
ネルＭＯＳトランジスタやＮチャネルＭＯＳトランジス
タ等を用いることも可能である。又、このようなサイリ
スタ構造となるトランジスタは、例えば半導体集積回路
における何等かの寄生トランジスタを用いるものであっ
てもよい。
ＳＤ保護対象となる半導体回路の入力あるいは出力に設
けられる、複数のトランジスタによるサイリスタ構造を
有している。このようなサイリスタ構造を構成するトラ
ンジスタを本発明は特に限定するものではなく、例えば
ＰＮＰトランジスタやＮＰＮトランジスタ等の一般的な
トランジスタを用いることもできる。あるいは、Ｐチャ
ネルＭＯＳトランジスタやＮチャネルＭＯＳトランジス
タ等を用いることも可能である。又、このようなサイリ
スタ構造となるトランジスタは、例えば半導体集積回路
における何等かの寄生トランジスタを用いるものであっ
てもよい。
【００１４】又、本発明においては、このようなＥＳＤ
保護にサイリスタ構造を用いるに際し、特に、ラッチア
ップ現象の発生についても配慮されている。
保護にサイリスタ構造を用いるに際し、特に、ラッチア
ップ現象の発生についても配慮されている。
【００１５】このラッチアップ現象は、ＣＭＯＳプロセ
スにて作り込んだ所望の論理回路における寄生ＰＮＰＮ
サイリスタが、何等かの原因、例えばノイズの混入にて
オン状態となってしまうというものである。又、このラ
ッチアップ現象が発生してしまうと、その半導体集積回
路の電源ＶＤＤからグランドＧＮＤへと大きな電流が流
れてしまい、そのジュール熱による発熱によって、その
半導体集積回路が破壊されてしまう。このようなラッチ
アップ現象が発生してしまうと、寄生ＰＮＰＮサイリス
タのサイリスタとしての特性上、前述のような電源ＶＤ
ＤからグランドＧＮＤへの大きな電流は、その半導体集
積回路の電源を遮断しなければ遮断することができな
い。
スにて作り込んだ所望の論理回路における寄生ＰＮＰＮ
サイリスタが、何等かの原因、例えばノイズの混入にて
オン状態となってしまうというものである。又、このラ
ッチアップ現象が発生してしまうと、その半導体集積回
路の電源ＶＤＤからグランドＧＮＤへと大きな電流が流
れてしまい、そのジュール熱による発熱によって、その
半導体集積回路が破壊されてしまう。このようなラッチ
アップ現象が発生してしまうと、寄生ＰＮＰＮサイリス
タのサイリスタとしての特性上、前述のような電源ＶＤ
ＤからグランドＧＮＤへの大きな電流は、その半導体集
積回路の電源を遮断しなければ遮断することができな
い。
【００１６】本発明においては、ＥＳＤ保護に用いられ
るサイリスタ構造において、このようなラッチアップ現
象の発生を抑えるために、特に、ターンオン禁止回路を
備えるようにしている。このターンオン禁止回路は、そ
の半導体回路の電源投入中には、本発明の特徴である前
記サイリスタ構造がターンオンし難くするものである。
即ち、該ターンオン禁止回路は、外部からの電源印加中
信号が入力されている時には、前記サイリスタ構造がタ
ーンオンし難くなるようにするものである。
るサイリスタ構造において、このようなラッチアップ現
象の発生を抑えるために、特に、ターンオン禁止回路を
備えるようにしている。このターンオン禁止回路は、そ
の半導体回路の電源投入中には、本発明の特徴である前
記サイリスタ構造がターンオンし難くするものである。
即ち、該ターンオン禁止回路は、外部からの電源印加中
信号が入力されている時には、前記サイリスタ構造がタ
ーンオンし難くなるようにするものである。
【００１７】従って、本発明においては、電源が印加さ
れていない時には、本発明の特徴であるサイリスタ構造
にて、ＥＳＤ保護対象となる半導体回路の入力あるいは
出力へと印加されてしまう高電圧を、該サイリスタ構造
のターンオンにて短絡放電し、高電圧による絶縁破壊
や、高電圧による電流によったジュール熱の発熱による
配線等の破壊を防止することができる。又、本発明にお
いては、ＥＳＤ保護対象となる半導体回路の電源投入中
であって、前記電源印加中信号が入力されている時に
は、前記サイリスタ構造がターンオンし難くなるように
することで、ラッチアップ現象の発生を低減することが
できる。
れていない時には、本発明の特徴であるサイリスタ構造
にて、ＥＳＤ保護対象となる半導体回路の入力あるいは
出力へと印加されてしまう高電圧を、該サイリスタ構造
のターンオンにて短絡放電し、高電圧による絶縁破壊
や、高電圧による電流によったジュール熱の発熱による
配線等の破壊を防止することができる。又、本発明にお
いては、ＥＳＤ保護対象となる半導体回路の電源投入中
であって、前記電源印加中信号が入力されている時に
は、前記サイリスタ構造がターンオンし難くなるように
することで、ラッチアップ現象の発生を低減することが
できる。
【００１８】更に、本発明においては、入出力特性の低
下を抑えながら、又、不必要な駆動負荷の増加を抑えな
がら、半導体回路のＥＳＤ保護を行うことが可能であ
る。本発明においては、ＥＳＤ保護対象となる半導体回
路の入力あるいは出力へは、基本的にＥＳＤ保護用の抵
抗を直列に接続したり、高電圧パルスを吸収するための
静電容量を接続しないため、このような入出力特性の低
下や駆動負荷の増加を抑えることが可能である。
下を抑えながら、又、不必要な駆動負荷の増加を抑えな
がら、半導体回路のＥＳＤ保護を行うことが可能であ
る。本発明においては、ＥＳＤ保護対象となる半導体回
路の入力あるいは出力へは、基本的にＥＳＤ保護用の抵
抗を直列に接続したり、高電圧パルスを吸収するための
静電容量を接続しないため、このような入出力特性の低
下や駆動負荷の増加を抑えることが可能である。
【００１９】
【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。
明する。
【００２０】図１は、本発明が適用された静電破壊保護
回路が用いられた半導体集積回路のブロック図である。
回路が用いられた半導体集積回路のブロック図である。
【００２１】この図１においては、ＣＭＯＳプロセスに
よる前記実施例の半導体集積回路の、特に１つの入力と
１つの出力とに関する一部分が示されている。前記半導
体集積回路は、入力パッドＩＮと、出力パッドＯＵＴ
と、合計４個のＥＳＤ保護回路１０と、電源印加検出回
路１２と、内部回路２０とにより構成されている。又、
この半導体集積回路には、電源ＶＤＤとグランドＧＮＤ
との間に、電源電圧５ボルトが供給されている。
よる前記実施例の半導体集積回路の、特に１つの入力と
１つの出力とに関する一部分が示されている。前記半導
体集積回路は、入力パッドＩＮと、出力パッドＯＵＴ
と、合計４個のＥＳＤ保護回路１０と、電源印加検出回
路１２と、内部回路２０とにより構成されている。又、
この半導体集積回路には、電源ＶＤＤとグランドＧＮＤ
との間に、電源電圧５ボルトが供給されている。
【００２２】まず、前記入力パッドＩＮ及び前記出力パ
ッドＯＵＴは、本実施例の半導体集積回路のチップを、
所定のパッケージに設けられた入出力ピンへと接続する
ものである。これら入力パッドＩＮ及び出力パッドＯＵ
Ｔは、それぞれ、対応する入出力ピンへとボンディング
ワイヤ等にて接続される。従って、これら入力パッドＩ
Ｎ又出力パッドＯＵＴを経て、本実施例の半導体集積回
路外部から、静電気等による高電圧が印加されてしまう
恐れがある。従って、これら入力パッドＩＮ及び出力パ
ッドＯＵＴには、それぞれ、前記ＥＳＤ保護回路１０が
２個ずつ設けられている。
ッドＯＵＴは、本実施例の半導体集積回路のチップを、
所定のパッケージに設けられた入出力ピンへと接続する
ものである。これら入力パッドＩＮ及び出力パッドＯＵ
Ｔは、それぞれ、対応する入出力ピンへとボンディング
ワイヤ等にて接続される。従って、これら入力パッドＩ
Ｎ又出力パッドＯＵＴを経て、本実施例の半導体集積回
路外部から、静電気等による高電圧が印加されてしまう
恐れがある。従って、これら入力パッドＩＮ及び出力パ
ッドＯＵＴには、それぞれ、前記ＥＳＤ保護回路１０が
２個ずつ設けられている。
【００２３】前記ＥＳＤ保護回路１０a 〜１０d それぞ
れは、アノードＸ１とカソードＸ２とを有しており、
又、電源印加中信号ＧＰ及びＧＮを入力している。該Ｅ
ＳＤ保護回路１０a 〜１０d は、それぞれ、複数のトラ
ンジスタによるサイリスタ構造を有している。又、該Ｅ
ＳＤ保護回路１０a 〜１０d は、それぞれ、前記電源印
加中信号ＧＰ及びＧＮに従って、電源印加中の信号が伝
達されると、前記サイリスタ構造がターンオンし難くな
るようにされている。
れは、アノードＸ１とカソードＸ２とを有しており、
又、電源印加中信号ＧＰ及びＧＮを入力している。該Ｅ
ＳＤ保護回路１０a 〜１０d は、それぞれ、複数のトラ
ンジスタによるサイリスタ構造を有している。又、該Ｅ
ＳＤ保護回路１０a 〜１０d は、それぞれ、前記電源印
加中信号ＧＰ及びＧＮに従って、電源印加中の信号が伝
達されると、前記サイリスタ構造がターンオンし難くな
るようにされている。
【００２４】なお、このようなＥＳＤ保護回路１０a 〜
１０d におけるサイリスタ構造について、本発明は特に
限定するものではない。例えば、サイリスタの一種であ
るトライアックやダイアック等であってもよい。このよ
うなサイリスタ構造を一般的なサイリスタとした場合に
は、そのアノードとカソードとには極性がある（前記図
１では、アノードがＸ１であり、カソードがＸ２とな
る）。一方、前記トライアックや前記ダイアックでは、
特にこのような極性はない。一般的なサイリスタ等、極
性を有するものにおいては、その極性に従って接続す
る。例えば、前記ＥＳＤ保護回路１０a 〜１０d におい
て、符号Ｘ１がアノードで符号Ｘ２がカソードの場合、
Ｘ１は電源ＶＤＤ側に接続され、Ｘ２はグランドＧＮＤ
側へと接続される。
１０d におけるサイリスタ構造について、本発明は特に
限定するものではない。例えば、サイリスタの一種であ
るトライアックやダイアック等であってもよい。このよ
うなサイリスタ構造を一般的なサイリスタとした場合に
は、そのアノードとカソードとには極性がある（前記図
１では、アノードがＸ１であり、カソードがＸ２とな
る）。一方、前記トライアックや前記ダイアックでは、
特にこのような極性はない。一般的なサイリスタ等、極
性を有するものにおいては、その極性に従って接続す
る。例えば、前記ＥＳＤ保護回路１０a 〜１０d におい
て、符号Ｘ１がアノードで符号Ｘ２がカソードの場合、
Ｘ１は電源ＶＤＤ側に接続され、Ｘ２はグランドＧＮＤ
側へと接続される。
【００２５】例えば、前記ＥＳＤ保護回路１０a 〜１０
d において、電源ＶＤＤと入力パッドＩＮ（あるいは出
力パッドＯＵＴ）との間に接続される場合、前記アノー
ドＸ１は電源ＶＤＤに接続され、前記カソードＸ２は前
記入力パッドＩＮ（あるいは前記出力パッドＯＵＴ）へ
と接続される。あるいは、前記入力パッドＩＮ（あるい
は前記出力パッドＯＵＴ）と前記グランドＧＮＤとの間
に接続する場合には、前記アノードＸ１は前記入力パッ
ドＩＮ（あるいは前記出力パッドＯＵＴ）へと接続さ
れ、前記カソードＸ２は前記グランドＧＮＤへと接続さ
れる。
d において、電源ＶＤＤと入力パッドＩＮ（あるいは出
力パッドＯＵＴ）との間に接続される場合、前記アノー
ドＸ１は電源ＶＤＤに接続され、前記カソードＸ２は前
記入力パッドＩＮ（あるいは前記出力パッドＯＵＴ）へ
と接続される。あるいは、前記入力パッドＩＮ（あるい
は前記出力パッドＯＵＴ）と前記グランドＧＮＤとの間
に接続する場合には、前記アノードＸ１は前記入力パッ
ドＩＮ（あるいは前記出力パッドＯＵＴ）へと接続さ
れ、前記カソードＸ２は前記グランドＧＮＤへと接続さ
れる。
【００２６】前記電源印加検出回路１２は、前記電源Ｖ
ＤＤと前記グランドＧＮＤとによって供給される電源の
供給の有無に従って、前記電源印加中信号ＧＰ及びＧＮ
を出力する。前記電源ＶＤＤ及び前記グランドＧＮＤへ
と電源が供給されると、前記電源印加中信号ＧＰはグラ
ンド電位（Ｌ状態）となり、前記電源印加中信号ＧＮは
電源電圧電位（Ｈ状態）となる。
ＤＤと前記グランドＧＮＤとによって供給される電源の
供給の有無に従って、前記電源印加中信号ＧＰ及びＧＮ
を出力する。前記電源ＶＤＤ及び前記グランドＧＮＤへ
と電源が供給されると、前記電源印加中信号ＧＰはグラ
ンド電位（Ｌ状態）となり、前記電源印加中信号ＧＮは
電源電圧電位（Ｈ状態）となる。
【００２７】なお、前記内部回路２０は、前記入力パッ
ドＩＮから入力される信号を用いる、所定の論理回路で
ある。又、該内部回路２０は、前記出力パッドＯＵＴへ
と、所定の信号を出力するようにしている。該内部回路
２０は、前記ＥＳＤ保護回路１０a 〜１０d によってＥ
ＳＤ保護されている。
ドＩＮから入力される信号を用いる、所定の論理回路で
ある。又、該内部回路２０は、前記出力パッドＯＵＴへ
と、所定の信号を出力するようにしている。該内部回路
２０は、前記ＥＳＤ保護回路１０a 〜１０d によってＥ
ＳＤ保護されている。
【００２８】図２は、前記実施例に用いられるＥＳＤ保
護回路の第１例の回路図である。
護回路の第１例の回路図である。
【００２９】この図２においては、前記図１に示した前
記ＥＳＤ保護回路１０a 〜１０d の１つの第１例が示さ
れている。
記ＥＳＤ保護回路１０a 〜１０d の１つの第１例が示さ
れている。
【００３０】この第１例のＥＳＤ保護回路は、主とし
て、トランジスタＴa 、Ｔb 、Ｔs 及びＴu と、抵抗Ｒ
１及びＲ２とにより構成されている。特に、前記トラン
ジスタＴa は、ＰＮＰトランジスタである。前記トラン
ジスタＴb は、ＮＰＮトランジスタである。前記トラン
ジスタＴs は、ＰチャネルＭＯＳトランジスタである。
前記トランジスタＴu は、ＮチャネルＭＯＳトランジス
タである。
て、トランジスタＴa 、Ｔb 、Ｔs 及びＴu と、抵抗Ｒ
１及びＲ２とにより構成されている。特に、前記トラン
ジスタＴa は、ＰＮＰトランジスタである。前記トラン
ジスタＴb は、ＮＰＮトランジスタである。前記トラン
ジスタＴs は、ＰチャネルＭＯＳトランジスタである。
前記トランジスタＴu は、ＮチャネルＭＯＳトランジス
タである。
【００３１】前記トランジスタＴa と前記トランジスタ
Ｔb とによって、本発明の特徴であるサイリスタ構造が
構成されている。又、前記トランジスタＴs と前記トラ
ンジスタＴu とによって、本発明の特徴であるターンオ
ン禁止回路が構成されている。
Ｔb とによって、本発明の特徴であるサイリスタ構造が
構成されている。又、前記トランジスタＴs と前記トラ
ンジスタＴu とによって、本発明の特徴であるターンオ
ン禁止回路が構成されている。
【００３２】まず、前記電源ＶＤＤと前記グランドＧＮ
Ｄとの間に電源電圧が供給されていない時、前記電源印
加中信号ＧＰ及びＧＮは特に入力されていない。従っ
て、ターンオン禁止回路を構成する前記トランジスタＴ
s 及びＴu は、いずれも、オフ状態となっている。
Ｄとの間に電源電圧が供給されていない時、前記電源印
加中信号ＧＰ及びＧＮは特に入力されていない。従っ
て、ターンオン禁止回路を構成する前記トランジスタＴ
s 及びＴu は、いずれも、オフ状態となっている。
【００３３】この時、前記アノードＸ１と前記カソード
Ｘ２との間に、例えば静電気による高電圧が印加され、
前記トランジスタＴa のエミッタ−コレクタ間電圧がＢ
ＶCE R(a)を超えると、降伏電流ＩBVが前記抵抗Ｒ２に流
れる。この電流値がＶBE(b)／Ｒを超えると前記トラン
ジスタＴb はオン状態となり、前記抵抗Ｒ１にコレクタ
電流Ｉc を流す。この結果、前記トランジスタＴa はオ
ン状態になる。このような正帰還は、前記トランジスタ
Ｔb のエミッタ−コレクタ間電圧がＢＶCER(b)を超えた
ときにも同様である。これによって、前記抵抗Ｒ２の両
端には電位差が生じる。該電位差が所定電圧以上となる
と、前記トランジスタＴb がオン状態となる。
Ｘ２との間に、例えば静電気による高電圧が印加され、
前記トランジスタＴa のエミッタ−コレクタ間電圧がＢ
ＶCE R(a)を超えると、降伏電流ＩBVが前記抵抗Ｒ２に流
れる。この電流値がＶBE(b)／Ｒを超えると前記トラン
ジスタＴb はオン状態となり、前記抵抗Ｒ１にコレクタ
電流Ｉc を流す。この結果、前記トランジスタＴa はオ
ン状態になる。このような正帰還は、前記トランジスタ
Ｔb のエミッタ−コレクタ間電圧がＢＶCER(b)を超えた
ときにも同様である。これによって、前記抵抗Ｒ２の両
端には電位差が生じる。該電位差が所定電圧以上となる
と、前記トランジスタＴb がオン状態となる。
【００３４】該トランジスタＴb がオン状態となると、
前記抵抗Ｒ１に流れる電流も増加し、該抵抗Ｒ１の両端
に生じる電位差も増加する。該電位差が増加すると、前
記トランジスタＴa もオン状態となる。
前記抵抗Ｒ１に流れる電流も増加し、該抵抗Ｒ１の両端
に生じる電位差も増加する。該電位差が増加すると、前
記トランジスタＴa もオン状態となる。
【００３５】このように一旦前記トランジスタＴb 及び
前記トランジスタＴa が共にオン状態となると、前記ア
ノードＸ１と前記カソードＸ２との間の電圧が低下した
としても、これらアノードＸ１とカソードＸ２との間は
オン状態となり続ける。従って、前記入力パッドＩＮや
前記出力パッドＯＵＴへと印加されてしまった高電圧の
電荷を短絡することができる。これによって、これら入
力パッドＩＮや出力パッドＯＵＴに接続される前記内部
回路２０をＥＳＤ保護することができる。
前記トランジスタＴa が共にオン状態となると、前記ア
ノードＸ１と前記カソードＸ２との間の電圧が低下した
としても、これらアノードＸ１とカソードＸ２との間は
オン状態となり続ける。従って、前記入力パッドＩＮや
前記出力パッドＯＵＴへと印加されてしまった高電圧の
電荷を短絡することができる。これによって、これら入
力パッドＩＮや出力パッドＯＵＴに接続される前記内部
回路２０をＥＳＤ保護することができる。
【００３６】なお、本発明の前記サイリスタ構造や本発
明の前記ターンオン禁止回路は、前記図２に示されるも
のに限定されるものではない。例えば、図３に示される
前記ＥＳＤ保護回路１０a 〜１０d の第２例の如く、前
記トランジスタＴb をＮチャネルＭＯＳトランジスタと
してもよい。あるいは、図４に示される如く、前記ＥＳ
Ｄ保護回路１０a 〜１０d の第３例の如く、前記トラン
ジスタＴa をＰチャネルＭＯＳトランジスタとしてもよ
い。あるいは、図５に示される前記ＥＳＤ保護回路１０
a 〜１０d の第４例の如く、前記トランジスタＴa をＰ
チャネルＭＯＳトランジスタとし、前記トランジスタＴ
b をＮチャネルＭＯＳトランジスタとしてもよい。
明の前記ターンオン禁止回路は、前記図２に示されるも
のに限定されるものではない。例えば、図３に示される
前記ＥＳＤ保護回路１０a 〜１０d の第２例の如く、前
記トランジスタＴb をＮチャネルＭＯＳトランジスタと
してもよい。あるいは、図４に示される如く、前記ＥＳ
Ｄ保護回路１０a 〜１０d の第３例の如く、前記トラン
ジスタＴa をＰチャネルＭＯＳトランジスタとしてもよ
い。あるいは、図５に示される前記ＥＳＤ保護回路１０
a 〜１０d の第４例の如く、前記トランジスタＴa をＰ
チャネルＭＯＳトランジスタとし、前記トランジスタＴ
b をＮチャネルＭＯＳトランジスタとしてもよい。
【００３７】図６は、Ｐ基板に作り込んだ前記ＥＳＤ保
護回路の第２例の前記トランジスタＴa 及びＴb の断面
図である。
護回路の第２例の前記トランジスタＴa 及びＴb の断面
図である。
【００３８】この図６において、Ｐ基板５０上にはＮウ
ェル５２が作り込まれている。又、該Ｐ基板５０には、
Ｎ拡散層５４、６０及び６２が作り込まれている。又、
Ｐ拡散層５６及び５８が作り込まれている。
ェル５２が作り込まれている。又、該Ｐ基板５０には、
Ｎ拡散層５４、６０及び６２が作り込まれている。又、
Ｐ拡散層５６及び５８が作り込まれている。
【００３９】特に、前記Ｎウェル５２中の前記Ｐ拡散層
５６と前記Ｐ拡散層５８との間で、前記Ｐ拡散層５６を
エミッタ、前記Ｐ拡散層５８をコレクタ、前記Ｎウェル
５２をベースとする前記トランジスタＴa が作り込まれ
ている。又、前記Ｐ基板５０中の前記Ｎ拡散層６０と前
記Ｎ拡散層６２との間で、前記Ｎ拡散層６０をドレイ
ン、前記Ｎ拡散層６２をソースとする前記ＭＯＳ型トラ
ンジスタＴb が作り込まれている。更に、前記Ｎ拡散層
５４と前記Ｐ拡散層５６との間の直下のＮウェル領域
で、前記抵抗Ｒ１が作り込まれている。
５６と前記Ｐ拡散層５８との間で、前記Ｐ拡散層５６を
エミッタ、前記Ｐ拡散層５８をコレクタ、前記Ｎウェル
５２をベースとする前記トランジスタＴa が作り込まれ
ている。又、前記Ｐ基板５０中の前記Ｎ拡散層６０と前
記Ｎ拡散層６２との間で、前記Ｎ拡散層６０をドレイ
ン、前記Ｎ拡散層６２をソースとする前記ＭＯＳ型トラ
ンジスタＴb が作り込まれている。更に、前記Ｎ拡散層
５４と前記Ｐ拡散層５６との間の直下のＮウェル領域
で、前記抵抗Ｒ１が作り込まれている。
【００４０】図７は、Ｎ基板に作り込まれた前記ＥＳＤ
保護回路の第２例の断面図である。この図７において
は、前記図６に示したものと同様に、前記トランジスタ
Ｔa 及びＴb の断面が示されている。
保護回路の第２例の断面図である。この図７において
は、前記図６に示したものと同様に、前記トランジスタ
Ｔa 及びＴb の断面が示されている。
【００４１】図８は、本実施例に用いられる前記電源印
加検出回路の第１例の回路図である。
加検出回路の第１例の回路図である。
【００４２】この図８に示される如く、前記電源印加検
出回路１２は、前記電源印加中信号ＧＰをグランドＧＮ
Ｄへと接続する配線と、前記電源印加中信号ＧＮを前記
電源ＶＤＤへと接続する配線とによる、単なる配線であ
ってもよい。このようなものであっても、前記電源ＶＤ
Ｄと前記グランドＧＮＤとの間に電源電圧が供給される
と、前記電源印加中信号ＧＰはＬ状態となり、前記電源
印加中信号ＧＮはＨ状態とすることができる。
出回路１２は、前記電源印加中信号ＧＰをグランドＧＮ
Ｄへと接続する配線と、前記電源印加中信号ＧＮを前記
電源ＶＤＤへと接続する配線とによる、単なる配線であ
ってもよい。このようなものであっても、前記電源ＶＤ
Ｄと前記グランドＧＮＤとの間に電源電圧が供給される
と、前記電源印加中信号ＧＰはＬ状態となり、前記電源
印加中信号ＧＮはＨ状態とすることができる。
【００４３】図９は、前記実施例に用いられる前記電源
印加検出回路の第２例の回路図である。
印加検出回路の第２例の回路図である。
【００４４】この図９に示される電源印加検出回路１２
は、前記図１に示される同符号のものに対応するもの
で、ＰチャネルＭＯＳトランジスタＴＰ１０と、Ｎチャ
ネルＭＯＳトランジスタＴＮ１０とにより構成されてい
る。この第２例の前記電源印加検出回路１２において
は、前記電源ＶＤＤと前記グランドＧＮＤとの間に印加
される電源電圧が前記ＰチャネルＭＯＳトランジスタＴ
Ｐ１０の閾値電圧ＶTP及び前記ＮチャネルＭＯＳトラン
ジスタＴＮ１０の閾値電圧ＶTNを超えた時に、前記電源
印加中信号ＧＰ及びＧＮから電源印加中信号が出力され
る。
は、前記図１に示される同符号のものに対応するもの
で、ＰチャネルＭＯＳトランジスタＴＰ１０と、Ｎチャ
ネルＭＯＳトランジスタＴＮ１０とにより構成されてい
る。この第２例の前記電源印加検出回路１２において
は、前記電源ＶＤＤと前記グランドＧＮＤとの間に印加
される電源電圧が前記ＰチャネルＭＯＳトランジスタＴ
Ｐ１０の閾値電圧ＶTP及び前記ＮチャネルＭＯＳトラン
ジスタＴＮ１０の閾値電圧ＶTNを超えた時に、前記電源
印加中信号ＧＰ及びＧＮから電源印加中信号が出力され
る。
【００４５】図１０は、前記実施例に用いられる前記電
源印加検出回路の第３例の回路図である。
源印加検出回路の第３例の回路図である。
【００４６】この図１０に示される如く、第３例の前記
電源印加検出回路１２は、ＰチャネルＭＯＳトランジス
タＴＰ１１及びＴＰ１２と、ＮチャネルＭＯＳトランジ
スタＴＮ１１及びＴＮ１２と、インバータゲートＩ１及
びＩ２とにより構成される。
電源印加検出回路１２は、ＰチャネルＭＯＳトランジス
タＴＰ１１及びＴＰ１２と、ＮチャネルＭＯＳトランジ
スタＴＮ１１及びＴＮ１２と、インバータゲートＩ１及
びＩ２とにより構成される。
【００４７】この第３例の前記電源印加検出回路１２に
おいて、前記電源ＶＤＤと前記グラントＧＮＤとの間に
印加される電源電圧が前記ＰチャネルＭＯＳトランジス
タＴＰ１１の閾値電圧ＶTPと前記ＮチャネルＭＯＳトラ
ンジスタＴＮ１１の閾値電圧ＶTNの和よりも高くなる
と、これらＰチャネルＭＯＳトランジスタＴＰ１１及び
ＮチャネルＭＯＳトランジスタＴＮ１１は活性化され、
ゲートを共通接続している前記ＰチャネルＭＯＳトラン
ジスタＴＰ１２も活性化される。ここで、アクティブ抵
抗となっている前記ＮチャネルＭＯＳトランジスタＴＮ
１１に流れ込む前記ＰチャネルＭＯＳトランジスタＴＰ
１２の電流が増加して、前記図１０中の符号Ｖ１２のノ
ード電圧が前記インバータＩ１の閾値を超えると、出力
ＧＰはＬレベルに、出力ＧＮはＨレベルになる。
おいて、前記電源ＶＤＤと前記グラントＧＮＤとの間に
印加される電源電圧が前記ＰチャネルＭＯＳトランジス
タＴＰ１１の閾値電圧ＶTPと前記ＮチャネルＭＯＳトラ
ンジスタＴＮ１１の閾値電圧ＶTNの和よりも高くなる
と、これらＰチャネルＭＯＳトランジスタＴＰ１１及び
ＮチャネルＭＯＳトランジスタＴＮ１１は活性化され、
ゲートを共通接続している前記ＰチャネルＭＯＳトラン
ジスタＴＰ１２も活性化される。ここで、アクティブ抵
抗となっている前記ＮチャネルＭＯＳトランジスタＴＮ
１１に流れ込む前記ＰチャネルＭＯＳトランジスタＴＰ
１２の電流が増加して、前記図１０中の符号Ｖ１２のノ
ード電圧が前記インバータＩ１の閾値を超えると、出力
ＧＰはＬレベルに、出力ＧＮはＨレベルになる。
【００４８】以上説明した通り、本実施例においては、
本発明の特徴であるサイリスタ構造及びターンオン禁止
回路を構成することができる。又、該ターンオン禁止回
路にて用いる前記電源印加中信号ＧＰ及びＧＮを生成す
る前記電源印加検出回路１２を得ることができる。これ
ら構成によって、本実施例では、入出力特性の低下を抑
えながら、又、不必要な駆動負荷の増加を抑えながら、
前記内部回路２０のＥＳＤ保護を行うことができてい
る。
本発明の特徴であるサイリスタ構造及びターンオン禁止
回路を構成することができる。又、該ターンオン禁止回
路にて用いる前記電源印加中信号ＧＰ及びＧＮを生成す
る前記電源印加検出回路１２を得ることができる。これ
ら構成によって、本実施例では、入出力特性の低下を抑
えながら、又、不必要な駆動負荷の増加を抑えながら、
前記内部回路２０のＥＳＤ保護を行うことができてい
る。
【００４９】例えば、前記図１において、前記電源ＶＤ
Ｄと前記グランドＧＮＤとの間に電源電圧が印加されて
いない時には、前記電源印加中信号ＧＰ及びＧＮからは
前記電源印加中信号が伝達されず、前記ＥＳＤ保護回路
１０a 〜１０d 中のサイリスタは活性化される。これに
よって、前記入力パッドＩＮや前記出力パッドＯＵＴへ
と印加される静電エネルギ等の過大電圧は、前記ＥＳＤ
保護回路１０a 〜１０d のサイリスタにて短絡（放電）
することができ、前記内部回路２０のＥＳＤ保護をする
ことができる。
Ｄと前記グランドＧＮＤとの間に電源電圧が印加されて
いない時には、前記電源印加中信号ＧＰ及びＧＮからは
前記電源印加中信号が伝達されず、前記ＥＳＤ保護回路
１０a 〜１０d 中のサイリスタは活性化される。これに
よって、前記入力パッドＩＮや前記出力パッドＯＵＴへ
と印加される静電エネルギ等の過大電圧は、前記ＥＳＤ
保護回路１０a 〜１０d のサイリスタにて短絡（放電）
することができ、前記内部回路２０のＥＳＤ保護をする
ことができる。
【００５０】一方、前記電源ＶＤＤと前記グランドＧＮ
Ｄとの間に電源電圧が印加されている時には、前記電源
印加中信号ＧＰはＬ状態となり、前記電源印加中信号Ｇ
ＮはＨ状態となり、前記ＥＳＤ保護回路１０a 〜１０d
中のサイリスタはターンオンし難くなるようにされる。
これによって、このような電源印加時におけるラッチア
ップ耐量を確保することができている。
Ｄとの間に電源電圧が印加されている時には、前記電源
印加中信号ＧＰはＬ状態となり、前記電源印加中信号Ｇ
ＮはＨ状態となり、前記ＥＳＤ保護回路１０a 〜１０d
中のサイリスタはターンオンし難くなるようにされる。
これによって、このような電源印加時におけるラッチア
ップ耐量を確保することができている。
【００５１】又、本実施例におけるＥＳＤ保護は、主と
して前記ＥＳＤ保護回路１０a 〜１０d 中のサイリスタ
によるもので、従来の抵抗や浮游容量を主としたものに
比べ、集積回路面積等を抑えることが可能である。
して前記ＥＳＤ保護回路１０a 〜１０d 中のサイリスタ
によるもので、従来の抵抗や浮游容量を主としたものに
比べ、集積回路面積等を抑えることが可能である。
【００５２】
【発明の効果】以上説明した通り、本発明によれば、入
出力特性の低下を抑えながら、又、不必要な駆動負荷の
増加を抑えながら、半導体回路の入力あるいは出力へと
外部から印加される高電圧から、該半導体回路の内部回
路を保護することができるという優れた効果を得ること
ができる。
出力特性の低下を抑えながら、又、不必要な駆動負荷の
増加を抑えながら、半導体回路の入力あるいは出力へと
外部から印加される高電圧から、該半導体回路の内部回
路を保護することができるという優れた効果を得ること
ができる。
【図１】本発明が適用された静電破壊保護回路が用いら
れる半導体集積回路の一部の回路図
れる半導体集積回路の一部の回路図
【図２】前記実施例に用いられるＥＳＤ保護回路の第１
例の回路図
例の回路図
【図３】前記実施例に用いられるＥＳＤ保護回路の第２
例の回路図
例の回路図
【図４】前記実施例に用いられるＥＳＤ保護回路の第３
例の回路図
例の回路図
【図５】前記実施例に用いられるＥＳＤ保護回路の第４
例の回路図
例の回路図
【図６】Ｐ基板に作り込まれた前記ＥＳＤ保護回路の第
２例の断面図
２例の断面図
【図７】Ｎ基板に作り込まれた前記ＥＳＤ保護回路の第
２例の断面図
２例の断面図
【図８】前記実施例に用いられる電源印加検出回路の第
１例の回路図
１例の回路図
【図９】前記実施例に用いられる電源印加検出回路の第
２例の回路図
２例の回路図
【図１０】前記実施例に用いられる電源印加検出回路の
第３例の回路図
第３例の回路図
【符号の説明】 １０a 〜１０d …ＥＳＤ保護回路 １２…電源印加検出回路 ２０…内部回路 ５０…Ｐ基板 ５２…Ｎウェル ５４、６０、６２…Ｎ拡散層 ５６、５８…Ｐ拡散層 ８０…Ｎ基板 ８２…Ｐウェル ８４、９０、９２…Ｐ拡散層 ８６、８８…Ｎ拡散層 Ｔa 、Ｔb …トランジスタ（サイリスタを構成するも
の） Ｔs 、Ｔu …トランジスタ（ターンオン禁止回路を構成
するもの） ＴＰ１０〜ＴＰ１２…ＰチャネルＭＯＳトランジスタ ＴＮ１０〜ＴＮ１２…ＮチャネルＭＯＳトランジスタ ＧＰ、ＧＮ…電源印加中信号 ＶＤＤ…電源 ＧＮＤ…グランド Ｉ１、Ｉ２…インバータゲート ＩＮ…入力パッド ＯＵＴ…出力パッド
の） Ｔs 、Ｔu …トランジスタ（ターンオン禁止回路を構成
するもの） ＴＰ１０〜ＴＰ１２…ＰチャネルＭＯＳトランジスタ ＴＮ１０〜ＴＮ１２…ＮチャネルＭＯＳトランジスタ ＧＰ、ＧＮ…電源印加中信号 ＶＤＤ…電源 ＧＮＤ…グランド Ｉ１、Ｉ２…インバータゲート ＩＮ…入力パッド ＯＵＴ…出力パッド
Claims (1)
- 【請求項１】半導体回路の入力あるいは出力に設けら
れ、これら入力あるいは出力へと該半導体回路外部から
印加される高電圧から、該半導体回路の内部回路を保護
する静電破壊保護回路において、 複数のトランジスタによるサイリスタ構造と、 外部からの電源印加中信号が入力されている時には、前
記サイリスタ構造がターンオンし難くなるようにするタ
ーンオン禁止回路とにより構成され、 前記サイリスタ構造のアノードとカソードとは、静電破
壊保護対象の入力あるいは出力と、前記半導体回路の電
源ＶＤＤあるいはグランドＧＮＤとの間に接続されてい
ることを特徴とする静電破壊保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5156889A JPH0738059A (ja) | 1993-06-28 | 1993-06-28 | 静電破壊保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5156889A JPH0738059A (ja) | 1993-06-28 | 1993-06-28 | 静電破壊保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738059A true JPH0738059A (ja) | 1995-02-07 |
Family
ID=15637614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5156889A Pending JPH0738059A (ja) | 1993-06-28 | 1993-06-28 | 静電破壊保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738059A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6455898B1 (en) | 1999-03-15 | 2002-09-24 | Macronix International Co., Ltd. | Electrostatic discharge input protection for reducing input resistance |
-
1993
- 1993-06-28 JP JP5156889A patent/JPH0738059A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6455898B1 (en) | 1999-03-15 | 2002-09-24 | Macronix International Co., Ltd. | Electrostatic discharge input protection for reducing input resistance |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |