JPH03102912A - 静電保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ概　要〕 静電保護回路、特に、出力段もしくは入力段に相補型Ｍ
ＯＳ構成の第１および第２のトランジス夕を備えたＭＯ
Ｓ集積回路を静電気による影響から保護する回路に関し
、 正極性（＋）および負極性（−）のいずれの静電パルス
に対しても静電破壊耐圧を高めることを目的とし、 ■第１および第２のＭＯＳトランジスタの間に介在され
た第１の抵抗手段と、該第１の抵抗手段および第２のＭ
ＯＳトランジスタの接続点と出力端子の間に設けられた
第２の抵抗手段と、前記第１のＭＯＳトランジスタおよ
び第１の抵抗手段の接続点と前記出力端子の間に接続さ
れ、ゲートが該出力端子に接続されている第３のＭＯＳ
トランジスタとを具備するように構成し、または、■第
１および第２のＭＯＳトランジスタの出力ノードまたは
入力ノードと外部端子の間に設けられ、第１および第２
の電源ラインの間で前記第１および第２のＭＯＳトラン
ジスタと逆の順序で接続された相補型ＭＯＳ構成の第３
および第４のＭＯＳトランジスタを具備し、該第３およ
び第４のＭＯＳトランジスタのバックゲートが前記外部
端子に接続されるよう構成する。

〔産業上の利用分野〕

本発明は、静電保護回路に関し、特に、出力段もしくは
入力段に相補型ＭＯＳ　（ＣＭＯＳ）構成のトランジス
タを備えたＭＯＳ集積回路（以下、ＭＯＳＩＣと称する
〉を静電気による影響から保護する回路に関する。

〔従来の技術〕

ＭＯＳＩＣにおいて入力端子の静電破壊保護は従来から
行われている。第５図にその一構戒例が示される。

図中、Ｄｌｌ．　０１２はＰＮ接合を利用したダイオー
ドを示し、高電位の電源ラインＶｃｃと低電位の電源ラ
インＶｓｓ　（ＯＶ）の間で逆方向に直列接続されてい
る。Ｑｌｌ．　Ｑ１２はＭＯＳＩＣの入力段に設けられ
ているＣＭＯＳ構成のトランジスタであり、ダイオード
Ｄｌ１、　０１２の接続点を介して入力端子ＩＮとＣＭ
ＯＳゲート（Ｑｌｌ．　Ｑ１２）の間に抵抗器Ｒｌｌお
よびＲ１２が挿入されている。

人体やパッケージが静電気を帯電し、例えば正極性（＋
）の静電パルスが入力端子ＩＮに入来すると、その電荷
は抵抗器ＲｌｌおよびダイオードＤｌｌを介して電源ラ
インＶｃｃに放電され、正の電圧のピーク値が低減され
る。逆に、負極性（一）の静電パルスが入来すると、電
源ラインＶｓｓからダイオード０１２および抵抗器Ｒｌ
ｌを介して入力端子ＩＮ側に電荷が供給され、負の電圧
のピーク値が低減される。従って、ＣＭＯＳゲー｝　（
Ｑｌ１、　Ｑ１２）　に加わる電圧のピーク値が低減さ
れるので、該トランジスタのゲート酸化膜の破壊が起き
るのを防止することができる。

一方、出力端子の静電破壊保護については、入力端子の
ように特別な回路を設けなくとも、ＭＯＳＩＣの出力段
に設けられているＣＭＯＳゲートで充分に高電圧に耐え
ていた。第６図にその一構成例が示される。

この堝或において、正極性（＋）の静電パルスが出力端
子ＯＬＩＴに入来すると、ｐチャネルＭＯＳトランジス
タＱｐのゲート電位がそのドレイン電位に対して相対的
に“Ｌ″レベルとなるため、該トランジスタＱｐがオン
し、破線で示されるように電流が流れる（正電荷の放電
）。これによって正の電圧のピーク値が低減され、トラ
ンジスタＱｐのゲート酸化膜の破壊を防止することがで
きる。この時、ｎチャネルＭＯＳトランジスタＱｎのゲ
ート電位はそのドレイン電位に対して相対的に“Ｌ”レ
ベルとなるため、該トランジスタＱｎはオフする。

逆に、負極性（−）の静電パルスが人来すると、ｎチャ
ネルＭＯＳトランジスタＱｎのゲート電位がそのドレイ
ン電位に対して相対的に“Ｈｌ＋レベルとなるため、該
トランジスタＱｎがオンし、破線で示されるように電流
が流れる（負電荷の放電〉。これによって負の電圧のピ
ーク値が低減され、トランジスタＱｎのゲート酸化膜の
破壊を防止することができる。この時、ｐチャネルＭＯ
ＳトランジスタＱｐのゲート電位はそのドレイン電位に
対して相対的に゛Ｈ”レベルとなるため、該トランジス
タＱｐはオフする。

〔発明が解決しようとする課題〕

第５図の従来形によれば、ダイオードＤｌ１、　０１２
はＰＮ接合を利用しているので、高速ストレスに対して
はキャリアの移動を伴い、ほとんどＰＮ接合キャパシタ
として機能する。そのため、キャパシタの充放電による
作用（信号遅延〉に起因して応答が遅いという欠点があ
る。

また、第６図の構成によれば、出力端子ＯｔｌＴとトラ
ンジスタＯｐ，　Ｏｎの各ドレインは直接接続されてい
るので、出力端子に高電圧の静電パルスが人来した時、
オフ状態にあるトランジスタのドレインにはかなりの高
電圧が加わる。

そのため、同図（Ｃ）に示されるように、オフ状態にあ
るトランジスタ（例えば（ａ）の形態ではｎチャネルＭ
ＯＳトランジスタＱｎ）のゲートとドレインの間のオー
バーラップ部分（破線Ｐ２で示される部分）に電界が集
中し、その部分においてゲート酸化膜が破壊され易くな
る。逆に（ｂ）の形態では、ｐチャネルＭＯＳトランジ
スタＱｐのゲートとドレインの間のオーバーラップ部分
（破線Ｐ，で示される部分）においてゲート酸化膜が破
壊され易い。なお、第６図（Ｃ）において１はｐ型半導
体基板、２はｎ型ウエル、３および４は高濃度の拡散領
域（ソース／ドレイン）、５および６はゲート酸化膜、
７および８はゲート電極、９は導電層を示す。

このように、オン状態にあるトランジスタの電界よりも
、オフ状態にあってソース・ドレイン間のブレークダウ
ン電圧がかかるトランジスタの方がオーバーラップ部分
に電界が集中するため、正極性（＋〉の静電パルスが入
来した場合にはｎチャネルＭＯＳトランジスタＱｎの方
が破壊され、負極性（一〉の静電パルスの場合にはｐチ
ャネルＭＯＳトランジスタＱｐの方が破壊されるという
問題がある。

従来は、ドレインの拡散層面積が比較的大きく、従って
容量も大きくなるよう形或されていたため、正極性（＋
）および負極性（一）の高電圧が入来しても各トランジ
スタのドレインはそれほど高電位とはならず（’．”Ｖ
＝Ｑ／Ｃにおいて、Ｃが太きくなるとＶは低下する）、
またゲート酸化膜が比較的厚かったので、耐圧は大きか
った。

しかしながら、近年のＭＯＳトランジスタの微細化およ
び性能の向上に伴い、出力段回路におけるＭＯＳトラン
ジスタが縮小され、それに応じて出力端子の静電破壊耐
圧が低下してきている。そこで、出力端子側にも特別な
回路を設けて静電保護を行うことが必要となってきた。

その一例として、例えば入力端子の場合（第５図）に見
られたような抵抗或分をＣＭＯＳゲートと出力端子の間
に直列に挿入することが考えられる。しかしながら、出
力端子は大電流（　！＝ｉ１０ｍＡ　）を駆動するため
、仮にそのような抵抗或分を直列に挿入すると、該抵抗
を流れる電流により電圧降下がおき、そのために出力電
圧を下げることができず、ＴＴＬレベルのＶ。Ｌ＝０．
５Ｖを保証できないという不都合が生じる。従って、単
に抵抗を直列に挿入するだけでは有効な対策とは言えな
い。

また、別の対応策として例えば第７図に示されるように
、電流駆動能力のあまり必要で７ＩいｐチャネルＭＯＳ
トランジスタＱｐ側に抵抗器Ｒを挿入する方法が提案さ
れている。ところがこの場合、負極性（一）の静電パル
スに対しては有効であるが、正極性（＋）の静電パルス
に対しては、依然としてｎチャネルＭＯＳトランジスタ
Ｑｎのドレインに比較的高電圧がかかるため、該トラン
ジスタＱｎが破壊される可能性があり、やはり有効とは
言えない。

本発明の主な目的は、上述した従来技術における課題に
鑑み、正極性（＋）および負極性（−）のいずれの静電
パルスに対しても静電破壊耐圧を高めることができる静
電保護回路を提供することにある。

本発明の他の目的は、高速ストレスに対して応答速度を
高めることにある。

〔課題を解決するための手段〕

本発明の第ｌの形態によれば、出力端子と、第ｌおよび
第２の電源ラインの間に接続されたＣＭＯＳＷ４或の第
１および第２のＭＯＳ｝ランジスクとを備えたＭＯＳＩ
Ｃを静電気による影響から保護する回路であって、前記
第１および第２のＭＯＳトランジスタの間に介在された
第１の抵抗手段と、該第１の抵抗手段および第２のＭＯ
Ｓ｝ランジスクの接続点と前記出力端子の間に設けられ
た第２の抵抗手段と、前記第ｌのＭＯＳトランジスタお
よび第１の抵抗手段の接続点と前記出力端子の間に接続
され、ゲートが該出力端子に接続されている第３のＭＯ
Ｓトランジスタとを具備することを特徴とする静電保護
回路が提供される。

また上記構戒において、第３のＭＯＳトランジスタのバ
ックゲートは前記出力端子に接続されていてもよい。

さらに本発明の第２の形態によれば、外部端子と、第ｌ
および第２の電源ラインの間に接続されたＣＭＯＳ構成
の第ｌおよび第２のＭＯＳトランジスタとを備えたＭＯ
Ｓ［：を静電気による影響から保護する回路であって、
前記第■および第２のＭＯＳトランジスタの出力ノード
または入力ノードと前記外部端子の間に設けられ、前記
第１および第２の電源ラインの間で前記第１および第２
のＭＯＳトランジスタと逆の順序で接続されたＣＭＯＳ
構戒の第３および第４のＭＯＳ｝ランジスクを具備し、
該第３および第４のＭＯＳトランジスタのバックゲート
が前記外部端子に接続されていることを特徴とする静電
保護回路が提供される。

〔作　用〕 第１の形態において第３のＭＯＳトランジスタをｎチャ
ネル型とすると、正極性（＋）の静電パルスが出力端子
に入来した場合には、第１のＭＯＳトランジスタ（ｐチ
ャネル〉がオンし、第２のＭＯＳトランジスタ（ｎチャ
ネル）はオフしてそのドレインは第２の抵抗手段を介し
て出力端子に接続される。逆に、負極性（−）の静電パ
ルスが出力端子に入来した場合には、第２のＭ　Ｏ　Ｓ
　トランジスタ（ｎチャネル）がオンし、第１のＭＯＳ
トランジスタ（ｐチャネル）はオフしてそのドレインは
第１および第２の抵抗手段を介して出力端子に接続され
る。

従って、正極性（＋）および負極性（一）のいずれの静
電パルスに対しても、オフ状態のトランジスタのドレイ
ンにかかる電圧のピーク値を低減することができ、ゲー
ト酸化膜の破壊防止、ひいては静電破壊耐圧の向上を図
ることができる。

また、第３のＭＯＳトランジスタのバックゲートを出力
端子に接続すれば、静電チャージをバックゲート　（す
なわちウエル領域）に逃がすことができ、それによって
電圧のピーク値をより一層低減することが可能となる。

さらに、ゲートとバックゲートの間のゲート酸化膜に高
電圧のかかることを防げる。

第２の形態によれば、第３および第４のＭＯＳトランジ
スタのバックゲート　（ウエル領域）がゲートと共通の
電位になるよう接続されているので、静電パルスが外部
端子に入来した場合にその静電チャージを該ウエル領域
に逃がすことができる。

これによって、静電パルスの電圧のピーク値を抑制する
ことができる。

また、第３および第４のＭＯＳトランジスタの接続形態
はＭＯＳダイオードによるクランブ回路と同等であるの
で、入来した静電チャージを第１または第２の電源ライ
ンに直接逃がすことができる。その結果、高速ストレス
に対して応答を速めることが可能となる。

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。

〔実施例〕

第１図には本発明の一実施例としての静電保護回路の構
成がＭＯＳＩＣの一部と共に示される。

同図において、ＯＵＴは出力端子、Ｖｃｃは高電位（５
ｖ）の電源ライン、Ｖｓｓは低電位（Ｏｖ）の電源ライ
ンを示し、電源ラインＶｃｃおよびＶｓｓの間には、ｐ
チャネルＭＯＳトランジスタＱ１、抵抗器Ｒ１、および
ドライバとしてのｎチャネルＭＯＳトランジスタＱ２が
直列に接続されている。また、トランジスタＱ２のドレ
インと出力端子０１１Ｔの間には抵抗器Ｒ２が接続され
、トランジスタＱｌのドレインと出力端子ＯＵＴの間に
はバイパス用のｎチャネルＭＯＳトランジスタ０３が接
続されている。トランジスタＱ３のゲートは、そのバッ
クゲート　（ウエル領域）と共に出力端子ＯｔｌＴに接
続されている。

次に、第１図回路の作用について第２図（ａ）および（
ｂ）の等価回路を参照しながら説明する。

第２図（ａ）は正極性（＋）の静電パルスが出力端子Ｏ
ＵＴに入来した場合の等価回路を示す。

この場合、トランジスタＱ３がオンするので、トランジ
スタＱ１のドレインと出力端子ＯＵＴの間は短絡された
状態となる。正極性（＋）の静電パルスが出力端子Ｏｔ
ｌＴに加わると、ｎチャネルトランジスタＱ２のドレイ
ン電位がそのゲート電位よりも高くなって該トランジス
タＱ２はオフし、一方、ｐチャネルトランジスタＱ１の
ドレイン電位は瞬間的にそのゲート電位よりも高くなる
ため、該トランジスタロ１はオンする。

これによって、破線表示の矢印で示すように、静電パル
スの持つ電荷はトランジスタＱ１を介して電源ラインＶ
ｃｃ側に放電され、電圧ピーク値が抑制される。つまり
、ｐチャネルトランジスタＱ１のドレインにかかる正電
圧のピーク値が低減される。

また、ＭＯ］Ｃを基板に形成するに際し、プロセス上必
然的に寄生容量（寄生キャパシタ）が形或されてしまう
。それ故、トランジスタＱ２のドレインにも、図中破線
で示されるように寄生キャパシタＣ２が形或される。従
って、この寄生キャパシタＣ２と抵抗器Ｒ２の平滑作用
により、オフ状態にあるｎチャネルトランジスタＱ２の
ドレインにかかる正電圧のピーク値が低減される。

第２図（ｂ）は負極性（一）の静電パルスが出力端子Ｏ
ＵＴに入来した場合の等価回路を示す。

この場合、トランジスタＱ３がカットオフするので、ト
ランジスタＱ１のドレインと出力端子ＯｔｌＴＯ間はオ
ーブン状態となる。負極性（一）の静電パルスが出力端
子ＤｔｌＴに加わると、ｐチャネルトランジスタＱ１の
ドレイン電位がそのゲート電位よりも低くなって該トラ
ンジスタＱ１はオフし、一方、ｎチャネルトランジスタ
Ｑ２のドレイン電位はそのゲート電位よりも低くなるた
め、該トランジスタＱ２はオンする。

これによって、破線表示の矢印で示すように、電源ライ
ンＶｓｓからトランジスタＱ２および抵抗器Ｒ２を介し
て出力端子０［ＪＴｃ側に電荷が供給され、電圧ピーク
値が抑制される。つまり、ｎチャネルトランジスタロ２
のドレインにかかる負電圧のピーク値が低減される。

また、上記と同様に、トランジスタＱ１のドレインに形
或された寄生キャパシタＣｌ　（破線表示）と抵抗器Ｒ
１の平滑作用により、オフ状態にあるｐチャネルトラン
ジスタＱ１のドレインにかかる負電圧のピーク値が低減
される。

このように、正極性（＋）および負極性〈一）のいずれ
の静電パルスが出力端子ＯＵＴに加わっても、相対的に
ブレークダウンを起こし易いオフ状態のトランジスタの
ドレインにはピーク値が低減された電圧しか加わらない
ため、該トランジスタのゲートおよびドレイン間にかか
る電圧を低減することができる。これによって、ゲート
酸化膜の破壊を防止し、ひいては静電破壊耐圧を向上さ
せることか可能となる。

また、バイパス用のｎチャネルトランジスタＱ３は、そ
のバックゲートすなわちウエル領域がゲートと共通の電
位になるよう接続されているので、静電パルスが出力端
子ＯＵＴに入来した時にその静電チャージをトランジス
タＱ３のウエル領域に逃がすことができる。その結果、
トランジスタＱ３のゲート酸化膜に加わる電圧を低減し
、トランジスタ０３のゲート酸化膜破壊を防ぐ。これら
の効果により、トランジスタＱ１、Ｑ２のドレインにか
かる電圧のピーク値が低減され、それによって該トラン
ジスタのゲート酸化膜の破壊防止を図ることができる。

第３図には本発明の他の実施例の回路構成が示される。

本実施例の特徴は、■ＭＯＳＩＣの出力段に設けられた
Ｃ　Ｍ　Ｏ　Ｓゲート（トランジスタＱ１．Ｑ２＞の出
力ノードと出力端子ＯＵＴの間に、該ＣＭＯＳゲートと
逆の順序で接続されたＣＭＯＳ構成のｎチャネルＭＯＳ
トランジスタＱ４およびｐチャネルＭＯＳトランジスタ
Ｑ５を設けたこと、および、■トランジスタＱ４，　Ｑ
５の各バックゲート　（ウエル領域）をそれぞれのゲー
トと共に出力端子ＯＵＴに接続したこと、である。

この場合、トランジスタＱ４，　Ｑ５のバックゲートす
なわちウエル領域がゲートと共通の電位になるよう接続
されているので、トランジスタＱ４，　Ｑ５のゲート酸
化膜の破壊防止となり、第１図の形態と同様、トランジ
スタＱｌ．　Ｑ２のゲート酸化膜の破壊防止を図ること
ができる。

また、トランジスタＱ４，　Ｑ５の接続形態は、第３図
（ｂ）　　に示されるようにＭＯＳダイオードＤｉ，　
Ｄ２によるクランプ回路と同等である。つまり、出力端
子ＯＵＴから入来した静電パルスの電荷を電源ラインＶ
ｃｃ，　Ｖｓｓに直接逃がすような構造となっている。

そのため、従来形（第５図参照）に見られたようなＰＮ
接合のダイオードによるクランプ回路の場合に比して、
応答速度が速いという利点がある。

なお、ＣＭＯＳゲー｝　（Ｑ４，　Ｑ５）　と被保護回
路であるＣＭＯＳゲー｝　（Ｑ１、　Ｑ２）の間に設け
られた抵抗器Ｒ３ハ、ＣＭＯＳ’ｙ’−｝（Ｑ４，Ｑ５
）　（７）ハ７　ク７ップ的な機能、すなわちトランジ
スタＱ１、　Ｑ２のドレインにかかる電圧のピーク値を
抑制する機能を有している。

第３図の形態は静電保護回路をＭＯＳｒＣの出力端側に
設けた場合を示しているが、これは、第４図に示される
ように入力端子ＩＮ側に設けても同様の効果が期待され
ることはもちろんである。

なお、上述した実施例において各抵抗器Ｒ１、　Ｒ２，
Ｒ３は意図的に設けた抵抗としたが、これは、プロセス
上形或される配線の抵抗（０ではない有限値）によって
代用してもよい。

〔発明の効果〕

以上説明したように本発明の静電保護回路によれば、正
極性（＋）および負極性（一）のいずれの静電パルスに
対しても静電破壊耐圧を高めることができる。また、高
速ストレスに対して応答速度を高めることも可能となる
。

【図面の簡単な説明】

第ｌ図は本発明の一実施例としての静電保護回路の構成
をＭＯＳＩＣの一部と共に示した回路図、第２図（ａ）
および（ｂ）は第１図回路の作用を説明するための等価
回路図、 第３図（ａ）および（ｂ）は本発明の他の実施例の構成
を示す回路図、 第４図は第３図実施例の変形例を示す回路図、第５図は
従来形における静電保護の第１の例を示す回路図、 第６図（ａ）〜（Ｃ）は従来形における静電保護の第２
の例を説明するための図、 第７図は従来形における静電保護の第３の例を示す回路
図、 である。 （符号の説明） ０１，　Ｑ５，　Ｑｌ゜・・・ｐチャネルＭＯＳトラン
ジスタ、０２〜Ｑ４，　Ｑ２’・・・ｎチャネルＭＯＳ
トランジスタ、Ｒ１〜Ｒ３・・・抵抗手段（抵抗器）、
νｃｃ・・・高電位の電源ライン、 Ｖｓｓ・・・低電位の電源ライン、 ＣＩ，Ｃ２・・・寄生容量（寄生キャパシタ）、Ｄｉ，
　０２・・・ＭＯＳダイオード、０［ＩＴ・・・出力端
子、【Ｎ・・・入力端子。

Claims (1)

1. 【特許請求の範囲】 １、出力端子（ＯＵＴ）と、第１および第２の電源ライ
   ン（Ｖｃｃ、Ｖｓｓ）の間に接続された相補型ＭＯＳ構
   成の第１および第２のＭＯＳトランジスタ（Ｑ１、Ｑ２
   ）とを備えたＭＯＳ集積回路を静電気による影響から保
   護する回路であって、 前記第１および第２のＭＯＳトランジスタの間に介在さ
   れた第１の抵抗手段（Ｒ１）と、該第１の抵抗手段およ
   び第２のＭＯＳトランジスタの接続点と前記出力端子の
   間に設けられた第２の抵抗手段（Ｒ２）と、 前記第１のＭＯＳトランジスタおよび第１の抵抗手段の
   接続点と前記出力端子の間に接続され、ゲートが該出力
   端子に接続されている第３のＭＯＳトランジスタ（Ｑ３
   ）とを具備することを特徴とする静電保護回路。 ２、前記第３のＭＯＳトランジスタのバックゲートが前
   記出力端子に接続されていることを特徴とする請求項１
   に記載の静電保護回路。 ３、外部端子（ＯＵＴ、ＩＮ）と、第１および第２の電
   源ライン（Ｖｃｃ、Ｖｓｓ）の間に接続された相補型Ｍ
   ＯＳ構成の第１および第２のＭＯＳトランジスタ（Ｑ１
   、Ｑ２、Ｑ１′、Ｑ２′）とを備えたＭＯＳ集積回路を
   静電気による影響から保護する回路であって、前記第１
   および第２のＭＯＳトランジスタの出力ノードまたは入
   力ノードと前記外部端子の間に設けられ、前記第１およ
   び第２の電源ラインの間で前記第１および第２のＭＯＳ
   トランジスタと逆の順序で接続された相補型ＭＯＳ構成
   の第３および第４のＭＯＳトランジスタ（Ｑ４、Ｑ５）
   を具備し、該第３および第４のＭＯＳトランジスタのバ
   ックゲートが前記外部端子に接続されていることを特徴
   とする静電保護回路。