JP3455001B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置に係
り、特にＣＭＯＳ半導体装置の出力保護回路の改良に関
する。 【０００２】 【従来の技術】ＣＭＯＳトランジスタによって構成され
る半導体装置の保護回路には拡散やポリシリコンを用い
た抵抗、ダイオード、ＭＯＳＦＥＴ等が使用される。こ
のうちダイオードやＭＯＳＦＥＴによる保護回路は発生
した電荷を吸収することにより内部回路を保護する。 【０００３】例えば、出力回路の出力端子やアナログス
イッチの出力端子と入力端子を兼ねた端子には寄生ダイ
オードが存在するが、さらに静電耐量を向上させるため
に保護ダイオードが付加される場合がある。 【０００４】図２に従来の半導体装置の回路構成を示
す。図２（ａ）において、ＣＭＯＳトランジスタによっ
て構成された半導体装置の出力回路１は、ｐチャネルＭ
ＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称
す）１ＡとｎチャネルＭＯＳトランジスタ（以下、ＮＭ
ＯＳトランジスタと称す）１Ｂからなる。このＰＭＯＳ
トランジスタのソースは電源端子Ｖｃｃに接続され、そ
のドレインはＮＭＯＳトランジスタ１Ｂのドレインと接
続されている。ＮＭＯＳトランジスタ１Ｂのソースはグ
ランド端子ＧＮＤに接続されている。ＰＭＯＳトランジ
スタ１ＡのゲートとＮＭＯＳトランジスタ１Ｂのゲート
は共通接続され、これらには図示せぬ回路から信号が供
給される。また、前記ＰＭＯＳトランジスタ１ＡとＮＭ
ＯＳトランジスタ１Ｂの各ドレインは出力端子ＯＵＴに
接続されている。 【０００５】また、カソードが出力端子ＯＵＴに接続さ
れ、アノードがグランド端子ＧＮＤに接続されて、ツェ
ナー動作をするダイオード２（以下、ｎ+ ダイオードと
記す）が保護回路を構成している。尚、出力端子ＯＵＴ
にアナログスイッチが接続されている場合、この出力端
子ＯＵＴは入力端子と出力端子を兼ねている。 【０００６】上記回路の保護の動作を説明する。出力端
子ＯＵＴとグランド端子ＧＮＤとの間に正極性サージ電
圧が発生した場合、保護機能が十分に機能するために、
Ｐウェル内に形成されたｎ+ ダイオードのカソード（ｎ
+ ）からアノード（Ｐウェル）、Ｐウェル内のＰ+ ガー
ドリング、グランド端子ＧＮＤの順の経路４に大部分の
サ−ジ電流が流れる必要がある。 【０００７】しかし、実際にはｎ+ ダイオードよりも出
力端子ＯＵＴに直結するＮＭＯＳトランジスタ１Ｂのド
レインからソースへの経路３に大部分のサージ電流が流
れてしまう。このためＮＭＯＳトランジスタ１Ｂのドレ
インのコンタクト部で電流集中による熱破壊が生じてし
まう。 【０００８】これは出力端子ＯＵＴとグランド端子ＧＮ
Ｄ以外の端子がオープンとなった状態において、サージ
が印加された場合、ＮＭＯＳトランジスタ１Ｂのゲート
電位が浮いており、このＮＭＯＳトランジスタ１Ｂはオ
フ状態とならず電流が流れやすくなっているためであ
る。また、ｎ+ ダイオード２は、逆方向耐圧以上の電圧
が加わらないと電流が流れない。このため、正極性のサ
ージ電圧に対して電荷を十分に吸収することができな
い。その結果、出力回路１のＮＭＯＳトランジスタ１Ｂ
の負担が軽減されず、破壊耐量が小さいという問題があ
った。 【０００９】図２（ｂ）は、従来の半導体装置の別の例
の回路構成を示しており、出力回路１の構成は図２
（ａ）の場合と同じである。図２（ｂ）に示すように、
この保護回路は、ＮＭＯＳトランジスタ５で構成され、
このＮＭＯＳトランジスタ５のドレインは出力端子ＯＵ
Ｔに接続され、そのソースとゲートはグランド端子ＧＮ
Ｄに接続されている。 【００１０】出力端子ＯＵＴとグランド端子ＧＮＤ以外
の端子がオープンとされた状態において、出力端子ＯＵ
Ｔとグランド端子ＧＮＤとの間に正極性サージ電圧が印
加された場合、このＮＭＯＳトランジスタ５はドレイン
とソースとの間の耐圧以上の電圧が加わらないと導通状
態にならないため、ドレインからソースへの経路６にサ
ージ電流が流れにくい。 【００１１】従って、出力回路１のＮＭＯＳトランジス
タ１Ｂの経路３に流れる正極性サージ電流が大きくなっ
てしまう。その結果、この場合も、出力回路１のＮＭＯ
Ｓトランジスタ１Ｂの負担が軽減されず破壊耐量が小さ
いという問題があった。 【００１２】 【発明が解決しようとする課題】上記のように従来の、
ダイオードやＭＯＳトランジスタによる半導体装置の保
護回路にサージ電流が流れにくく、その半導体装置の破
壊耐量が小さいという問題があった。この発明の目的
は、サージ電流の影響を受けにくく、静電耐量が大きい
半導体装置を提供することにある。 【００１３】 【課題を解決するための手段】上記課題を解決し目的を
達成するために、この発明の半導体装置においては以下
の手段を講じた。請求項１に記載した本発明の半導体装
置は、一端が第１の電源端子に接続され、ゲートが入力
端に接続され、他端が出力端に接続される第１導電型の
第１ＭＯＳトランジスタと、一端が第２の電源端子に接
続され、前記第１ＭＯＳトランジスタと共通のゲートを
有し、他端が前記出力端に接続される第２導電型の第２
ＭＯＳトランジスタとを有する出力回路を備えている。
また、一端及びゲートが前記第１の電源端子に接続され
る第１導電型の第３ＭＯＳトランジスタと、一端が前記
第２の電源端子に接続され、前記第３ＭＯＳトランジス
タと共通のゲートを有し、他端が前記第３ＭＯＳトラン
ジスタの他端に接続される第２導電型の第４ＭＯＳトラ
ンジスタとを有するインバータ回路を備えている。一端
が前記出力端に接続され、ゲートが前記第３ＭＯＳトラ
ンジスタ及び第４ＭＯＳトランジスタの他端に接続さ
れ、他端が前記第２の電源端子に接続される第２導電型
の第５ＭＯＳトランジスタを備えている。 【００１４】上記本発明の半導体装置においては、保護
動作をする時前記インバータ回路の出力は不定であるの
で、前記第５ＭＯＳトランジスタに電流が流れやすくな
る。また、前記出力端子のサージ電流の経路として、前
記出力端子から前記第５ＭＯＳトランジスタを経由して
前記第２の電源端子に至る経路と、前記出力端子から前
記半導体装置の前記出力回路を経由して前記第２の電源
端子に至る経路とがある。前者の経路の存在により、後
者の経路のサージ電流を減少させることができるので、
前記出力回路の負担が軽減され、静電耐量が向上する。
また、通常使用状態の場合、前記インバータ回路の出力
は常に第２の電源端子のレベルになり、前記第５ＭＯＳ
トランジスタは常にオフ状態となる。従って、前記半導
体装置の他の部分の動作に影響を与えない。 【００１５】 【発明の実施の形態】以下、この発明の実施の形態に係
る半導体装置について図面を参照して説明する。図１
（ａ）は本発明の実施の形態の回路構成を示す図であ
る。出力回路１は図２（ａ）の回路構成と同じであり、
同一部分には同じ符号を付し説明を省略する。 【００１６】図１（ａ）に示すように、この実施の形態
の保護回路はＣＭＯＳ構造のインバータ７及びエンハン
スメント型ＮＭＯＳトランジスタ８によって構成されて
いる。前記インバータ７は、ソースが電源Ｖｃｃに接続
されたＰＭＯＳトランジスタ７Ａと、ドレインがＰＭＯ
Ｓトランジスタ７Ａのドレインに接続され及びソースが
グランド端子ＧＮＤに接続されたＮＭＯＳトランジスタ
７Ｂとによって構成されている。このインバータ７の入
力端としてのＰＭＯＳトランジスタ７Ａ及びＮＭＯＳト
ランジスタ７Ｂのゲートは電源端子Ｖｃｃに接続されて
いる。前記ＮＭＯＳトランジスタ８のゲートはインバー
タ７の出力端としてのＰＭＯＳトランジスタ７Ａ及びＮ
ＭＯＳトランジスタ７Ｂのドレインに接続されている。
このＮＭＯＳトランジスタ８のドレインは出力端子ＯＵ
Ｔに接続され、ソースはグランド端子ＧＮＤに接続され
ている。 【００１７】上記構成において動作について説明する。
まず、出力端子ＯＵＴとグランド端子ＧＮＤ以外の他の
端子がオープンとされた状態において、出力端子ＯＵＴ
とグランド端子ＧＮＤ間に正極性サージ電圧が印加され
た場合の動作について説明する。電源端子Ｖｃｃがオー
プンであるためインバータ７の出力電位は不定となる。
従って、前記ＮＭＯＳトランジスタ８はオフ状態を維持
しない。このため、出力端子ＯＵＴにサージ電圧が印加
された場合、このサージ電圧に応じて２つの電流経路が
形成される。すなわち、出力端子ＯＵＴのサージ電流の
経路として、前記ＮチャネルＭＯＳトランジスタ８のド
レインからソースを通してグランド端子ＧＮＤに至る経
路９と、出力回路１のＮＭＯＳトランジスタ１Ｂのドレ
インからソースを通してグランド端子ＧＮＤに至る経路
３とがある。経路９の存在により、経路３のサージ電流
を減少させることができ、出力回路１のＮＭＯＳトラン
ジスタ１Ｂの負担が軽減され、静電耐量が向上する。 【００１８】一方、通常使用状態において、インバータ
７の入力端は電源端子Ｖｃｃに接続されているため、イ
ンバータ７の出力レベルは常にグランドレベルになる。
従って、前記ＮＭＯＳトランジスタ８は常にオフ状態と
なり、半導体装置の他の部分の動作に影響を与えない。 （変形例）図１（ｂ）は、この発明の実施の形態の変形
例を示すものであり、図１（ａ）と同一部分には同一符
号を付し、異なる部分についてのみ説明する。 【００１９】この変形例の保護回路はＣＭＯＳ構造のイ
ンバータ１１及びエンハンスメント型ＰＭＯＳトランジ
スタ１０によって構成されている。前記インバータ１１
は、ソースが電源Ｖｃｃに接続されたＰＭＯＳトランジ
スタ１１Ａと、ドレインがＰＭＯＳトランジスタ１１Ａ
のドレインに接続され及びソースがグランド端子ＧＮＤ
に接続されたＮＭＯＳトランジスタ１１Ｂとによって構
成されている。このインバータ１１の入力端としてのＰ
ＭＯＳトランジスタ１１Ａ及びＮＭＯＳトランジスタ１
１Ｂのゲートはグランド端子ＧＮＤに接続されている。
前記ＰＭＯＳトランジスタ１０のゲートはインバータ１
１の出力端としてのＰＭＯＳトランジスタ１１Ａ及びＮ
ＭＯＳトランジスタ１１Ｂのドレインに接続されてい
る。このＰＭＯＳトランジスタ１０のドレインは出力端
子ＯＵＴに接続され、ソースは電源端子Ｖｃｃに接続さ
れている。 【００２０】図１（ｂ）に示す変形例の動作は基本的に
図１（ａ）に示す実施の形態と同じである。すなわち、
通常使用時以外において、前記インバータ１１の出力は
不定になる。この状態において、電源端子Ｖｃｃと出力
端子ＯＵＴの間にサージ電圧が印加された場合、ＰＭＯ
Ｓトランジスタ１Ａに比べて前記ＰＭＯＳトランジスタ
１０にサージ電流が流れやすくなる。従って、ＰＭＯＳ
トランジスタ１Ａの負担が軽減され、半導体装置の静電
耐量が向上する。 【００２１】一方、通常使用時はインバータ１１の出力
端が常に電源電圧になるので、ＰＭＯＳトランジスタ１
０は常にオフ状態となり、半導体装置の他の部分の動作
に影響を与えない。 【００２２】 【発明の効果】以上説明したように、この発明によれ
ば、サージ電流の影響を受けにくく、静電耐量が大きい
半導体装置を提供できる。
り、特にＣＭＯＳ半導体装置の出力保護回路の改良に関
する。 【０００２】 【従来の技術】ＣＭＯＳトランジスタによって構成され
る半導体装置の保護回路には拡散やポリシリコンを用い
た抵抗、ダイオード、ＭＯＳＦＥＴ等が使用される。こ
のうちダイオードやＭＯＳＦＥＴによる保護回路は発生
した電荷を吸収することにより内部回路を保護する。 【０００３】例えば、出力回路の出力端子やアナログス
イッチの出力端子と入力端子を兼ねた端子には寄生ダイ
オードが存在するが、さらに静電耐量を向上させるため
に保護ダイオードが付加される場合がある。 【０００４】図２に従来の半導体装置の回路構成を示
す。図２（ａ）において、ＣＭＯＳトランジスタによっ
て構成された半導体装置の出力回路１は、ｐチャネルＭ
ＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称
す）１ＡとｎチャネルＭＯＳトランジスタ（以下、ＮＭ
ＯＳトランジスタと称す）１Ｂからなる。このＰＭＯＳ
トランジスタのソースは電源端子Ｖｃｃに接続され、そ
のドレインはＮＭＯＳトランジスタ１Ｂのドレインと接
続されている。ＮＭＯＳトランジスタ１Ｂのソースはグ
ランド端子ＧＮＤに接続されている。ＰＭＯＳトランジ
スタ１ＡのゲートとＮＭＯＳトランジスタ１Ｂのゲート
は共通接続され、これらには図示せぬ回路から信号が供
給される。また、前記ＰＭＯＳトランジスタ１ＡとＮＭ
ＯＳトランジスタ１Ｂの各ドレインは出力端子ＯＵＴに
接続されている。 【０００５】また、カソードが出力端子ＯＵＴに接続さ
れ、アノードがグランド端子ＧＮＤに接続されて、ツェ
ナー動作をするダイオード２（以下、ｎ+ ダイオードと
記す）が保護回路を構成している。尚、出力端子ＯＵＴ
にアナログスイッチが接続されている場合、この出力端
子ＯＵＴは入力端子と出力端子を兼ねている。 【０００６】上記回路の保護の動作を説明する。出力端
子ＯＵＴとグランド端子ＧＮＤとの間に正極性サージ電
圧が発生した場合、保護機能が十分に機能するために、
Ｐウェル内に形成されたｎ+ ダイオードのカソード（ｎ
+ ）からアノード（Ｐウェル）、Ｐウェル内のＰ+ ガー
ドリング、グランド端子ＧＮＤの順の経路４に大部分の
サ−ジ電流が流れる必要がある。 【０００７】しかし、実際にはｎ+ ダイオードよりも出
力端子ＯＵＴに直結するＮＭＯＳトランジスタ１Ｂのド
レインからソースへの経路３に大部分のサージ電流が流
れてしまう。このためＮＭＯＳトランジスタ１Ｂのドレ
インのコンタクト部で電流集中による熱破壊が生じてし
まう。 【０００８】これは出力端子ＯＵＴとグランド端子ＧＮ
Ｄ以外の端子がオープンとなった状態において、サージ
が印加された場合、ＮＭＯＳトランジスタ１Ｂのゲート
電位が浮いており、このＮＭＯＳトランジスタ１Ｂはオ
フ状態とならず電流が流れやすくなっているためであ
る。また、ｎ+ ダイオード２は、逆方向耐圧以上の電圧
が加わらないと電流が流れない。このため、正極性のサ
ージ電圧に対して電荷を十分に吸収することができな
い。その結果、出力回路１のＮＭＯＳトランジスタ１Ｂ
の負担が軽減されず、破壊耐量が小さいという問題があ
った。 【０００９】図２（ｂ）は、従来の半導体装置の別の例
の回路構成を示しており、出力回路１の構成は図２
（ａ）の場合と同じである。図２（ｂ）に示すように、
この保護回路は、ＮＭＯＳトランジスタ５で構成され、
このＮＭＯＳトランジスタ５のドレインは出力端子ＯＵ
Ｔに接続され、そのソースとゲートはグランド端子ＧＮ
Ｄに接続されている。 【００１０】出力端子ＯＵＴとグランド端子ＧＮＤ以外
の端子がオープンとされた状態において、出力端子ＯＵ
Ｔとグランド端子ＧＮＤとの間に正極性サージ電圧が印
加された場合、このＮＭＯＳトランジスタ５はドレイン
とソースとの間の耐圧以上の電圧が加わらないと導通状
態にならないため、ドレインからソースへの経路６にサ
ージ電流が流れにくい。 【００１１】従って、出力回路１のＮＭＯＳトランジス
タ１Ｂの経路３に流れる正極性サージ電流が大きくなっ
てしまう。その結果、この場合も、出力回路１のＮＭＯ
Ｓトランジスタ１Ｂの負担が軽減されず破壊耐量が小さ
いという問題があった。 【００１２】 【発明が解決しようとする課題】上記のように従来の、
ダイオードやＭＯＳトランジスタによる半導体装置の保
護回路にサージ電流が流れにくく、その半導体装置の破
壊耐量が小さいという問題があった。この発明の目的
は、サージ電流の影響を受けにくく、静電耐量が大きい
半導体装置を提供することにある。 【００１３】 【課題を解決するための手段】上記課題を解決し目的を
達成するために、この発明の半導体装置においては以下
の手段を講じた。請求項１に記載した本発明の半導体装
置は、一端が第１の電源端子に接続され、ゲートが入力
端に接続され、他端が出力端に接続される第１導電型の
第１ＭＯＳトランジスタと、一端が第２の電源端子に接
続され、前記第１ＭＯＳトランジスタと共通のゲートを
有し、他端が前記出力端に接続される第２導電型の第２
ＭＯＳトランジスタとを有する出力回路を備えている。
また、一端及びゲートが前記第１の電源端子に接続され
る第１導電型の第３ＭＯＳトランジスタと、一端が前記
第２の電源端子に接続され、前記第３ＭＯＳトランジス
タと共通のゲートを有し、他端が前記第３ＭＯＳトラン
ジスタの他端に接続される第２導電型の第４ＭＯＳトラ
ンジスタとを有するインバータ回路を備えている。一端
が前記出力端に接続され、ゲートが前記第３ＭＯＳトラ
ンジスタ及び第４ＭＯＳトランジスタの他端に接続さ
れ、他端が前記第２の電源端子に接続される第２導電型
の第５ＭＯＳトランジスタを備えている。 【００１４】上記本発明の半導体装置においては、保護
動作をする時前記インバータ回路の出力は不定であるの
で、前記第５ＭＯＳトランジスタに電流が流れやすくな
る。また、前記出力端子のサージ電流の経路として、前
記出力端子から前記第５ＭＯＳトランジスタを経由して
前記第２の電源端子に至る経路と、前記出力端子から前
記半導体装置の前記出力回路を経由して前記第２の電源
端子に至る経路とがある。前者の経路の存在により、後
者の経路のサージ電流を減少させることができるので、
前記出力回路の負担が軽減され、静電耐量が向上する。
また、通常使用状態の場合、前記インバータ回路の出力
は常に第２の電源端子のレベルになり、前記第５ＭＯＳ
トランジスタは常にオフ状態となる。従って、前記半導
体装置の他の部分の動作に影響を与えない。 【００１５】 【発明の実施の形態】以下、この発明の実施の形態に係
る半導体装置について図面を参照して説明する。図１
（ａ）は本発明の実施の形態の回路構成を示す図であ
る。出力回路１は図２（ａ）の回路構成と同じであり、
同一部分には同じ符号を付し説明を省略する。 【００１６】図１（ａ）に示すように、この実施の形態
の保護回路はＣＭＯＳ構造のインバータ７及びエンハン
スメント型ＮＭＯＳトランジスタ８によって構成されて
いる。前記インバータ７は、ソースが電源Ｖｃｃに接続
されたＰＭＯＳトランジスタ７Ａと、ドレインがＰＭＯ
Ｓトランジスタ７Ａのドレインに接続され及びソースが
グランド端子ＧＮＤに接続されたＮＭＯＳトランジスタ
７Ｂとによって構成されている。このインバータ７の入
力端としてのＰＭＯＳトランジスタ７Ａ及びＮＭＯＳト
ランジスタ７Ｂのゲートは電源端子Ｖｃｃに接続されて
いる。前記ＮＭＯＳトランジスタ８のゲートはインバー
タ７の出力端としてのＰＭＯＳトランジスタ７Ａ及びＮ
ＭＯＳトランジスタ７Ｂのドレインに接続されている。
このＮＭＯＳトランジスタ８のドレインは出力端子ＯＵ
Ｔに接続され、ソースはグランド端子ＧＮＤに接続され
ている。 【００１７】上記構成において動作について説明する。
まず、出力端子ＯＵＴとグランド端子ＧＮＤ以外の他の
端子がオープンとされた状態において、出力端子ＯＵＴ
とグランド端子ＧＮＤ間に正極性サージ電圧が印加され
た場合の動作について説明する。電源端子Ｖｃｃがオー
プンであるためインバータ７の出力電位は不定となる。
従って、前記ＮＭＯＳトランジスタ８はオフ状態を維持
しない。このため、出力端子ＯＵＴにサージ電圧が印加
された場合、このサージ電圧に応じて２つの電流経路が
形成される。すなわち、出力端子ＯＵＴのサージ電流の
経路として、前記ＮチャネルＭＯＳトランジスタ８のド
レインからソースを通してグランド端子ＧＮＤに至る経
路９と、出力回路１のＮＭＯＳトランジスタ１Ｂのドレ
インからソースを通してグランド端子ＧＮＤに至る経路
３とがある。経路９の存在により、経路３のサージ電流
を減少させることができ、出力回路１のＮＭＯＳトラン
ジスタ１Ｂの負担が軽減され、静電耐量が向上する。 【００１８】一方、通常使用状態において、インバータ
７の入力端は電源端子Ｖｃｃに接続されているため、イ
ンバータ７の出力レベルは常にグランドレベルになる。
従って、前記ＮＭＯＳトランジスタ８は常にオフ状態と
なり、半導体装置の他の部分の動作に影響を与えない。 （変形例）図１（ｂ）は、この発明の実施の形態の変形
例を示すものであり、図１（ａ）と同一部分には同一符
号を付し、異なる部分についてのみ説明する。 【００１９】この変形例の保護回路はＣＭＯＳ構造のイ
ンバータ１１及びエンハンスメント型ＰＭＯＳトランジ
スタ１０によって構成されている。前記インバータ１１
は、ソースが電源Ｖｃｃに接続されたＰＭＯＳトランジ
スタ１１Ａと、ドレインがＰＭＯＳトランジスタ１１Ａ
のドレインに接続され及びソースがグランド端子ＧＮＤ
に接続されたＮＭＯＳトランジスタ１１Ｂとによって構
成されている。このインバータ１１の入力端としてのＰ
ＭＯＳトランジスタ１１Ａ及びＮＭＯＳトランジスタ１
１Ｂのゲートはグランド端子ＧＮＤに接続されている。
前記ＰＭＯＳトランジスタ１０のゲートはインバータ１
１の出力端としてのＰＭＯＳトランジスタ１１Ａ及びＮ
ＭＯＳトランジスタ１１Ｂのドレインに接続されてい
る。このＰＭＯＳトランジスタ１０のドレインは出力端
子ＯＵＴに接続され、ソースは電源端子Ｖｃｃに接続さ
れている。 【００２０】図１（ｂ）に示す変形例の動作は基本的に
図１（ａ）に示す実施の形態と同じである。すなわち、
通常使用時以外において、前記インバータ１１の出力は
不定になる。この状態において、電源端子Ｖｃｃと出力
端子ＯＵＴの間にサージ電圧が印加された場合、ＰＭＯ
Ｓトランジスタ１Ａに比べて前記ＰＭＯＳトランジスタ
１０にサージ電流が流れやすくなる。従って、ＰＭＯＳ
トランジスタ１Ａの負担が軽減され、半導体装置の静電
耐量が向上する。 【００２１】一方、通常使用時はインバータ１１の出力
端が常に電源電圧になるので、ＰＭＯＳトランジスタ１
０は常にオフ状態となり、半導体装置の他の部分の動作
に影響を与えない。 【００２２】 【発明の効果】以上説明したように、この発明によれ
ば、サージ電流の影響を受けにくく、静電耐量が大きい
半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置の回路構
成を示す図。 【図２】従来の半導体装置の回路構成を示す図。 【符号の説明】 １…出力回路、 １Ａ、７Ａ、１０、１１Ａ…ＰＭＯＳトランジスタ、 １Ｂ、７Ｂ、８、１１Ｂ…ＮＭＯＳトランジスタ、 ７、１１…インバータ。
成を示す図。 【図２】従来の半導体装置の回路構成を示す図。 【符号の説明】 １…出力回路、 １Ａ、７Ａ、１０、１１Ａ…ＰＭＯＳトランジスタ、 １Ｂ、７Ｂ、８、１１Ｂ…ＮＭＯＳトランジスタ、 ７、１１…インバータ。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０３Ｋ 19/0948
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/003
H01L 21/8238
H01L 27/092
H03K 17/08
H03K 19/0175
H03K 19/0948
Claims (1)
- (57)【特許請求の範囲】 【請求項１】一端が第１の電源端子に接続され、ゲート
が入力端に接続され、他端が出力端に接続される第１導
電型の第１ＭＯＳトランジスタと、一端が第２の電源端
子に接続され、前記第１ＭＯＳトランジスタと共通のゲ
ートを有し、他端が前記出力端に接続される第２導電型
の第２ＭＯＳトランジスタとを有する出力回路と、 一端及びゲートが前記第１の電源端子に接続される第１
導電型の第３ＭＯＳトランジスタと、一端が前記第２の
電源端子に接続され、前記第３ＭＯＳトランジスタと共
通のゲートを有し、他端が前記第３ＭＯＳトランジスタ
の他端に接続される第２導電型の第４ＭＯＳトランジス
タとを有するインバータ回路と、 一端が前記出力端に接続され、ゲートが前記第３ＭＯＳ
トランジスタ及び第４ＭＯＳトランジスタの他端に接続
され、他端が前記第２の電源端子に接続される第２導電
型の第５ＭＯＳトランジスタとを具備することを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00247096A JP3455001B2 (ja) | 1996-01-10 | 1996-01-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00247096A JP3455001B2 (ja) | 1996-01-10 | 1996-01-10 | 半導体装置 |
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1996
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