JP3100137B2 - 半導体集積装置 - Google Patents
半導体集積装置Info
- Publication number
- JP3100137B2 JP3100137B2 JP01144845A JP14484589A JP3100137B2 JP 3100137 B2 JP3100137 B2 JP 3100137B2 JP 01144845 A JP01144845 A JP 01144845A JP 14484589 A JP14484589 A JP 14484589A JP 3100137 B2 JP3100137 B2 JP 3100137B2
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- JP
- Japan
- Prior art keywords
- transistor
- mos transistor
- power supply
- surge
- channel length
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積装置、例えば、相補型電界効果
トランジスタ（以下CMOSと略記する）の静電気保護装置
に関する。
トランジスタ（以下CMOSと略記する）の静電気保護装置
に関する。
［従来の技術］ 従来のCMOS半導体集積回路の保護装置は、例えば特公
昭62−37819に示される様に入力もしくは出力端子に直
接接続された保護装置が一般的であった。すなわち端子
から入ってくるサージ電圧を抵抗手段で減衰させなが
ら、直接電源に放電させる経路を作るものであった。
昭62−37819に示される様に入力もしくは出力端子に直
接接続された保護装置が一般的であった。すなわち端子
から入ってくるサージ電圧を抵抗手段で減衰させなが
ら、直接電源に放電させる経路を作るものであった。
［発明が解決しようとする課題］ しかし、前述の従来技術では、半導体集積回路の加工
寸法が微細化するにつれ、従来の方法では充分な保護が
できない場合が出てきた。半導体集積回路が微細化され
た場合、トランジスタのチャネル長は、第４図に示すP+
とN+拡散間の距離より短くなり、従来と逆転する。この
ため、第１図のダイオード4,5,14が働かなくなり、従来
充分な破壊耐圧を有していた比較的ドレイン面積の大き
な出力端子でも破壊するようになった。この理由はドレ
インのPN接合の逆耐圧に比べて出力トランジスタのソー
ス・ドレイン間のパンチスルー電圧が低くなり、本来阻
止されるべきトランジスタ部を介してサージ電荷が放電
されるようになったためである。これにより出力トラン
ジスタのドレイン拡散のゲート直下の接合が低いサージ
電圧で破壊されてしまうという課題を有する。
寸法が微細化するにつれ、従来の方法では充分な保護が
できない場合が出てきた。半導体集積回路が微細化され
た場合、トランジスタのチャネル長は、第４図に示すP+
とN+拡散間の距離より短くなり、従来と逆転する。この
ため、第１図のダイオード4,5,14が働かなくなり、従来
充分な破壊耐圧を有していた比較的ドレイン面積の大き
な出力端子でも破壊するようになった。この理由はドレ
インのPN接合の逆耐圧に比べて出力トランジスタのソー
ス・ドレイン間のパンチスルー電圧が低くなり、本来阻
止されるべきトランジスタ部を介してサージ電荷が放電
されるようになったためである。これにより出力トラン
ジスタのドレイン拡散のゲート直下の接合が低いサージ
電圧で破壊されてしまうという課題を有する。
そこで本発明は、このような問題点を解決するもの
で、その目的とするところは、CMOS集積回路の電源間
（Vcc−GND）にある逆接合と並列に電界効果型トランジ
スタを設け、前記逆接合部のサージ電荷の放電能力を高
めることにより、従来よりチャネル長の短い出力トラン
ジスタを用いた場合でも、従来と同水準のサージ電圧に
耐え得ることのできる保護装置を提供することにある。
で、その目的とするところは、CMOS集積回路の電源間
（Vcc−GND）にある逆接合と並列に電界効果型トランジ
スタを設け、前記逆接合部のサージ電荷の放電能力を高
めることにより、従来よりチャネル長の短い出力トラン
ジスタを用いた場合でも、従来と同水準のサージ電圧に
耐え得ることのできる保護装置を提供することにある。
［課題を解決するための手段］ 本発明の半導体集積装置は、入出端子又は出力端子
と、該入力端子又は該出力端子から配線を介して接続さ
れた第１のMOSトランジスタと、前記配線に一端が接続
されるとともに他端が第１の電源に接続された第１のサ
ージ導通手段と前記配線に一端が接続されるとともに他
端が第２の電源に接続された第２のサージ導通手段とを
備えた半導体集積装置において、 前記第１の電源にソースが接続され、前記第２の電源
にドレインが接続されるとともに通常非導通となる電位
にゲートが接続された第２のMOSトランジスタを有し、 前記第２のMOSトランジスタのチャネル長は前記第１
のMOSトランジスタのチャネル長より短く設定されたこ
とを特徴とする。
と、該入力端子又は該出力端子から配線を介して接続さ
れた第１のMOSトランジスタと、前記配線に一端が接続
されるとともに他端が第１の電源に接続された第１のサ
ージ導通手段と前記配線に一端が接続されるとともに他
端が第２の電源に接続された第２のサージ導通手段とを
備えた半導体集積装置において、 前記第１の電源にソースが接続され、前記第２の電源
にドレインが接続されるとともに通常非導通となる電位
にゲートが接続された第２のMOSトランジスタを有し、 前記第２のMOSトランジスタのチャネル長は前記第１
のMOSトランジスタのチャネル長より短く設定されたこ
とを特徴とする。
［実施例］ 第１図は、本発明の一実施例を示す保護回路であっ
て、COMSインバータを出力回路とした場合である。第３
図は、第１図の破線枠13で囲まれた部分の集積回路の平
面パターン図の一例を示したものである。第４図は、拡
散部分に着目して第３図の断面構造を示した図である。
第２図は、本発明の考え方を入力端子に適用した場合の
保護回路の一例を示す図である。
て、COMSインバータを出力回路とした場合である。第３
図は、第１図の破線枠13で囲まれた部分の集積回路の平
面パターン図の一例を示したものである。第４図は、拡
散部分に着目して第３図の断面構造を示した図である。
第２図は、本発明の考え方を入力端子に適用した場合の
保護回路の一例を示す図である。
さて第１図において、端子１は電源であり、一般的な
回路では、動作時に数Ｖの電圧が端子３のグランドとの
間に印加される。端子２は、ＰチャンネルMOSトランジ
スタ11とＮチャネルトランジスタ12からなるインバータ
の出力端子である。ＰチャネルMOSトランジスタ９は、
ソースとゲートを電源Vccに接続し、ドレインをグラン
ド３に接続した通常非導通のトランジスタである。トラ
ンジスタ９のチャネル長は、集積回路内のトランジスタ
の最短のチャネル長と同一にする。またトランジスタ1
1,12のチャネル長は、トランジスタ９よりもわずかに長
くする。トランジスタ11,12のチャネル長を長くしない
場合は、トランジスタ11,12のドレインに抵抗6,7より大
きな抵抗を抵抗10とは別に設ける。こうすることによっ
てサージ電荷の放電しきい値電圧は、第１図のＡもしく
はＢの経路が最小となる。ダイオード4,5（ダイオード
４を第１のサージ導通手段、ダイオード５を第２のサー
ジ導通手段とする）の逆方向やトランジスタ11,12のチ
ャネルを通る経路は、経路A,Bよりも高い電圧でないと
放電経路が形成されないため、サージ電荷は経路A,Bを
優先して流れる。
回路では、動作時に数Ｖの電圧が端子３のグランドとの
間に印加される。端子２は、ＰチャンネルMOSトランジ
スタ11とＮチャネルトランジスタ12からなるインバータ
の出力端子である。ＰチャネルMOSトランジスタ９は、
ソースとゲートを電源Vccに接続し、ドレインをグラン
ド３に接続した通常非導通のトランジスタである。トラ
ンジスタ９のチャネル長は、集積回路内のトランジスタ
の最短のチャネル長と同一にする。またトランジスタ1
1,12のチャネル長は、トランジスタ９よりもわずかに長
くする。トランジスタ11,12のチャネル長を長くしない
場合は、トランジスタ11,12のドレインに抵抗6,7より大
きな抵抗を抵抗10とは別に設ける。こうすることによっ
てサージ電荷の放電しきい値電圧は、第１図のＡもしく
はＢの経路が最小となる。ダイオード4,5（ダイオード
４を第１のサージ導通手段、ダイオード５を第２のサー
ジ導通手段とする）の逆方向やトランジスタ11,12のチ
ャネルを通る経路は、経路A,Bよりも高い電圧でないと
放電経路が形成されないため、サージ電荷は経路A,Bを
優先して流れる。
抵抗8,10は、保護抵抗で、拡散もしくは多結晶シリコ
ン等の半導体集積回路内の導電性材料を用いて形成され
る。ダイオード4,5は、従来の保護装置で用いられてい
るP+N−,N+P-接合で、端子２と電源1,3の間に接続され
る。抵抗6,7,16は、通常ダイオード4,5,14を形成すると
きに必然的にできるＰウエル,Nウエル抵抗である。サー
ジ電荷が流れた場合、抵抗6,7とトランジスタ９とでサ
ージ電圧が分圧され、トランジスタ９の破壊耐圧を上げ
る働きをする。抵抗10は、出力トランジスタのドレイン
面積が小さい場合に、サージ耐圧を上げるために付加さ
れる０Ωから数100Ωの抵抗である。第３図は、抵抗10
がない場合を示してある。本発明では、OUT端子２に印
加されたサージ電荷は、第１図のＡもしくはＢ経路をた
どって電源端子1,3に放電される。経路Ａは、Vcc端子１
に対してOUT端子２がマイナスのサージ電圧を受けた場
合である。一方経路Ｂは、GND端子３に対してOUT端子が
プラスのサージを受けた場合である。この場合ダイオー
ド4,5は順方向にバイアスされるので、破壊されにく
い。非導通のＰチャネルトランジスタ９は、高電圧サー
ジがソース・ドレイン間に印加されるとパンチスルーや
ソース，ドレインそれにサブからなる寄生PNPバイポー
ラトランジスタがオンし、サージ電流が流れる。このと
き抵抗6,7がサージ電流を制限し、またサージ電圧を分
圧するので、トランジスタ11,12をサージ電流が流れる
場合に比べてトランジスタ９は破壊されにくい。したが
ってトランジスタ９のチャネル幅は、電流集中を緩和す
る目的で、できるだけ長くすることが望ましい。第３
図，第４図に示すようにトランジスタ９は、サブ〜サブ
領域に形成できるため、大きな集積回路面積を必要とせ
ず、長いチャネル幅のトランジスタを作ることができ
る。また第３図では省略してあるが、ダイオード4,5を
形成する拡散部は金属配線により均一に低抵抗化して、
経路A,Bのインピーダンスを最小化する必要がある。
ン等の半導体集積回路内の導電性材料を用いて形成され
る。ダイオード4,5は、従来の保護装置で用いられてい
るP+N−,N+P-接合で、端子２と電源1,3の間に接続され
る。抵抗6,7,16は、通常ダイオード4,5,14を形成すると
きに必然的にできるＰウエル,Nウエル抵抗である。サー
ジ電荷が流れた場合、抵抗6,7とトランジスタ９とでサ
ージ電圧が分圧され、トランジスタ９の破壊耐圧を上げ
る働きをする。抵抗10は、出力トランジスタのドレイン
面積が小さい場合に、サージ耐圧を上げるために付加さ
れる０Ωから数100Ωの抵抗である。第３図は、抵抗10
がない場合を示してある。本発明では、OUT端子２に印
加されたサージ電荷は、第１図のＡもしくはＢ経路をた
どって電源端子1,3に放電される。経路Ａは、Vcc端子１
に対してOUT端子２がマイナスのサージ電圧を受けた場
合である。一方経路Ｂは、GND端子３に対してOUT端子が
プラスのサージを受けた場合である。この場合ダイオー
ド4,5は順方向にバイアスされるので、破壊されにく
い。非導通のＰチャネルトランジスタ９は、高電圧サー
ジがソース・ドレイン間に印加されるとパンチスルーや
ソース，ドレインそれにサブからなる寄生PNPバイポー
ラトランジスタがオンし、サージ電流が流れる。このと
き抵抗6,7がサージ電流を制限し、またサージ電圧を分
圧するので、トランジスタ11,12をサージ電流が流れる
場合に比べてトランジスタ９は破壊されにくい。したが
ってトランジスタ９のチャネル幅は、電流集中を緩和す
る目的で、できるだけ長くすることが望ましい。第３
図，第４図に示すようにトランジスタ９は、サブ〜サブ
領域に形成できるため、大きな集積回路面積を必要とせ
ず、長いチャネル幅のトランジスタを作ることができ
る。また第３図では省略してあるが、ダイオード4,5を
形成する拡散部は金属配線により均一に低抵抗化して、
経路A,Bのインピーダンスを最小化する必要がある。
以上本発明によれば、トランジスタ９に相当するトラ
ンジスタは、ＮチャネルMOSトランジスタでも良く、ま
たＰチャネルMOSトランジスタとＮチャネルMOSトランジ
スタを並列に設けても良いことは明らかである。また第
２図に示されるように入力端子に対しても、同一の考え
方で本発明の保護回路を適用することができる。
ンジスタは、ＮチャネルMOSトランジスタでも良く、ま
たＰチャネルMOSトランジスタとＮチャネルMOSトランジ
スタを並列に設けても良いことは明らかである。また第
２図に示されるように入力端子に対しても、同一の考え
方で本発明の保護回路を適用することができる。
［発明の効果］ 以上述べたように本発明によれば、第２のMOSトラン
ジスタのチャネル長を第１のMOSトランジスタのチャネ
ル長より短く設定した構造により、電源間に高電圧のサ
ージ電圧が印加された場合、チャネル長が短いトランジ
スタの通常非導通の第２のMOSトランジスタが保護すべ
き第１のMOSトランジスタより先にオンし、サージ電流
が第２のMOSトランジスタ側に流れる。その結果、第１
のMOSトランジスタへサージ電流は流れず、第１のMOSト
ランジスタを保護できる。
ジスタのチャネル長を第１のMOSトランジスタのチャネ
ル長より短く設定した構造により、電源間に高電圧のサ
ージ電圧が印加された場合、チャネル長が短いトランジ
スタの通常非導通の第２のMOSトランジスタが保護すべ
き第１のMOSトランジスタより先にオンし、サージ電流
が第２のMOSトランジスタ側に流れる。その結果、第１
のMOSトランジスタへサージ電流は流れず、第１のMOSト
ランジスタを保護できる。
また、第２のMOSトランジスタは、第１のMOSトランジ
スタと同じ構造のトランジスタのチャネル長を短くする
だけの構成のため、トランジスタの構造を変えることが
ないので集積化しやすい。
スタと同じ構造のトランジスタのチャネル長を短くする
だけの構成のため、トランジスタの構造を変えることが
ないので集積化しやすい。
【図面の簡単な説明】 第１図は、本発明の保護装置の一構成例を示す図。 第２図は、本発明の入力端子に適用した場合の構成を示
す図。 第３図は、本発明の保護装置の集積回路パターンを示す
略図。 第４図は、第３図の断面図。 １……電源Vcc ２……出力端子 ３……グランドGND 4,5……保護ダイオード ９……ＰチャネルMOSトランジスタ 8,10……保護抵抗 11,12……出力トランジスタ
す図。 第３図は、本発明の保護装置の集積回路パターンを示す
略図。 第４図は、第３図の断面図。 １……電源Vcc ２……出力端子 ３……グランドGND 4,5……保護ダイオード ９……ＰチャネルMOSトランジスタ 8,10……保護抵抗 11,12……出力トランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−8551（ＪＰ，Ａ) 特開 昭60−10767（ＪＰ，Ａ) 特開 昭63−314860（ＪＰ，Ａ) 特開 昭60−147155（ＪＰ，Ａ) 特開 昭61−203680（ＪＰ，Ａ) 特開 昭63−301558（ＪＰ，Ａ)
Claims (1)
- 【請求項１】入力端子又は出力端子と、該入力端子又は
該出力端子から配線を介して接続された第１のMOSトラ
ンジスタと、前記配線に一端が接続されるとともに他端
が第１の電源に接続された第１のサージ導通手段と前記
配線に一端が接続されるとともに他端が第２の電源に接
続された第２のサージ導通手段とを備えた半導体集積装
置において、 前記第１の電源にソースが接続され、前記第２の電源に
ドレインが接続されるとともに通常非導通となる電位に
ゲートが接続された第２のMOSトランジスタを有し、 前記第２のMOSトランジスタのチャネル長は前記第１のM
OSトランジスタのチャネル長より短く設定されたことを
特徴とする半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01144845A JP3100137B2 (ja) | 1989-06-07 | 1989-06-07 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01144845A JP3100137B2 (ja) | 1989-06-07 | 1989-06-07 | 半導体集積装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10373587A Division JP3141865B2 (ja) | 1998-12-28 | 1998-12-28 | 半導体集積装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH039559A JPH039559A (ja) | 1991-01-17 |
| JP3100137B2 true JP3100137B2 (ja) | 2000-10-16 |
Family
ID=15371760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01144845A Expired - Lifetime JP3100137B2 (ja) | 1989-06-07 | 1989-06-07 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3100137B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61246995A (ja) * | 1985-04-24 | 1986-11-04 | Fujitsu Ltd | 不揮発性ランダムアクセスメモリ装置 |
| US5276350A (en) * | 1991-02-07 | 1994-01-04 | National Semiconductor Corporation | Low reverse junction breakdown voltage zener diode for electrostatic discharge protection of integrated circuits |
| JPH0729373A (ja) * | 1993-07-08 | 1995-01-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| CN112491395A (zh) * | 2019-09-11 | 2021-03-12 | 中芯国际集成电路制造(上海)有限公司 | 单元电路 |
-
1989
- 1989-06-07 JP JP01144845A patent/JP3100137B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH039559A (ja) | 1991-01-17 |
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Legal Events
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